JPS6313570B2 - - Google Patents

Description

【発明の詳細な説明】 この発明は、利得の増大、電源利用の改善およ
び歪率の低減化を計つた直結増幅回路に関する。

従来、オーデイオ等に用いられるコンプリメン
タリ型増幅回路として、初段にＮチヤンネル、Ｐ
チヤンネル電界効果トランジスタ（以下、Ｎ―
FET、Ｐ―FETと略称する）を用いたものが知
られている。

第１図は、このようなコンプリメンタリ型増幅
回路の１例を示すもので、図において、符号１ａ
はＮ―FET、符号１ｂはＰ―FETである。

Ｎ―FET１ａは、ゲートが入力端子２と接続
され、ソースが抵抗３ａ（値R_S）を介して接地さ
れ、ドレインが、抵抗４ａ（値R_L）を介して正電
源端子５ａに接続されている。またＰ―FET１
ｂは、ゲートが入力端子２に接続され、ソースが
抵抗３ｂを介して接地され、ドレインが抵抗４ｂ
を介して負電源端子５ｂに接続されている。そし
て、これらＮ―FET１ａ，Ｐ―FET１ｂは各々
駆動段トランジスタ６ａ，６ｂを駆動する。

駆動段トランジスタ６ａは、ベースがＮ―
FET１ａのドレインと接続され、エミツタが抵
抗７ａ（値Re）を介して正電源端子５ａと接続さ
れ、コレクタがバイアス安定回路８を介して駆動
段トランジスタ６ｂのコレクタと接続されてい
る。また駆動段トランジスタ６ｂは、ベースがＰ
―FET１ｂのドレインと接続され、エミツタが
抵抗７ｂを介して負電源端子５ｂと接続されてい
る。そしてこれら駆動段トランジスタ６ａ，６ｂ
は、各ベースに印加された入力信号を電圧増幅
し、シングル・エンデツド・プシユプル
（SEPP）接続されたトランジスタ９ａ，９ｂを
駆動する。

トランジスタ９ａ，９ｂは電流増幅するもの
で、エミツタ抵抗１０ａ，１０ｂを介して出力端
子１１に出力電圧が得られる。

そして、このような増幅回路において、初段の
Ｎ―FET１ａのゲインＡは、 Ａ＝gm・R_LRi＝gm・R_L・Re・hfe／R_L＋Re・hfe…(1
) 但し、gm：Ｎ―FET１ａ、R_Sで決まる相互コ
ンダクタンス Ri：トランジスタ６ａのベースから見
たインピーダンス（Ri＝Re・hfe） となる。またＮ―FET１ａのドレイン電流をI_Dと
おくと、抵抗４ａの両端電圧V_Lは、 V_L＝I_D・R_L …(2) 但し、トランジスタ６ａのベース電流は無視す
るとなる。そしてトランジスタ６ａのコレクタ電
流I_Cは、 V_L＝Re・I_C＋V_BE …(3) （但し、V_BE：トランジスタ６ａのベース・エ
ミツタ電圧）となり、(2)，(3)式より、 I_C＝I_D・R_L−V_BE／Re となる。すなわち、トランジスタ６ａのコレクタ
電流I_Cは、値I_D，R_L，Reによつて定まり、安定化
する。

ところで、このような回路において、Ｎ―
FET１ａの負荷が抵抗４ａであるため、次の不
都合があつた。

まず、初段のゲインは、(1)式よりあきらかなよ
うに、抵抗４ａの値R_Lとトランジスタ６ａの入
力インピーダンスRiとの並列値によつて決まる。
ところが、抵抗４ａの値R_Lは、ドレイン電流I_Dと
同抵抗４ａの両端電圧V_Lとによつて決まり、か
つ、この電圧V_Lは電源利用率を考慮して、ある
一定の合理的な値に設定されるので、むやみに大
きくできず、このため初段のゲインの大きさが制
限される。

またＮ―FET１ａの負荷が抵抗４ａであるこ
とは、トランジスタ６ａが電圧駆動形となり、こ
のため同トランジスタ６ａのV_BEの非線形に起因
して歪が発生する。

これらの問題を解決する方法として、抵抗４ａ
の代りに定電流回路を設けて初段のゲインの上昇
を計る方法が考えられる。

しかしながら、単に定電流回路を負荷として用
いると、同定電流回路の電圧値が安まらず、この
ためトランジスタ６ａのベース電位が不安定とな
り、コレクタ電流I_Cは安定しない欠点があつた。

この発明は、上記事情に鑑み、初段のゲインの
向上を計ると共に、その安定化を計つた増幅回路
を提供するもので、初段の負荷として定電流回路
を用い、出力段増幅素子のベース間に印加される
電圧と基準バイアス電圧とを比較し、その比較出
力で前記定電流回路の定電流値を変化させ、前記
両電圧が等しくなるように負帰還制御するように
したものである。

以下、この発明の実施例を図面を参照して説明
する。

第２図はこの発明による増幅回路の構成を示す
図である。図において、符号２１ａはＮ―FET、
符号２１ｂはＰ―FETである。

Ｎ―FET２１ａは、ゲートが入力端子２２と
接続され、ソースが抵抗２３ａを介して接地さ
れ、ドレインが定電流回路２４ａを介して正電源
端子２５ａに接続されている。またＰ―FET２
１ｂは、ゲートが入力端子２２と接続され、ソー
スが抵抗２３ｂを介して接地され、ドレインが定
電流回路２４ｂを介して負電源端子２５ｂに接続
されている。そして、これらＮ―FET２１ａ，
Ｐ―FET２１ｂは駆動段トランジスタ２６ａ，
２６ｂを各々駆動する。

駆動段トランジスタ２６ａは、ベースがＮ―
FET２１ａのドレインと接続され、エミツタが
抵抗２７ａを介して正電源端子２５ａと接続さ
れ、コレクタがバイアス安定用の抵抗２８を介し
て駆動段トランジスタ２６ｂのコレクタと接続さ
れている。また、駆動段トランジスタ２６ｂは、
ベースがＰ―FET２１ｂのドレインと接続され、
エミツタが抵抗２７ｂを介して負電源端子２５ｂ
と接続されている。これら駆動段トランジスタ２
６ａ，２６ｂは、そのベースに印加された信号を
電圧増幅し、SEPP接続されたトランジスタ２９
ａ，２９ｂを駆動する。

トランジスタ２９ａは、ベースが駆動段トラン
ジスタ２６ａのコレクタと接続され、コレクタが
正電源端子２５ａと接続され、エミツタが抵抗３
０ａを介して出力端子３１に接続されている。ま
た、トランジスタ２９ｂは、ベースが駆動段トラ
ンジスタ２６ｂのコレクタと接続され、コレクタ
が負電源端子２５ｂと接続され、エミツタが抵抗
３０ｂを介して出力端子３１に接続されている。

また、従来の増幅回路と異なる構成は、定電流
回路２４ａ，２４ｂの電流値をバイアス安定用の
抵抗２８の両端電圧に基づいて設定する電流値設
定回路３２を設けたことである。

すなわち、定電流回路２４ａは、コレクタがＮ
―FET２１ａのドレインと接続されたトランジ
スタ３３ａと、このトランジスタ３３ａの各エミ
ツタ、ベースと正電源端子２５ａとの間に各々介
挿された抵抗３４ａ，３５ａとから構成されてい
る。また定電流回路２４ｂは、コレクタがＰ―
FET２１ｂのドレインと接続されたトランジス
タ３３ｂと、このトランジスタ３３ｂの各エミツ
タ、ベースと負電源端子２５ｂとの間に各々介挿
された抵抗３４ｂ，３５ｂとから構成されてい
る。

電流値設定回路３２は、トランジスタ３６ａ，
３６ｂと、ダイオード３７，３８とから構成され
ている。そして、トランジスタ３６ａは、ベース
が駆動段トランジスタ２６ａのコレクタと接続さ
れ、エミツタが直列接続されたダイオード３７，
３８を介してトランジスタ３６ｂのエミツタと接
続され、コレクタがトランジスタ３３ａのベース
と接続されている。またトランジスタ３６ｂは、
ベースが駆動段トランジスタ２６ｂのコレクタと
接続され、コレクタがトランジスタ３３ｂのベー
スと接続されている。

次に、このように構成された増幅回路の動作に
ついて説明する。

まず、入力端子２２に印加される信号が零Ｖで
あり、またこの増幅回路が平衡状態を保つている
ものとする。この場合、駆動段トランジスタ２６
ａのコレクタ電流をId、抵抗２８の値Rbとお
くと、抵抗２８の両端間の電圧Vbは、 Vb＝Id・Rb …(4) （但し、トランジスタ２９ａ，３６ａのベース
電流は無視する）となる。また抵抗２７ａの値を
R₁、トランジスタ２６ａのベース・エミツタ電
圧をV_BEとおくと、定電流回路２４ａの両端間の
電圧V_DCは、(4)式より V_DC＝Id・R₁＋V_BE＝R₁／RbVb＋V_BE …(5) となる。この(5)において、電圧Vbは、基準バイ
アス電圧に該当するもので、トランジスタ３６
ａ，３６ｂの各エミツタ・ベース間電圧およびダ
イオード３７，３８の各順方向降下電圧の和であ
り、したがつて略一定である。またV_BEも略一定
である。この結果、電圧V_DCは略一定となる。

ここで、何らかの原因、例えば周囲温度の変化
等の原因で、抵抗２８の両端間の電圧Vbが上昇
すると、トランジスタ３６ａのコレクタ電流が増
大し、トランジスタ３３ａのベース電位が下降
し、トランジスタ３３ａのコレクタ電位が上昇
し、駆動段トランジスタ２６ａのベース電位が上
昇し、これによつて駆動段トランジスタ２６ａの
コレクタ電流Idは減少して負帰還ループを形成
し、抵抗２８の両端間の電圧Vbを下降するよう
に動作し安定する。また同様に、トランジスタ２
６ｂ，３３ｂ，３６ｂも負帰還ループを形成し、
同様に動作して安定する。

次に、入力信号が入力端子２２に印加される
と、Ｎ―FET２１ａ，Ｐ―FET２１ｂがプツシ
ユプル動作し、これによつて駆動段トランジスタ
２６ａ，２６ｂがプツシユプル動作する。この場
合、トランジスタ２９ａ，２９ｂのベース間の電
圧（抵抗２８の両端間の電圧Vb）は、平行移動
しながら一定である。すなわち正の入力信号が印
加された場合には、Ｎ―FET２１ａのドレイン
電流が増加し、このドレイン電流の増加分が駆動
段トランジスタ２６ａのベース電流の増加分とな
り、このベース電流の増加分が増幅されて同トラ
ンジスタ２６ａのコレクタ電流の増加分となり、
このコレクタ電流の増加分がトランジスタ２９ａ
のベースに供給される。一方Ｐ―FET２１ｂの
ドレイン電流が減少し、このドレイン電流の減少
分が駆動段トランジスタ２６ｂのベース電流の減
少分となり、このベース電流の減少分が増幅され
て同トランジスタ２６ｂのコレクタ電流の減少分
となり、このコレクタ電流の減少分がトランジス
タ２９ｂのベースに供給される。

このようにして、出力端子３１から、トランジ
スタ２９ａのベース電流の増加分に起因するエミ
ツタ電流の増加分と、トランジスタ２９ｂのベー
ス電流の減少分に起因するエミツタ電流の減少分
との合成電流が得られる。

以上の動作によつて、Ｎ―FET２１ａ，Ｐ―
FET２１ｂの負荷となる定電流回路２４ａ，２
４ｂの安定化が計れ、かつ定電流化が計れる。ま
た定電流回路２４ａのインピーダンス値がＮ―
FET２１ａの動作点（アイドルドレイン電流）
とは独立して無限大とみなすことができ、このた
めＮ―FET２１ａの入力信号に対する負荷は駆
動段トランジスタ２６ａによつて構成されるエミ
ツタ接地増幅回路の入力インピーダンスRiとな
る。この場合Ｎ―FET２１ａの電圧ゲインA_Vは、 A_V＝gmRi＝gm・Re・hfe 但し、gm：Ｎ―FET２１ａおよび抵抗２３ａに
よつて決まる相互コンダクタンス。

hfe：トランジスタ２６ａの増幅率。

となり、高ゲインが得られる。

第３図は、この発明の別の実施例であり、初段
および駆動段を各々差動構成し、また初段の負荷
として定電流回路２４を、駆動段の負荷としてカ
レントミラー回路４０を設けたものである。な
お、この図において第２図に示す回路各部と同一
の部分には同一符号を付してある。

第３図において、初段は、各ベースが各々入力
端子２２ａ，２２ｂに接続された差動構成のトラ
ンジスタ４１，４２と、これらトランジスタ４
１，４２の共通エミツタと負電源端子２５ｂとの
間に介挿された定電流回路４３と、これらトラン
ジスタ４１，４２の各負荷となる定電流回路２４
とからなるものである。

定電流回路２４は、トランジスタ３３ａ，３３
ｂと、抵抗３４ａ，３４ｂ，３５とから構成され
ている。

また駆動段は、差動構成されたトランジスタ４
４，４５と、トランジスタ４６，４７を有するカ
レントミラー回路４０とからなるものである。

そして、この増幅回路においても、定電流設定
回路３２が抵抗２８の両端電圧に基づいて定電流
回路２４の電流値を設定するので、第２図に示す
増幅回路と同様の作用効果が得られる。また、一
般に、FETに比べて、トランジスタの方が高ゲ
インが得られる。

以上説明したように、この発明によれば、初段
の負荷として定電流回路を用い、出力段増幅素子
のベース間に印加される電圧と基準バイアス電圧
とを比較し、その比較出力で前記定電流回路の定
電流値を変化させ、前記両電圧が等しくなるよう
に負帰還制御するようにしたので、高利得を得る
と共に、動作点の安定化が得られ、また電源利用
率の向上が得られる。

【図面の簡単な説明】

第１図は従来の増幅回路の一例を示す回路図、
第２図はこの発明の一実施例の構成を示す回路
図、第３図はこの発明の別の実施例の構成を示す
回路図である。 ２１ａ，２１ｂ，４１，４２…初段増幅素子、
２４，２４ａ，２４ｂ…定電流回路、２６ａ，２
６ｂ，４４，４５…駆動段増幅素子、２９ａ，２
９ｂ…出力段増幅素子、３２…電流値設定回路。

Claims (1)

【特許請求の範囲】
1. １ 初段増幅素子と、この初段増幅素子の負荷と
   なる定電流値可変の定電流回路と、前記初段増幅
   素子によつて駆動される駆動段増幅素子と、この
   駆動段増幅素子によつて駆動されるシングル・エ
   ンデツド・プシユプル接続された出力段増幅素子
   と、これら出力段増幅素子のベース間に印加され
   る電圧と基準バイアス電圧とを比較しその比較出
   力で前記定電流回路の定電流値を変化させ前記両
   電圧が等しくなるように負帰還制御する電流値設
   定回路とを具備してなる増幅回路。