JPH10150330A - Ｄｃオフセットキャンセル回路及びそれを用いた差動増幅回路 - Google Patents
Ｄｃオフセットキャンセル回路及びそれを用いた差動増幅回路Info
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- JPH10150330A JPH10150330A JP8308556A JP30855696A JPH10150330A JP H10150330 A JPH10150330 A JP H10150330A JP 8308556 A JP8308556 A JP 8308556A JP 30855696 A JP30855696 A JP 30855696A JP H10150330 A JPH10150330 A JP H10150330A
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- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
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- H03F3/45071—Differential amplifiers with semiconductor devices only
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Abstract
(57)【要約】
【課題】 差動増幅回路における直流オフセットの除去
をより完全とする。 【解決手段】 ２個の不平衡型差動増幅器100,200 の一
方に平衡差動入力の一方を供給し、他方に平衡差動入力
の他方を供給する。差動増幅器100,200 の各差動トラン
ジスタ１と３、トランジスタ２と４の各コレクタ電流を
差動出力端子１６と１７に夫々供給するよう各コレクタ
を接続する。更に、トランジスタ５と６を各差動増幅器
100,200 に夫々追加し、トランジスタ５と６の各コレク
タ電流を差動出力端子１７と１６とに夫々供給する様に
接続する。この追加トランジスタ５，６により各定電流
源１１，１２の電流を夫々分流して出力端子へ振り分け
ることで、定電流源１１，１２の不整合による電流のば
らつきに起因する直流オフセットを小とする。
をより完全とする。 【解決手段】 ２個の不平衡型差動増幅器100,200 の一
方に平衡差動入力の一方を供給し、他方に平衡差動入力
の他方を供給する。差動増幅器100,200 の各差動トラン
ジスタ１と３、トランジスタ２と４の各コレクタ電流を
差動出力端子１６と１７に夫々供給するよう各コレクタ
を接続する。更に、トランジスタ５と６を各差動増幅器
100,200 に夫々追加し、トランジスタ５と６の各コレク
タ電流を差動出力端子１７と１６とに夫々供給する様に
接続する。この追加トランジスタ５，６により各定電流
源１１，１２の電流を夫々分流して出力端子へ振り分け
ることで、定電流源１１，１２の不整合による電流のば
らつきに起因する直流オフセットを小とする。
Description
【０００１】
【発明の属する技術分野】本発明はＤＣオフセットキャ
ンセル回路及びそれを用いた差動増幅回路に関し、特に
ページング受信機等の携帯用通信機器において低周波信
号帯（ベースバンド帯）の増幅回路を構成する場合に用
いて好適なＤＣオフセットキャンセル回路及びそれを用
いた差動増幅回路に関するものである。
ンセル回路及びそれを用いた差動増幅回路に関し、特に
ページング受信機等の携帯用通信機器において低周波信
号帯（ベースバンド帯）の増幅回路を構成する場合に用
いて好適なＤＣオフセットキャンセル回路及びそれを用
いた差動増幅回路に関するものである。
【０００２】
【従来の技術】この種のページャー（ページング受信
機）用のダイレクトコンバージョン受信機において、ベ
ースバンド周波数帯の信号を扱う回路として、リミティ
ングアンプがある。このリミティングアンプは差動増幅
器を複数段縦続接続して構成されており、各段の差動増
幅器を縦続接続する場合に、ＩＣ化に適する構成とする
ために、段間結合コンデンサをなくして直結する構成が
採用される。
機）用のダイレクトコンバージョン受信機において、ベ
ースバンド周波数帯の信号を扱う回路として、リミティ
ングアンプがある。このリミティングアンプは差動増幅
器を複数段縦続接続して構成されており、各段の差動増
幅器を縦続接続する場合に、ＩＣ化に適する構成とする
ために、段間結合コンデンサをなくして直結する構成が
採用される。
【０００３】この様な段間直結接続方式の構成では、各
段の差動増幅器の直流オフセットが問題となる。この直
流オフセットを除去する回路の例として、特開平２−３
０５２０５号公報に示されるような直流阻止増幅器が提
案されており、その構成を図４に示している。
段の差動増幅器の直流オフセットが問題となる。この直
流オフセットを除去する回路の例として、特開平２−３
０５２０５号公報に示されるような直流阻止増幅器が提
案されており、その構成を図４に示している。
【０００４】図４を参照すると、この直流阻止増幅器
は、一対の差動入力信号が供給される一対の入力端子
と、入力端子１４の入力信号を不平衡増幅する第１の不
平衡型差動増幅器１００と、入力端子１５の入力信号を
不平衡増幅する第２の不平衡型差動増幅器２００と、一
対の差動出力信号を導出する一対の出力端子１６，１７
と、両差動増幅器１００，２００の間を交流結合する結
合コンデンサ１３とにより構成されている。
は、一対の差動入力信号が供給される一対の入力端子
と、入力端子１４の入力信号を不平衡増幅する第１の不
平衡型差動増幅器１００と、入力端子１５の入力信号を
不平衡増幅する第２の不平衡型差動増幅器２００と、一
対の差動出力信号を導出する一対の出力端子１６，１７
と、両差動増幅器１００，２００の間を交流結合する結
合コンデンサ１３とにより構成されている。
【０００５】第１の不平衡型差動増幅器１００において
は、エミッタが互いに共通に第１の定電流源１１に接続
された第１，第２のＮＰＮトランジスタ１，２と、トラ
ンジスタ１のコレクタと回路電源Ｖccとの間に接続され
た負荷抵抗７と、両トランジスタ１，２のベース間に接
続された抵抗９とが設けられている。
は、エミッタが互いに共通に第１の定電流源１１に接続
された第１，第２のＮＰＮトランジスタ１，２と、トラ
ンジスタ１のコレクタと回路電源Ｖccとの間に接続され
た負荷抵抗７と、両トランジスタ１，２のベース間に接
続された抵抗９とが設けられている。
【０００６】第２の不平衡型差動増幅器２００において
は、エミッタが互いに第２の定電流源１２に接続された
第３，第４のＮＰＮトランジスタ３，４と、トランジス
タ４のコレクタと回路電源Ｖccとの間に接続された負荷
抵抗８と、両トランジスタ３，４のベース間に接続され
た抵抗１０とが設けられている。
は、エミッタが互いに第２の定電流源１２に接続された
第３，第４のＮＰＮトランジスタ３，４と、トランジス
タ４のコレクタと回路電源Ｖccとの間に接続された負荷
抵抗８と、両トランジスタ３，４のベース間に接続され
た抵抗１０とが設けられている。
【０００７】そして、トランジスタ１，３のコレクタは
出力端子１６に接続され、トランジスタ２，４のコレク
タは出力端子１７に接続されている。
出力端子１６に接続され、トランジスタ２，４のコレク
タは出力端子１７に接続されている。
【０００８】かかる構成において、トランジスタ１〜ト
ランジスタ４の各ベース電圧をＶB1ＶB4とし、各コレク
タ電流をＩC1〜ＩC4、定電流源１１，１２の各電流値を
Ｉ01，Ｉ02、負荷抵抗７，８の各電流をＩC13 ，ＩC24
とすると、 ＩC13 ＝ＩC1＋ＩC3…（１） ＩC24 ＝ＩC2＋ＩC4…（２） となる。
ランジスタ４の各ベース電圧をＶB1ＶB4とし、各コレク
タ電流をＩC1〜ＩC4、定電流源１１，１２の各電流値を
Ｉ01，Ｉ02、負荷抵抗７，８の各電流をＩC13 ，ＩC24
とすると、 ＩC13 ＝ＩC1＋ＩC3…（１） ＩC24 ＝ＩC2＋ＩC4…（２） となる。
【０００９】ＩC1〜ＩC4の各電流値は、 ＩC1＝α・Ｉ01／［１＋exp ｛ｑ（ＶB1−ＶB2）／ＫＴ｝］…（３） ＩC2＝α・Ｉ01／［１＋exp ｛−ｑ（ＶB1−ＶB2）／ＫＴ｝］…（４） ＩC3＝α・Ｉ02／［１＋exp ｛ｑ（ＶB4−ＶB3）／ＫＴ｝］…（５） ＩC4＝α・Ｉ02／［１＋exp ｛−ｑ（ＶB4−ＶB3）／ＫＴ｝］…（６） となる。
【００１０】但し、αはトランジスタの電流増幅率（エ
ミッタから出た電子のうちコレクタに達するものの割合
であり、α＝１）、ｑは電子負荷、Ｋはボルツマン定
数、Ｔは絶対温度を夫々示す。
ミッタから出た電子のうちコレクタに達するものの割合
であり、α＝１）、ｑは電子負荷、Ｋはボルツマン定
数、Ｔは絶対温度を夫々示す。
【００１１】ここで、Ｉ01＝Ｉ02，｜ＶB1−ＶB2｜＝｜
ＶB4−ＶB3｜の場合、（１）式と（２）式とは等しくな
り、出力端子１６，１７の直流バイアス電圧は回路のバ
イアス電圧で一義的に定まり、入力端子１４，１５間の
バイアスＤＣオフセットには影響されず、出力端子１
６，１７間にＤＣオフセットは生じない。
ＶB4−ＶB3｜の場合、（１）式と（２）式とは等しくな
り、出力端子１６，１７の直流バイアス電圧は回路のバ
イアス電圧で一義的に定まり、入力端子１４，１５間の
バイアスＤＣオフセットには影響されず、出力端子１
６，１７間にＤＣオフセットは生じない。
【００１２】すなわち、出力オフセット電流は（１）式
と（２）式との差の絶対値で表されるので、上述の如
く、（１）式と（２）式とが等しいことから、出力オフ
セット電流は零となり、また負荷抵抗７，８の値が等し
ければ、出力オフセット電圧も零となるのである。
と（２）式との差の絶対値で表されるので、上述の如
く、（１）式と（２）式とが等しいことから、出力オフ
セット電流は零となり、また負荷抵抗７，８の値が等し
ければ、出力オフセット電圧も零となるのである。
【００１３】
【発明が解決しようとする課題】図４の従来回路におい
て、定電流源１１と１２との電流値Ｉ01，Ｉ02間に不整
合（Ｉ01≠Ｉ02）が生じた場合、出力端子１６，１７間
にＤＣオフセットが生じ易くなる。すなわち、入力端子
１４，１５間のバイアス電圧差が何等かの原因で大きく
なると、定電流源の一方が飽和領域に入って両電流値間
に不整合が生じ、相対的に差が生じることになる。
て、定電流源１１と１２との電流値Ｉ01，Ｉ02間に不整
合（Ｉ01≠Ｉ02）が生じた場合、出力端子１６，１７間
にＤＣオフセットが生じ易くなる。すなわち、入力端子
１４，１５間のバイアス電圧差が何等かの原因で大きく
なると、定電流源の一方が飽和領域に入って両電流値間
に不整合が生じ、相対的に差が生じることになる。
【００１４】これによりＤＣオフセットが生じるので、
後段に接続される差動増幅器の回路利得を小に制限せざ
るを得なくなる。この回路利得を大にするとＤＣオフセ
ットも増幅されて後段へ伝達され更に増幅されるからで
ある。
後段に接続される差動増幅器の回路利得を小に制限せざ
るを得なくなる。この回路利得を大にするとＤＣオフセ
ットも増幅されて後段へ伝達され更に増幅されるからで
ある。
【００１５】ここで、前述した如く、ページャー用のダ
イレクトコンバージョン受信機でのベースバンド周波数
帯信号を扱うリミティングアンプの様に、差動増幅器を
複数段縦続接続して構成する場合に、これ等多段の差動
増幅器の各段間に、直流阻止用増幅器を設ける必要があ
るが、この図４の回路では、ＤＣオフセットが生じ易い
ために、この図４の回路を用いるのは適当でないという
問題がある。
イレクトコンバージョン受信機でのベースバンド周波数
帯信号を扱うリミティングアンプの様に、差動増幅器を
複数段縦続接続して構成する場合に、これ等多段の差動
増幅器の各段間に、直流阻止用増幅器を設ける必要があ
るが、この図４の回路では、ＤＣオフセットが生じ易い
ために、この図４の回路を用いるのは適当でないという
問題がある。
【００１６】本発明の目的は、ＤＣオフセットをより完
全に除去することが可能なＤＣオフセットキャンセル回
路を提供することである。
全に除去することが可能なＤＣオフセットキャンセル回
路を提供することである。
【００１７】本発明の他の目的は、差動増幅器を多段接
続してリミティングアンプを構成する場合に、各差動増
幅器の段間に用いて好適なＤＣオフセットキャンセル回
路を提供することにある。
続してリミティングアンプを構成する場合に、各差動増
幅器の段間に用いて好適なＤＣオフセットキャンセル回
路を提供することにある。
【００１８】本発明の更に他の目的は、リミティングア
ンプに用いて好適な差動増幅回路を提供することであ
る。
ンプに用いて好適な差動増幅回路を提供することであ
る。
【００１９】
【課題を解決するための手段】本発明によれば、一対の
差動入力信号が供給される第１及び第２の入力端子と、
一対の差動出力信号を導出する第１及び第２の出力端子
と、前記第１の入力端子にベースが接続された第１のト
ランジスタと、この第１のトランジスタとエミッタが共
通接続され前記第１の入力端子に抵抗を介してベースが
接続された第２のトランジスタと、前記第２の入力端子
にベースが接続された第４のトランジスタと、この第４
のトランジスタとエミッタが共通接続され前記第２の入
力端子に抵抗を介してベースが接続された第３のトラン
ジスタと、前記第１及び第２のトランジスタに動作電流
を供給する第１の定電流源と、前記第３及び第４のトラ
ンジスタに動作電流を供給する第２の定電流源と、前記
第２及び第３のトランジスタのベース同士を交流結合す
る交流結合素子とを含み、前記第１及び第３のトランジ
スタのコレクタ出力が前記第１の出力端子に接続され、
前記第２及び第４のトランジスタのコレクタ出力が前記
第２の出力端子に接続されたＤＣオフセットキャンセル
回路であって、前記第２のトランジスタとエミッタが共
通接続され前記第１の入力端子にベースが接続された第
５のトランジスタと、前記第３のトランジスタとエミッ
タが共通接続され前記第２の入力端子にベースが接続さ
れた第６のトランジスタとを含み、前記第５のトランジ
スタのコレクタ出力が前記第２の出力端子に接続され、
前記第６のトランジスタのコレクタ出力が前記第１の出
力端子に接続されていることを特徴とするＤＣオフセッ
トキャンセル回路が得られる。
差動入力信号が供給される第１及び第２の入力端子と、
一対の差動出力信号を導出する第１及び第２の出力端子
と、前記第１の入力端子にベースが接続された第１のト
ランジスタと、この第１のトランジスタとエミッタが共
通接続され前記第１の入力端子に抵抗を介してベースが
接続された第２のトランジスタと、前記第２の入力端子
にベースが接続された第４のトランジスタと、この第４
のトランジスタとエミッタが共通接続され前記第２の入
力端子に抵抗を介してベースが接続された第３のトラン
ジスタと、前記第１及び第２のトランジスタに動作電流
を供給する第１の定電流源と、前記第３及び第４のトラ
ンジスタに動作電流を供給する第２の定電流源と、前記
第２及び第３のトランジスタのベース同士を交流結合す
る交流結合素子とを含み、前記第１及び第３のトランジ
スタのコレクタ出力が前記第１の出力端子に接続され、
前記第２及び第４のトランジスタのコレクタ出力が前記
第２の出力端子に接続されたＤＣオフセットキャンセル
回路であって、前記第２のトランジスタとエミッタが共
通接続され前記第１の入力端子にベースが接続された第
５のトランジスタと、前記第３のトランジスタとエミッ
タが共通接続され前記第２の入力端子にベースが接続さ
れた第６のトランジスタとを含み、前記第５のトランジ
スタのコレクタ出力が前記第２の出力端子に接続され、
前記第６のトランジスタのコレクタ出力が前記第１の出
力端子に接続されていることを特徴とするＤＣオフセッ
トキャンセル回路が得られる。
【００２０】そして、前記第１及び第２の出力端子の各
々と回路電源との間には共に等しい値の負荷抵抗が接続
されていることを特徴とする。
々と回路電源との間には共に等しい値の負荷抵抗が接続
されていることを特徴とする。
【００２１】更に本発明によれば、前記ＤＣオフセット
キャンセル回路と、前記第１及び第２の入力端子に前記
一対の差動入力信号を供給する差動増幅器とを含むこと
を特徴とする差動増幅回路が得られる。
キャンセル回路と、前記第１及び第２の入力端子に前記
一対の差動入力信号を供給する差動増幅器とを含むこと
を特徴とする差動増幅回路が得られる。
【００２２】そして、前記差動増幅回路を複数段縦続接
続してなることを特徴としており、また、前記ＤＣオフ
セットキャンセル回路の回路利得はＯｄＢに設定されて
いることを特徴としている。
続してなることを特徴としており、また、前記ＤＣオフ
セットキャンセル回路の回路利得はＯｄＢに設定されて
いることを特徴としている。
【００２３】本発明の作用を述べる。２個の不平衡型差
動増幅器の各定電流源の不整合である相対精度がずれて
も、この相対精度のずれに起因する電流差を吸収するた
めのトランジスタを各不平衡型差動増幅器に追加して設
け、一方の不平衡型差動増幅器の追加トランジスタによ
り、当該一方の不平衡型差動増幅器の定電流源の電流に
応じた電流を他方の不平衡型差動増幅器の出力へ供給
し、逆に他方の不平衡型差動増幅器の追加トランジスタ
により、当該他方の不平衡型差動増幅器の定電流源の電
流に応じた電流を当該一方の不平衡型差動増幅器の出力
へ供給する様にしている。
動増幅器の各定電流源の不整合である相対精度がずれて
も、この相対精度のずれに起因する電流差を吸収するた
めのトランジスタを各不平衡型差動増幅器に追加して設
け、一方の不平衡型差動増幅器の追加トランジスタによ
り、当該一方の不平衡型差動増幅器の定電流源の電流に
応じた電流を他方の不平衡型差動増幅器の出力へ供給
し、逆に他方の不平衡型差動増幅器の追加トランジスタ
により、当該他方の不平衡型差動増幅器の定電流源の電
流に応じた電流を当該一方の不平衡型差動増幅器の出力
へ供給する様にしている。
【００２４】
【発明の実施の形態】以下に、図面を参照しつつ本発明
の実施例について説明する。
の実施例について説明する。
【００２５】図１は本発明の実施例の回路図であり、図
４と同等部分は同一符号により示している。図１におい
て、図４と異なる部分のみにつき説明すると、第１の不
平衡型差動増幅器１００においては、ベースに入力端子
１４の信号が印加され、エミッタがトランジスタ１，２
のエミッタに共通接続された第５のＮＰＮトランジスタ
５を追加している。このトランジスタ５のコレクタは出
力端子１７に接続されている。
４と同等部分は同一符号により示している。図１におい
て、図４と異なる部分のみにつき説明すると、第１の不
平衡型差動増幅器１００においては、ベースに入力端子
１４の信号が印加され、エミッタがトランジスタ１，２
のエミッタに共通接続された第５のＮＰＮトランジスタ
５を追加している。このトランジスタ５のコレクタは出
力端子１７に接続されている。
【００２６】また、第２の不平衡型差動増幅器２００に
おいては、ベースに入力端子１５の信号が印加され、エ
ミッタがトランジスタ３，４のエミッタに共通接続され
た第６のＮＰＮトランジスタ６を追加している。このト
ランジスタ６のコレクタは出力端子１６に接続されてい
る。
おいては、ベースに入力端子１５の信号が印加され、エ
ミッタがトランジスタ３，４のエミッタに共通接続され
た第６のＮＰＮトランジスタ６を追加している。このト
ランジスタ６のコレクタは出力端子１６に接続されてい
る。
【００２７】他の回路構成及び条件については図４のそ
れと同一であり、その説明は省略するものとする。
れと同一であり、その説明は省略するものとする。
【００２８】図１において、トランジスタ５，６の各コ
レクタ電流をＩC5，ＩC6とすると、負荷電流７，８の各
電流ＩC13 ，ＩC24 は、 ＩC13 ＝ＩC1＋ＩC3＋ＩC6…（７） ＩC24 ＝ＩC2＋ＩC4＋ＩC5…（８） となる。
レクタ電流をＩC5，ＩC6とすると、負荷電流７，８の各
電流ＩC13 ，ＩC24 は、 ＩC13 ＝ＩC1＋ＩC3＋ＩC6…（７） ＩC24 ＝ＩC2＋ＩC4＋ＩC5…（８） となる。
【００２９】ＩC1〜ＩC6の各電流値は、 ＩC1＝ＩC5＝(1/2) α・Ｉ01／［１＋exp ｛ｑ（ＶB1−ＶB2）／ＫＴ｝］ …（９） ＩC2＝α・Ｉ01／［１＋exp ｛−ｑ（ＶB1−ＶB2）／ＫＴ｝］…（１０） ＩC4＝ＩC6＝(1/2) α・Ｉ02／［１＋exp ｛ｑ（ＶB4−ＶB3）／ＫＴ｝］ …（１１） ＩC3＝α・Ｉ02／［１＋exp ｛−ｑ（ＶB4−ＶB3）／ＫＴ｝］…（１２） となる。
【００３０】出力オフセット電流は（７）式と（８）式
との差の絶対値で表され、また、（９），（１１）式か
らも明白な如く、ＩC1＝ＩC5，ＩC4＝ＩC6であるから、
出力オフセット電流ΔＩ1 は、 ΔＩ1 ＝｜ＩC13 −ＩC24 ｜＝｜ＩC3−ＩC2｜…（１３） となる。
との差の絶対値で表され、また、（９），（１１）式か
らも明白な如く、ＩC1＝ＩC5，ＩC4＝ＩC6であるから、
出力オフセット電流ΔＩ1 は、 ΔＩ1 ＝｜ＩC13 −ＩC24 ｜＝｜ＩC3−ＩC2｜…（１３） となる。
【００３１】具体的数値例をあげて、（１３）式のオフ
セット電流値を算出することにする。抵抗９，１０は共
に等しく、これ等抵抗９，１０による電圧降下（ＶB1−
ＶB2），（ＶB4−ＶB3）を５０ｍＶ，Ｉ01＝９μＡ，Ｉ
02＝１０μＡとした時、ＩC1＝ＩC5＝３．９２６μＡ，
ＩC2＝１．１４７μＡ，ＩC3＝１．２７５μＡ，ＩC4＝
ＩC6＝４．３６２５μＡとなる。よって、（１３）式に
より、ΔＩ1 ＝０．２８μＡとなる。
セット電流値を算出することにする。抵抗９，１０は共
に等しく、これ等抵抗９，１０による電圧降下（ＶB1−
ＶB2），（ＶB4−ＶB3）を５０ｍＶ，Ｉ01＝９μＡ，Ｉ
02＝１０μＡとした時、ＩC1＝ＩC5＝３．９２６μＡ，
ＩC2＝１．１４７μＡ，ＩC3＝１．２７５μＡ，ＩC4＝
ＩC6＝４．３６２５μＡとなる。よって、（１３）式に
より、ΔＩ1 ＝０．２８μＡとなる。
【００３２】一方、図４の従来回路では、上記と同一条
件下において、ＩC1＝７．８５２μＡ，ＩC2＝１．１４
７μＡ，ＩC3＝１．２７５μＡ，ＩC4＝８．７２５μＡ
となる。よって、（１），（２）式より、オフセット電
流ΔＩ2 は、 ΔＩ2 ＝｜ＩC13 −ＩC24 ｜＝０．７４５μＡ となる。
件下において、ＩC1＝７．８５２μＡ，ＩC2＝１．１４
７μＡ，ＩC3＝１．２７５μＡ，ＩC4＝８．７２５μＡ
となる。よって、（１），（２）式より、オフセット電
流ΔＩ2 は、 ΔＩ2 ＝｜ＩC13 −ＩC24 ｜＝０．７４５μＡ となる。
【００３３】従って、図１の本発明の回路においては、
従来回路に比し、０．２８／０．７４５≒０．３８倍に
オフセット電流が少なくなることが判る。これは、
（９），（１１）式からも判る様に、図４の回路のトラ
ンジスタ１，４に流れていた電流ＩC1，ＩC4を、追加ト
ランジスタ５，６に分流して半分の値とし、これ等各半
分の電流を互いに、他方の出力端子の電流に振り分け
て、定電流源の各電流のばらつきを分散したことによる
ものである。
従来回路に比し、０．２８／０．７４５≒０．３８倍に
オフセット電流が少なくなることが判る。これは、
（９），（１１）式からも判る様に、図４の回路のトラ
ンジスタ１，４に流れていた電流ＩC1，ＩC4を、追加ト
ランジスタ５，６に分流して半分の値とし、これ等各半
分の電流を互いに、他方の出力端子の電流に振り分け
て、定電流源の各電流のばらつきを分散したことによる
ものである。
【００３４】図２は図１のＤＣオフセットキャンセル回
路を用いて増幅回路を構成した例であり、図１と同等部
分は同一符号にて示す。図２において、初段に差動増幅
器４００を設け、その差動出力をＤＣオフセットキャン
セル回路３００の一対の差動入力端子１４，１５へ供給
する構成である。
路を用いて増幅回路を構成した例であり、図１と同等部
分は同一符号にて示す。図２において、初段に差動増幅
器４００を設け、その差動出力をＤＣオフセットキャン
セル回路３００の一対の差動入力端子１４，１５へ供給
する構成である。
【００３５】尚、差動増幅器４００は、一対の差動入力
端子２０，２１と、差動対トランジスタ２３，２４と、
定電流源２２と、コレクタ負荷抵抗２５，２６とからな
る周知の構成である。
端子２０，２１と、差動対トランジスタ２３，２４と、
定電流源２２と、コレクタ負荷抵抗２５，２６とからな
る周知の構成である。
【００３６】この初段の差動増幅器４００の出力段に本
発明のＤＣオフセットキャンセル回路３００を付加する
ことにより、差動増幅器４００の出力ＤＣオフセットの
除去がより完全となる。このＤＣオフセットキャンセル
回路３００の利得をＯdbとして、直流阻止増幅器として
動作させることにより、図２の増幅器全体の利得は、前
段の差動増幅器４００の利得Ｇ1 のみとなり、交流信号
成分のみを次段の回路へ伝達することができる。
発明のＤＣオフセットキャンセル回路３００を付加する
ことにより、差動増幅器４００の出力ＤＣオフセットの
除去がより完全となる。このＤＣオフセットキャンセル
回路３００の利得をＯdbとして、直流阻止増幅器として
動作させることにより、図２の増幅器全体の利得は、前
段の差動増幅器４００の利得Ｇ1 のみとなり、交流信号
成分のみを次段の回路へ伝達することができる。
【００３７】従って、図３に示した如く、図２の回路を
基本セルとして複数段縦続接続（図３の例では４段）す
ることにより、ＤＣオフセットが除去された、所望の利
得（４×Ｇ1 ）を有する増幅回路が構成できる。全体の
回路利得は、図２の差動増幅器４００の利得Ｇ1 のみで
決定できるので、利得設定，調整が容易となるものであ
る。
基本セルとして複数段縦続接続（図３の例では４段）す
ることにより、ＤＣオフセットが除去された、所望の利
得（４×Ｇ1 ）を有する増幅回路が構成できる。全体の
回路利得は、図２の差動増幅器４００の利得Ｇ1 のみで
決定できるので、利得設定，調整が容易となるものであ
る。
【００３８】尚、図３の回路例は、前述した如く、ペー
ジャーのダイレクトコンバージョン受信機におけるベー
スバンド周波数帯の信号を扱うリミティングアンプとし
て用いることができるが、このリミティングアンプで
は、各段の増幅回路の出力振幅を両波整流して取出し、
これ等を加算して積分することにより、入力レベル対直
流出力電圧の特性を得る回路が付加されている。
ジャーのダイレクトコンバージョン受信機におけるベー
スバンド周波数帯の信号を扱うリミティングアンプとし
て用いることができるが、このリミティングアンプで
は、各段の増幅回路の出力振幅を両波整流して取出し、
これ等を加算して積分することにより、入力レベル対直
流出力電圧の特性を得る回路が付加されている。
【００３９】ＮＰＮトランジスタ３０〜３２，電流源３
３，３４及び抵抗３５により、差動増幅器の出力の両波
整流を行い、全段の整流出力をＰＮＰトランジスタ３
６，３７によるカレントミラー回路により加算し、抵抗
３８，コンデンサ３９により積分して直流電圧としてい
る。
３，３４及び抵抗３５により、差動増幅器の出力の両波
整流を行い、全段の整流出力をＰＮＰトランジスタ３
６，３７によるカレントミラー回路により加算し、抵抗
３８，コンデンサ３９により積分して直流電圧としてい
る。
【００４０】図３のリミティングアンプはページャー等
の携帯用通信機器に用いられるので、電源としては電池
であり、Ｖcc（正電源電圧）は１Ｖの低電圧である。こ
の様な１Ｖの低電圧電源にて動作させるために、図１の
本発明のＤＣオフセットキャンセル回路が、図４の従来
のそれに比しより適していることを以下に述べる。
の携帯用通信機器に用いられるので、電源としては電池
であり、Ｖcc（正電源電圧）は１Ｖの低電圧である。こ
の様な１Ｖの低電圧電源にて動作させるために、図１の
本発明のＤＣオフセットキャンセル回路が、図４の従来
のそれに比しより適していることを以下に述べる。
【００４１】図１の回路の相互コンダクタンスｇm1は、 ｇm1≒Ｉ0 ／６ＶT …（１４） で表され、差動増幅器（図２の４００）の１／３の値と
なる。尚、Ｉ0 はＩ01＝Ｉ02の値であり、ＶT はＫＴ／
ｑである。
なる。尚、Ｉ0 はＩ01＝Ｉ02の値であり、ＶT はＫＴ／
ｑである。
【００４２】一方、図４の回路の相互コンダクタンスｇ
m2は、 ｇm2≒Ｉ0 ／４ＶT …（１５） で表され、差動増幅器の１／２の値となる。
m2は、 ｇm2≒Ｉ0 ／４ＶT …（１５） で表され、差動増幅器の１／２の値となる。
【００４３】図１の回路において、利得Ｇv を０dBにす
るには、例えば、抵抗７，８がＲL＝３０ｋΩ，Ｉ01＝
Ｉ02＝５μＡ，Ｖcc＝１．０Ｖとすると、 Ｇv ＝ｇm1×ＲL ＝｛５μＡ／（６×２５ｍＶ）｝×３０ｋΩ＝１（０dB） となって、コレクタ負荷抵抗７，８がＲL ＝３０ｋΩで
実現できることになる。
るには、例えば、抵抗７，８がＲL＝３０ｋΩ，Ｉ01＝
Ｉ02＝５μＡ，Ｖcc＝１．０Ｖとすると、 Ｇv ＝ｇm1×ＲL ＝｛５μＡ／（６×２５ｍＶ）｝×３０ｋΩ＝１（０dB） となって、コレクタ負荷抵抗７，８がＲL ＝３０ｋΩで
実現できることになる。
【００４４】図４の回路では、利得を０dBにするには、
相互コンダクタンスｇm2の値が、（１５）式の如く、図
１の回路のそれよりも大であるので、コレクタ負荷抵抗
７，８の値（ＲL ）を３０ｋΩよりも小とする必要があ
る。そうすると、電源電圧Ｖcc＝１．０Ｖの時の出力バ
イアス電圧（出力端子１６，１７でのＤＣ電圧）が、よ
り１．０Ｖに近付いて高くなり（出力電圧はＲL ×ＩC1
3 ，ＲL ×ＩC24 であるから）、それだけ回路のダイナ
ミックレンジが取れないことになる。
相互コンダクタンスｇm2の値が、（１５）式の如く、図
１の回路のそれよりも大であるので、コレクタ負荷抵抗
７，８の値（ＲL ）を３０ｋΩよりも小とする必要があ
る。そうすると、電源電圧Ｖcc＝１．０Ｖの時の出力バ
イアス電圧（出力端子１６，１７でのＤＣ電圧）が、よ
り１．０Ｖに近付いて高くなり（出力電圧はＲL ×ＩC1
3 ，ＲL ×ＩC24 であるから）、それだけ回路のダイナ
ミックレンジが取れないことになる。
【００４５】
【発明の効果】以上述べた如く、本発明によれば、ＤＣ
オフセットキャンセルがより正確となり、またより低い
相互コンダクタンスが得られるので、利得を０dBに維持
して低電源電圧に適した回路が得られるという効果があ
る。
オフセットキャンセルがより正確となり、またより低い
相互コンダクタンスが得られるので、利得を０dBに維持
して低電源電圧に適した回路が得られるという効果があ
る。
【図１】本発明の実施例の回路図である。
【図２】本発明の他の実施例の回路図である。
【図３】本発明の別の実施例の回路図である。
【図４】従来のＤＣオフセットキャンセル回路の例を示
す図である。
す図である。
１〜６，２３，２４ ＮＰＮトランジスタ ７，８，２５，２６ コレクタ負荷抵抗 ９，１０ バイアス抵抗 １１，１２，２２ 定電流源 １３ 結合コンデンサ １４，１５，２０，２１ 入力端子 １６，１７ 出力端子
Claims (5)
- 【請求項１】 一対の差動入力信号が供給される第１及
び第２の入力端子と、一対の差動出力信号を導出する第
１及び第２の出力端子と、前記第１の入力端子にベース
が接続された第１のトランジスタと、この第１のトラン
ジスタとエミッタが共通接続され前記第１の入力端子に
抵抗を介してベースが接続された第２のトランジスタ
と、前記第２の入力端子にベースが接続された第４のト
ランジスタと、この第４のトランジスタとエミッタが共
通接続され前記第２の入力端子に抵抗を介してベースが
接続された第３のトランジスタと、前記第１及び第２の
トランジスタに動作電流を供給する第１の定電流源と、
前記第３及び第４のトランジスタに動作電流を供給する
第２の定電流源と、前記第２及び第３のトランジスタの
ベース同士を交流結合する交流結合素子とを含み、前記
第１及び第３のトランジスタのコレクタ出力が前記第１
の出力端子に接続され、前記第２及び第４のトランジス
タのコレクタ出力が前記第２の出力端子に接続されたＤ
Ｃオフセットキャンセル回路であって、 前記第２のトランジスタとエミッタが共通接続され前記
第１の入力端子にベースが接続された第５のトランジス
タと、 前記第３のトランジスタとエミッタが共通接続され前記
第２の入力端子にベースが接続された第６のトランジス
タとを含み、 前記第５のトランジスタのコレクタ出力が前記第２の出
力端子に接続され、前記第６のトランジスタのコレクタ
出力が前記第１の出力端子に接続されていることを特徴
とするＤＣオフセットキャンセル回路。 - 【請求項２】 前記第１及び第２の出力端子の各々と回
路電源との間には共に等しい値の負荷抵抗が接続されて
いることを特徴とする請求項１記載のＤＣオフセットキ
ャンセル回路。 - 【請求項３】 請求項１または２記載のＤＣオフセット
キャンセル回路と、前記第１及び第２の入力端子に前記
一対の差動入力信号を供給する差動増幅器とを含むこと
を特徴とする差動増幅回路。 - 【請求項４】 請求項３記載の差動増幅回路を複数段縦
続接続してなることを特徴とする差動増幅回路。 - 【請求項５】 前記ＤＣオフセットキャンセル回路の回
路利得はＯｄＢに設定されていることを特徴とする請求
項３または４記載の差動増幅回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8308556A JP2885281B2 (ja) | 1996-11-20 | 1996-11-20 | Ｄｃオフセットキャンセル回路及びそれを用いた差動増幅回路 |
| GB9724598A GB2320987B (en) | 1996-11-20 | 1997-11-20 | DC-offset canceller circuit and differntial amplifier circuit equipped therewith |
| CN97126392A CN1079610C (zh) | 1996-11-20 | 1997-11-20 | 直流偏移消除电路和利用该电路的方法 |
| KR1019970061366A KR100258167B1 (ko) | 1996-11-20 | 1997-11-20 | Dc 오프셋 캔슬 회로 및 그것을 이용한 차동 증폭기 회로 |
| US08/974,986 US5867062A (en) | 1996-11-20 | 1997-11-20 | DC-offset canceler circuit and differential amplifier circuit equipped therewith |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8308556A JP2885281B2 (ja) | 1996-11-20 | 1996-11-20 | Ｄｃオフセットキャンセル回路及びそれを用いた差動増幅回路 |
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| Publication Number | Publication Date |
|---|---|
| JPH10150330A true JPH10150330A (ja) | 1998-06-02 |
| JP2885281B2 JP2885281B2 (ja) | 1999-04-19 |
Family
ID=17982462
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8308556A Expired - Fee Related JP2885281B2 (ja) | 1996-11-20 | 1996-11-20 | Ｄｃオフセットキャンセル回路及びそれを用いた差動増幅回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5867062A (ja) |
| JP (1) | JP2885281B2 (ja) |
| KR (1) | KR100258167B1 (ja) |
| CN (1) | CN1079610C (ja) |
| GB (1) | GB2320987B (ja) |
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| US6374097B1 (en) | 1998-02-24 | 2002-04-16 | Nec Corporation | Radio type selective calling receiver and method of receiving selective calling |
| CN116979918A (zh) * | 2023-08-09 | 2023-10-31 | 北京无线电测量研究所 | 一种可变增益放大器 |
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| US6184723B1 (en) * | 1999-03-03 | 2001-02-06 | Texas Instruments Incorporated | Direct voltage to PTAT current converter for multiple gain control slope for wide dynamic range VGA |
| US6856790B1 (en) * | 2000-03-27 | 2005-02-15 | Marvell International Ltd. | Receiver with dual D.C. noise cancellation circuits |
| DE60143296D1 (de) * | 2000-08-03 | 2010-12-02 | Broadcom Corp | Verfahren und schaltung für einen verstärker mit zwei betriebsspannungen |
| US6667842B2 (en) * | 2001-03-01 | 2003-12-23 | Agere Systems, Inc. | Negative feedback impedance matched preamplifier |
| DE60334540D1 (de) * | 2003-08-28 | 2010-11-25 | St Microelectronics Srl | Rauscharmer Wechselstromdifferenzverstärker mit reduzierter niedriger Grenzfrequenz |
| US7362530B2 (en) * | 2004-03-02 | 2008-04-22 | Texas Instruments Incorporated | Amplifier apparatus for use with a sensor |
| JP4996185B2 (ja) * | 2006-09-21 | 2012-08-08 | ルネサスエレクトロニクス株式会社 | 演算増幅器及び液晶表示装置の駆動方法 |
| CN101304237B (zh) * | 2007-05-09 | 2011-02-02 | 联詠科技股份有限公司 | 可消除偏移电压的放大器装置 |
| JP5531186B2 (ja) * | 2008-12-18 | 2014-06-25 | サンデン株式会社 | 駆動回路一体型電動圧縮機 |
| US8829991B2 (en) | 2011-01-14 | 2014-09-09 | Fairchild Semiconductor Corporation | DC offset tracking circuit |
| JP6194004B2 (ja) * | 2013-09-13 | 2017-09-06 | アルプス電気株式会社 | 増幅回路 |
| CN103905003B (zh) * | 2014-04-04 | 2016-06-29 | 东南大学 | 一种内嵌直流失调消除的低电源电压可编程增益放大器 |
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| JPS6152012A (ja) * | 1984-08-22 | 1986-03-14 | Hitachi Ltd | 差動増幅回路 |
| JPH01255306A (ja) * | 1988-04-04 | 1989-10-12 | Hitachi Ltd | 直流直結増幅回路 |
| JPH01268303A (ja) * | 1988-04-20 | 1989-10-26 | Nec Corp | オフセツトキヤンセル回路 |
| US4933642A (en) * | 1989-02-17 | 1990-06-12 | Linear Technology Corporation | CMOS chopper-stabilized operational amplifier using two differential amplifier pairs as input stages |
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| JPH0484509A (ja) * | 1990-07-26 | 1992-03-17 | Sharp Corp | リミッタアンプ |
| JPH04240905A (ja) * | 1991-01-24 | 1992-08-28 | Yokogawa Electric Corp | オフセットキャンセル回路 |
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-
1996
- 1996-11-20 JP JP8308556A patent/JP2885281B2/ja not_active Expired - Fee Related
-
1997
- 1997-11-20 US US08/974,986 patent/US5867062A/en not_active Expired - Lifetime
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| GB2320987A (en) | 1998-07-08 |
| GB2320987B (en) | 2001-03-14 |
| US5867062A (en) | 1999-02-02 |
| GB9724598D0 (en) | 1998-01-21 |
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