KR100258167B1 - Dc 오프셋 캔슬 회로 및 그것을 이용한 차동 증폭기 회로 - Google Patents

Dc 오프셋 캔슬 회로 및 그것을 이용한 차동 증폭기 회로 Download PDF

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Abstract

dc 오프셋을 보다 효율적으로 제거하는, dc-오프셋 캔슬 회로가 제공된다. 이 회로는 제1 정전류 소스/싱크에 의해 구동되는 에미터 결합된 제1 및 제2 바이폴라 트랜지스터들의 제1 차동 쌍, 및 제2 정전류 소스/싱크에 의해 구동되는 에미터 결합된 제3 및 제4 바이폴라 트랜지스터들의 제2 차동 쌍을 포함한다. 제1 및 제2 차동 쌍들은 결합 콘덴서에 의해 결합된다. 제5 바이폴라 트랜지스터의 에미터는 제1 및 제2 트랜지스터들의 에미터들에 접속된다. 제6 바이폴라 트랜지스터의 에미터는 제3 및 제4 트랜지스터들의 에미터들에 접속된다. 제1 및 제5 트랜지스터들의 베이스들은 제1 입력 단자에 접속된다. 제2 트랜지스터의 베이스는 제1 저항기를 통해서 제1 입력 단자에 접속된다. 제4 및 제6 트랜지스터들의 베이스들이 제2 입력 단자에 접속된다. 제3 트랜지스터의 베이스는 제2 저항기를 통해서 제2 입력 단자에 접속된다. 제1, 제3 및 제6 트랜지스터들의 콜렉터들은 제1 출력 단자에 접속되고, 제2, 제4 및 제5 트랜지스터들의 콜렉터들은 제2 출력 단자에 접속된다.

Description

ＤＣ 오프셋 캔슬 회로 및 그것을 이용한 차동 증폭기 회로
본 발명은 dc 오프셋 캔슬 회로(dc-offset canceler circuit) 및 차동 증폭기 회로에 관한 것으로 특히, 페이저 시스템(pager system)과 같은 휴대 통신 시스템에서 1 ㎑ 내지 10 ㎑와 같은 저주파수 영역(예를 들면, 베이스밴드 주파수 영역)의 신호를 증폭하는 증폭기 회로용으로 양호하게 사용되는 dc 오프셋 캔슬 회로, 및 이 dc 오프셋 캔슬 회로를 구비한 차동 증폭기 회로에 관한 것이다.
최근, 다이렉트 변환 수신기가 종래의 수퍼헤테로다인(superheterodyne) 수신기 대신에 페이저와 같은 휴대 무선 수신기로서 일반적으로 사용되고 있다.
페이저의 다이렉트 변환 수신기용으로 고안된 리미팅 증폭기 회로는 베이스밴드 주파수 영역(통상적으로, 1 ㎑ 내지 10 ㎑)의 신호를 증폭한다. 이 리미팅 증폭기 회로는 복수의 차동 증폭기 서브회로들이 복수단에 종접속된 구조로 되어 있으며, 단들 중의 두 개의 인접한 단에 위치한 차동 증폭기 서브회로들은 결합 콘덴서 없이 직접 결합된다. 이는 다음과 같은 이유 때문이다.
결합 콘덴서는 베이스밴드 주파수 영역의 신호를 위해서 대 정전용량을 필요로 하며 그 결과, 이 콘덴서는 집적 회로(IC) 칩 상에서 넓은 면적을 차지한다. 따라서, 이러한 대 정전 용량을 갖는 결합 콘덴서를 갖는 결합 구조는 IC에 적당하지 않다. 한편, 직접 결합 구조는 결합 콘덴서를 필요로 하지 않아서, 칩 면적에 관련된 문제가 발생하지 않을 것이다.
직접-결합 구조를 갖는 리미팅 증폭기 회로를 이용하면, 각 단들에서의 차동 증폭기 서브회로들에서 발생되는 "dc 오프셋"이 몇가지 공지된 문제들을 야기시키는 경향이 있다. 이 문제들을 해결하기 위해, 오랜 시간 동안 다양한 기술들이 연구되고 개발되었으며, 그 예가 도 1에 도시되어 있다.
도 1은 dc-오프셋 제거 기능을 갖는 종래의 dc 저지 증폭기 회로를 도시하고 있는데, 이 dc 저지 증폭기 회로는 1990년 출간된 일본 미심사 특허 공개 평 2-305205호 공보에 개시되어 있다.
도 1에 도시된 바와 같이, 종래의 dc 저지 증폭기 회로(S300)는 제1 불평형형 차동 증폭기 서브회로(S100) 및 제2 차동 증폭기 서브회로(S200)를 포함하는데, 이 두 서브회로들은 ac-결합 콘덴서(113)에 의해 서로 결합되어 있다.
제1 불평형형 차동 증폭기 서브회로(S100)는 npn형 바이폴라 트랜지스터들(101 및 102)의 에미터 결합 쌍으로 구성된다. 트랜지스터들(101 및 102)의 결합된 에미터들은 정전류 I101을 싱크하는 정전류 싱크(111)의 한 단에 접속된다. 정전류 싱크(111)의 나머지 다른 한 단은 접지에 접속된다.
저항기(109)가 트랜지스터들(101 및 102)의 베이스들에 접속된다. 트랜지스터(101)의 베이스는 또 제1 입력 단자(114)에 접속된다. 트랜지스터(102)의 베이스는 또 결합 콘덴서(113)의 한 단에 접속된다.
제2 불평형형 차동 증폭기 서브회로(S200)는 npn형 바이폴라 트랜지스터들(103 및 104)의 에미터 결합 쌍으로 구성된다. 트랜지스터들(103 및 104)의 결합된 에미터들은 정전류 I102를 싱크하는 정전류 싱크(112)의 한 단에 접속된다. 정전류 싱크(112)의 나머지 다른 한 단은 접지에 접속된다.
저항기(110)가 트랜지스터들(103 및 104)의 베이스들에 접속된다. 트랜지스터(103)의 베이스는 또 결합 콘덴서(113)의 나머지 다른 한 단에 접속된다. 트랜지스터(104)의 베이스는 또 제2 입력 단자(115)에 접속된다.
제1 및 제2 입력 전압들이 각각 제1 및 제2 입력 단자들(114 및 115)을 거쳐 차동적으로 인가된다.
트랜지스터(101 및 103)의 콜렉터들은 서로 결합되어 부하 저항기(107)의 한 단에 접속된다. 부하 저항기(107)의 나머지 다른 한 단에는 전원 전압 Vcc가 인가된다. 트랜지스터들(101 및 103)의 결합된 콜렉터들은 제1 출력 단자(116)에도 접속된다.
트랜지스터(102 및 104)의 콜렉터들은 서로 결합되어 또 다른 부하 저항기(108)의 한 단에 접속된다. 부하 저항기(108)의 나머지 다른 한 단에는 전원 전압 Vcc가 인가된다. 트랜지스터들(102 및 104)의 결합된 콜렉터들은 제2 출력 단자(117)에도 접속된다.
제1 및 제2 출력 전압들이 각각 제1 및 제2 출력 단자들(116 및 117)로부터 차동적으로 도출된다.
트랜지스터들(101, 102, 103, 및 104)은 동일한 에미터 영역을 갖는다.
다음으로, 도 1의 종래의 dc 저지 증폭기 회로(S300)의 동작을 이하에서 설명한다.
먼저, 특정 기준점(예를 들면, 접지)에 대한 트랜지스터들(101, 102, 103 및 104)의 베이스 전압들은 VB101, VB102, VB103, 및 VB104로 각각 정의된다. 트랜지스터들(101, 102, 103 및 104)의 콜렉터 전류들은 IC101, IC102, IC103및 IC104로 각각 정의된다. 부하 저항기(107 및 108)를 통해 흐르는 제1 및 제2 출력 전류들은 IC113및 IC124로 각각 정의된다.
그러면, 다음 수학식 1 및 2가 성립된다.
Figure kpo00000
Figure kpo00001
트랜지스터들(101, 102, 103 및 104)의 콜렉터 전류들 IC101, IC102, IC103및 IC104는 다음 수학식 3, 4, 5, 및 6으로 각각 표현된다.
Figure kpo00002
Figure kpo00003
Figure kpo00004
Figure kpo00005
수학식 3, 4, 5 및 6에서, α는 각 트랜지스터의 공통-베이스 전류 이득 계수이고, k는 볼트만 상수이고, T는 절대 온도이며, q는 전자의 전하이다. 통상, 이득 계수 α는 대략 1과 같다.
정전류 싱크(112)의 정전류 I102가 정전류 싱크(111)의 정전류 I101과 같은 경우(즉, I101= I102), 그리고 트랜지스터들(104 및 103)의 베이스 전압들 VB104및 VB103간의 차가 트랜지스터들(101 및 102)의 베이스 전압들 VB101및 VB102간의 차와 같은 경우(즉,B101- VB102= VB104- VB103), 제1 및 제2 출력 전류들 IC113및 IC124는 서로 같게 된다. 부하 저항기들(107 및 108)이 동일한 저항을 가지면, 제1 및 제2 출력 전압들은 제1 및 제2 출력 단자들(116 및 117)에서 동일한 dc 레벨을 가질 것이다.
제1 입력 단자(114)에서의 제1 입력 전압의 dc 전압 레벨이 dc 오프셋으로 인해 제2 입력 단자(115)에서의 제2 입력 전압의 dc 전압 레벨보다 더 높으면, 베이스 전압들 VB101, VB102, VB103, 및 VB104은 다음과 같은 관계를 만족시킨다.
VB101〉VB102및
VB104〈 VB103
이 경우, 차동 증폭기 서브회로(S100)에서 콜렉터 전류 IC101은 증가분만큼 증가되고 콜렉터 전류 IC102는 동일한 증가분만큼 감소된다. 동시에, 제2 차동 증폭기 서브회로(S200)에서 콜렉터 전류 IC103은 증가분만큼 증가하고 콜렉터 전류 IC104는 동일한 증가분만큼 감소된다. 따라서, 제1 출력 전류 IC113은 증가하고 제2 출력 전류 IC124는 감소된다.
따라서, 제1 출력 단자(116)에서의 dc 전압 레벨은 낮아지고 제2 출력 단자(117)에서의 dc 전압 레벨은 상승되어, 제1 및 제2 입력 단자들(114 및 115)에서의 dc-전압 레벨차(즉, dc 오프셋)가 제거된다. 이는 제1 및 제2 입력 단자들(114 및 115) 사이에 dc 오프셋이 존재하는 경우에도 제1 및 제2 출력 단자들(116 및 117) 사이에 dc 오프셋이 발생되지 않는다는 것을 의미한다.
제1 및 제2 출력 단자들(116 및 117)에서의 dc 전압 레벨들은 종래의 dc 저지 증폭기 회로(S300)에 인가되는 특정 dc 바이어스 전압에 의해 결정된다.
상술된 바와 같은 설명은 제1 입력 단자(114)에서의 dc 전압 레벨이 제2 입력 단자(115)에서보다 더 낮은 경우에도 적용된다.
그러나, 도 1의 종래의 dc 저지 증폭기(S300)는 다음의 문제를 갖는다.
제1 및 제2 입력 단자들(114 및 115)에서의 특정값보다 더 큰 dc 전압 레벨차로 인해 정전류 싱크들(111 및 112)의 정전류 I101및 I102사이에 어떤 차가 발생되면(즉, I101≠ I102), 제1 및 제2 출력 단자들(116 및 117) 사이에 dc 오프셋이 발생하기 쉽다는 문제가 발생한다. 발명자는 정전류 싱크들(111 및 112) 중의 하나를 형성하는 트랜지스터들이 포화 영역에서 동작하는 동안, 정전류 싱크들(111 및 112) 중의 나머지 다른 하나를 형성하는 트랜지스터들이 활성 영역에서 동작하여, 정전류 I101및 I102간에 약간의 차가 생김으로 인해 이러한 문제가 야기된다는 사실을 알았다.
제1 및 제2 출력 단자들(116 및 117)에서 발생된 dc 바이어스 오프셋은 다음단에 위치한 차동 증폭기에 의해 증폭된다. 따라서, 다음단의 증폭기의 이득은 충분히 낮게 설정되어야 한다는 단점이 있다.
이 문제 때문에, 도 1의 종래의 dc 저지 증폭기(S300)는 상기와 같은 리미팅 증폭기용 dc 오프셋 캔슬러에 적합하지 않다.
부가적으로, 정전류 싱크들(111 및 112)의 정전류 I101및 I102간의 차는 전류 싱크들(111 및 112)의 소자 레이아웃의 불평형과 같은 다른 이유로 인해 발생할 수 도 있다.
따라서, 본 발명의 목적은 dc 오프셋을 보다 효율적으로 제거하는 dc-오프셋 캔슬 회로를 제공하는 것이다.
본 발명의 다른 목적은 정전류 소스/싱크들의 전류차로 인한 dc 오프셋을 단순한 구성으로 억제하는 dc-오프셋 캔슬 회로를 제공하는 것이다.
본 발명의 또 다른 목적은 종접속 차동 증폭기 서브회로들을 포함하는 리미팅 증폭기 회로에 적합한 dc-오프셋 캔슬 회로를 제공하는 것이다.
본 발명의 또 다른 목적은 종접속된 차동 증폭기 서브회로들을 포함하는 리미팅 증폭기 회로로서 양호하게 사용되는 차동 증폭기 회로를 제공하는 것이다.
당기술에 통상이 지식을 가진자라면 이상의 목적들과 함께 구체적으로 언급되지 않는 목적들을 다음의 설명으로부터 명백히 알 수 있을 것이다.
본 발명의 제1 특징에 따르면, dc-오프셋 캔슬 회로가 제공된다. 이 회로는, (a) 에미터들이 서로 결합된 제1 및 제2 바이폴라 트랜지스터들의 제1 차동 쌍; (b) 제1 차동 쌍에 제1 정전류를 공급하거나 제1 차동 쌍으로부터 제1 정전류를 싱크하는 제1 정전류 소스/싱크; (c) 에미터들이 서로 결합된 제3 및 제4 바이폴라 트랜지스터들의 제2 차동 쌍; (d) 제2 차동 쌍에 제2 정전류를 공급하거나 제2 차동 쌍으로부터 제2 정전류를 싱크하는 제2 정전류 소스/싱크; (e) 제1 및 제2 트랜지스터들의 에미터들에 에미터가 접속된 제5 바이폴라 트랜지스터; (f) 제3 및 제4 트랜지스터들의 에미터들에 에미터가 접속된 제6 바이폴라 트랜지스터; 및 (g) 제1 및 제2 차동 쌍들을 함께 ac-결합하기 위한 ac-결합 소자로 구성된다.
제1 및 제5 트랜지스터들의 베이스들은 제1 입력 단자에 공통으로 접속된다. 제2 트랜지스터의 베이스는 결합 소자의 제1 단에 접속된다.
제4 및 제6 트랜지스터들의 베이스들은 제2 입력 단자에 공통으로 접속된다. 상기 제3 트랜지스터의 베이스는 결합 소자의 제2 단에 접속된다.
제1, 제3, 및 제6 트랜지스터들의 콜렉터들은 제1 출력 단자에 접속된다. 제2, 제4 및 제5 트랜지스터들의 콜렉터들은 제2 출력 단자에 접속된다.
본 발명의 제1 특성에 따른 dc-오프셋 캔슬 회로에서는, 제1 및 제6 바이폴라 트랜지스터들이 제1 및 제2 차동 쌍들에 각각 부가적으로 제공된다.
예를 들면, 제1 및 제2 입력 단자들에서의 dc 오프셋으로 인해 제1 차동 쌍의 제5 트랜지스터의 베이스 전압이 제2 차동 쌍의 제6 트랜지스터의 베이스 전압보다 더 높게 되면, 제1 및 제5 트랜지스터들의 베이스 전압들은 제2 트랜지스터의 베이스 전압보다 더 높고, 제3 트랜지스터의 베이스 전압은 제4 및 제6 트랜지스터들의 베이스 전압보다 더 높다. 따라서, 제1 및 제5 트랜지스터들의 콜렉터 전류들은 증가하고 제2 트랜지스터의 콜렉터 전류는 감소할 것이다. 동시에, 제3 트랜지스터의 콜렉터 전류는 증가하고 제4 및 제6 트랜지스터들의 콜렉터 전류는 감소할 것이다.
이 경우, 제1, 제3, 및 제5 트랜지스터들의 콜렉터 전류의 증가와 제2, 제4, 및 제6 트랜지스터들의 콜렉터 전류의 감소는, 제1 내지 제6 트랜지스터들의 콜렉터 접속 때문에, 제1 및 제2 입력 단자들에서 dc 오프셋을 제거하는 역할을 한다.
따라서, 제1 및 제2 입력 단자들에서 발생된 dc 오프셋은 제1 및 제2 출력 단자들에서 제거된다.
또한, 예를 들면, 제1 및 제2 입력 단자들의 dc 오프셋으로 인해 제1 차동 쌍에 대한 제1 정전류 소스/싱크의 특정 전류값으로부터 증가하면, 제1, 제2, 및 제5 트랜지스터들의 콜렉터 전류들은 이 전류 편차에 따라 증가할 것이다. 이 경우, 제1 트랜지스터의 콜렉터 전류의 증가분은 제1 출력 단자에 공급되고, 동시에, 제2 및 제5 트랜지스터들의 콜렉터 전류들의 증가분은 제2 출력 단자에 공급된다.
그 결과, 제1, 제2, 제5 트랜지스터들의 콜렉터 전류들의 증가분은 서로 부분적으로 상쇄될 것이다. 따라서, 제1 및 제2 출력 단자들 간의 최종 전류차는 제1 정전류 소스/싱크의 제1 정전류의 증가보다 작게 될 것이다.
이는 제1 및 제2 정전류 소스/싱크의 전류 편차로 인한 dc 오프셋이 단순한 구성에 의해 억제된다는 것을 의미한다. 환언하면, dc 오프셋 전류의 제거가 효과적으로 수행된다.
dc-오프셋이 효과적으로 제거되기 때문에, 제1 특징에 따른 dc-오프셋 캔슬 회로는 종접속 차동 증폭기 서브회로들을 포함하는 리미팅 증폭기 회로에 적합하다.
제1 특징에 따른 dc-오프셋 캔슬 회로의 양호한 실시예에서는, 제1 및 제2 에미터 저항기들이 더 제공된다. 제1 에미터 저항기의 한 단은 제1 및 제5 트랜지스터들의 베이스들에 접속되고 나머지 다른 한 단들은 제2 트랜지스터의 베이스에 접속된다. 제2 에미터 저항기의 한 단은 제4 및 제6 트랜지스터들의 베이스들에 접속되고 나머지 다른 한 단은 제3 트랜지스터의 베이스에 접속된다.
본 발명의 제2 특징에 따르면, 차동 증폭기 회로가 제공된다. 이 회로는, (a) 본 발명의 제1 특성에 따른 것과 같은 구조를 갖는 dc-오프셋 캔슬 서브회로 및 (b) 차동 입력 신호를 증폭하여 제1 및 제2 출력들을 차동적으로 발생하기 위한 차동 증폭기 서브회로로 구성된다. 제1 및 제2 출력들은 dc-오프셋 캔슬 서브회로의 제1 및 제2 입력 단자들에 입력된다.
본 발명의 제2 특징에 따른 차동 증폭기 회로에서는, dc-오프셋 캔슬 서브회로에 의해서 dc-오프셋이 효과적으로 제거되기 때문에, 이 차동 증폭기 회로는 종접속된 차동 증폭기 서브회로들을 포함하는 리미팅 증폭기 회로로서 사용될 수 있다.
제2 특징에 따른 차동 증폭기 회로의 양호한 실시예에서는, dc-오프셋 캔슬 서브회로는 0 dB의 이득을 갖는다.
도 1은 dc-오프셋 제거 기능을 갖는 종래의 dc 저지 증폭기 회로의 회로도.
도 2는 본 발명의 제1 실시예에 따른 dc-오프셋 캔슬 회로의 회로도.
도 3은 도 2의 제1 실시예에 따른 dc-오프셋 캔슬 회로를 포함하는, 본 발명의 제2 실시예에 따른 단일-단 차동 증폭기 회로의 회로도.
도 4는 도 2의 제2 실시예에 따른 다수의 단일-단 차동 증폭기 회로들이 종접속된, 본 발명의 제3 실시예에 따른 4단 리미팅 증폭기 회로의 회로도.
<도면의 주요 부분에 대한 부호의 설명>
2 : 트랜지스터
5, 6 : npn형 바이폴라 트랜지스터
7, 8 : 부하 저항기
13 : 결합 콘덴서
14, 15 : 입력 단자
본 발명이 쉽게 실시될 수 있도록, 지금부터 첨부된 도면들을 참조하여 설명하겠다.
본 발명의 양호한 실시예들을 도 2 내지 도 4를 참조하여 이하에서 설명하겠다.
<제1 실시예>
본 발명의 제1 실시예에 따른 dc-오프셋 캔슬 회로(S3)는 도 2에 도시된 바와 같은 구성을 갖는다.
도 2에서, 이 dc-오프셋 캔슬 회로(S3)는 제1 불평형형 차동 증폭기 서브회로(S1) 및 제2 불평형형 차동 증폭기 서브회로(S2)를 포함하는데, 이들은 ac-결합 콘덴서(13)에 의해 서로 결합된다.
제1 불평형형 차동 증폭기 서브회로(S1)은 에미터들이 서로 결합된 npn형 바이폴라 트랜지스터들(1 및 2)의 제1 불평형형 차동 쌍, 및 제1 차동 쌍으로부터 제1 정전류 I1을 싱크하는 제1 정전류 싱크(11)로 구성된다. 트랜지스터들(1 및 2)의 결합된 에미터들은 제1 정전류 싱크(11)의 한 단에 접속된다. 제1 정전류 싱크(11)의 나머지 다른 한 단은 접지에 접속된다.
npn형 바이폴라 트랜지스터(5)가 제1 차동 쌍에 부가적으로 제공된다. 트랜지스터(5)의 에미터는 트랜지스터들(1 및 2)의 에미터들에 접속된다.
트랜지스터들(1 및 5)의 베이스들은 제1 입력 단자(14)에 접속된다. 트랜지스터(2)의 베이스는 제1 저항기(9)를 통해 제1 입력 단자(14)에 접속된다. 트랜지스터(2)의 베이스는 결합 콘덴서(13)의 한 단에도 접속된다.
제2 불평형형 차동 증폭기 서브회로(S2)는 에미터들이 서로 결합된 npn형 바이폴라 트랜지스터들(3 및 4)의 제2 불평형형 차동 쌍, 및 제2 차동 쌍으로부터 제2 정전류 I2를 싱크하는 제2 정전류 싱크(12)로 구성된다. 트랜지스터들(3 및 4)의 결합된 에미터들은 제2 정전류 싱크(12)의 한 단에 접속된다. 제2 정전류 싱크(12)의 나머지 다른 한 단은 접지에 접속된다.
npn형 바이폴라 트랜지스터(6)가 제2 차동 쌍에 부가적으로 제공된다. 트랜지스터(6)의 에미터는 트랜지스터들(3 및 4)의 에미터들에 접속된다.
트랜지스터들(4 및 6)의 베이스들은 제2 입력 단자(15)에 접속된다. 트랜지스터(3)의 베이스는 제2 저항기(10)를 통해 제2 입력 단자(15)에 접속된다. 트랜지스터(3)의 베이스는 결합 콘덴서(13)의 나머지 다른 한 단에도 접속된다.
트랜지스터들(1, 3 및 6)의 콜렉터들은 서로 결합되어 제1 부하 저항기(7)의 한 단에 접속된다. 제1 부하 저항기(7)의 나머지 다른 한 단에는 전원 전압 Vcc가 인가된다. 트랜지스터들(1, 3 및 6)의 결합된 콜렉터들은 제1 출력 단자(16)에도 접속된다.
트랜지스터들(2, 4 및 5)의 콜렉터들은 서로 결합되어 제2 부하 저항기(8)의 한 단에 접속된다. 제2 부하 저항기(8)의 나머지 다른 한 단에는 전원 전압 Vcc가 인가된다. 트랜지스터들(2, 4 및 5)의 결합된 콜렉터들은 제2 출력 단자(17)에도 접속된다.
트랜지스터들(1, 2 및 5)은 정전류 싱크(11)에 의해서 구동된다. 트랜지스터들(3, 4 및 6)은 정전류 싱크(12)에 의해서 구동된다.
6 개의 트랜지스터들(1, 2, 3, 4, 5, 및 6)은 동일한 에미터 영역을 갖는다.
다음으로, 도 2의 제1 실시예에 따른 dc-오프셋 캔슬 회로 S2의 동작을 이하에서 설명한다.
먼저, 기준점(즉, 접지)에 대한 트랜지스터들(1, 2, 3 및 4)의 베이스 전압들은 VB1, VB2,VB3및 VB4로 각각 정의된다. 트랜지스터들(1, 2, 3, 4, 5, 및 6)의 콜렉터 전류들은 IC1, IC2, IC3, IC4, IC5및 IC6으로 각각 정의된다. 제1 및 제2 부하 저항기들(7 및 8)을 통해 흐르는 제1 및 제2 출력 전류들은 IC13및 IC24로 각각 정의된다.
그러면, 다음 수학식 7 및 8이 성립된다.
IC13= IC1+ IC3+ IC6
Figure kpo00006
트랜지스터들(1, 2, 3, 4, 5 및 6)의 콜렉터 전류들 IC1, IC2, IC3, IC4, IC5및 IC6은 다음 수학식 9, 10, 11 및 12에 의해서 표현된다.
Figure kpo00007
Figure kpo00008
Figure kpo00009
Figure kpo00010
따라서, IC1은 IC5에 의해서 상쇄되고 IC4는 IC6에 의해서 상쇄되기 때문에, ΔI1= (IC13- IC24)로서 정의되는, 출력 오프셋 전류 ΔI1은 다음 수학식 13으로서 표현된다.
ΔI1= IC13- IC24= IC3- IC2
수학식 13은 출력 오프셋 전류 ΔI가 트랜지스터들(2 및 3)의 콜렉터 전류들 IC2및 IC3간의 차와 같다는 것을 의미한다.
한편, 도 1의 종래의 dc 저지 증폭기 회로(S300)에서는, 출력 오프셋 전류 ΔI2는 ΔI2=(IC113- IC124)로서 표현되며, ΔI1보다 크다. 이는 제1 실시예에 따른 회로(S3)의 출력 오프셋 전류가 종래의 dc 저지 증폭기 회로(S300)의 출력 오프셋 전류보다 작다는 것을 의미한다.
도 2의 제1 실시예에 따른 dc-오프셋 캔슬 회로(S3)에서는, 예를 들면, 제1 및 제2 입력 단자들(14 및 15)에서의 dc 오프셋으로 인해 제1 차동 쌍의 트랜지스터(5)의 베이스 전압 VB1이 제2 차동 쌍의 트랜지스터(6)의 베이스 전압 VB4보다 더 높게 되면, 트랜지스터들(1 및 5)의 베이스 전압들 VB4은 트랜지스터(2)의 베이스 전압 VB2보다 더 높고, 트랜지스터(3)의 베이스 전압 VB3은 트랜지스터들(4 및 6)의 전압들 VB4보다 더 높다. 따라서, 트랜지스터들(1 및 5)의 콜렉터 전류들 IC1- IC5은 증가할 것이고, 트랜지스터(2)의 콜렉터 전류 IC2는 감소할 것이다. 동시에, 트랜지스터(3)의 콜렉터 전류 IC3는 증가할 것이고 트랜지스터(4 및 6)의 콜렉터 전류들 IC4IC6은 감소할 것이다.
이 경우, 트랜지스터들(1, 3, 및 5)의 콜렉터 전류의 증가와 트랜지스터들(2, 4, 및 6)의 콜렉터 전류의 감소는, 트랜지스터들(1 내지 6)의 콜렉터 접속 때문에, 제1 및 제2 입력 단자들(14 및 15)에서의 dc 오프셋을 제거하는 역할을 한다.
따라서, 제1 및 제2 입력 단자들(14 및 15)에서 발생된 dc 오프셋은 제1 및 제2 출력 단자들(16 및 17)에서 제거된다.
또한, 예를 들면, 제1 및 제2 입력 단자들(14 및 15)에서의 dc 오프셋으로 인해 제1 차동 쌍에 대한 제1 정전류 싱크(11)의 제1 정전류 I1이 특정 전류값으로부터 증가하면, 트랜지스터들(1, 2 및 5)의 IC1, IC2및 IC5의 콜렉터 전류들은 이 전류 편차에 따라 증가할 것이다. 이 경우, 트랜지스터(1)의 콜렉터 전류 IC1의 증가분은 제1 출력 단자(16)에 공급되고 동시에, 트랜지스터(2 및 5)의 콜렉터 전류들 IC2및 IC5의 증가분은 제2 출력 단자(17)에 공급된다.
그 결과, 트랜지스터들(1, 2, 및 5)의 콜렉터 전류들 IC1, IC2및 IC5의 증가분들은 서로 부분적으로 상쇄될 것이다. 따라서, 제1 및 제2 출력 단자들(16 및 17) 간의 최종 전류차(즉, 출력 오프셋 전류 ΔI1)는 제1 정전류 싱크의 제1 정전류 Ic1의 증가분보다 작을 것이다.
이는 제1 및 제2 정전류 싱크들(11 및 12)의 전류 편차로 인한 dc 오프셋이 단순한 구성에 의해 억제된다는 것을 의미한다. 환언하면, dc 오프셋 전류의 제거가 효과적으로 수행된다.
발명자는 본 발명의 장점을 확인하기 위한 몇가지 테스트를 다음 방식으로 행하였다.
저항기들(9 및 10)은 동일한 저항을 갖고 저항기들(9 및 10)에 의해 발생된 전압 강하(VB1- VB2) 및 (VB4- VB3)는 50mV로 설정되었다. 정전류 싱크들(11 및 12)의 정전류들 I1및 I2는 I1= 9 ㎂ 및 I2= 10 ㎂로 설정되었다. 이 경우, 콜렉터 전류 IC1, IC2, IC3, IC4, IC5및 IC6은 IC1= IC5= 3.926 ㎂, IC2= 1.147 ㎂, IC3= 1.275 ㎂이고, IC4= IC6= 4.3625 ㎂로 표현되었다. 그 결과, 출력 오프셋 전류 ΔI1은 ΔI1= 0.28 ㎂로서 얻어졌다.
한편, 상술된 도 1의 종래의 전류 저지 회로(S300)에서는, 콜렉터 전류들 IC1, IC2, IC3, 및 IC4는 위와 동일한 조건 하에서 IC1= 7.852 ㎂, IC2= 1.147 ㎂, IC3= 1.275 ㎂이고, IC4= 8.725 ㎂로 표현되었다. 그 결과, 출력 오프셋 전류 ΔI2는 ΔI2= 0.745 ㎂로 얻어졌다.
따라서, 도 2의 제1 실시예에 따른 dc-오프셋 캔슬 회로(S3)의 출력 오프셋 전류 ΔI1은, (0.28/0.745)≒0.38이기 때문에, 도 1의 종래의 전류 저지 회로(S300)의 출력 오프셋 전류 ΔI2보다 거의 0.38배 감소된다.
<제2 실시예>
도 3은 본 발명의 제2 실시예에 따른 단일-단 차동 증폭기 회로를 도시한다.
차동 증폭기 회로(S5)는 도 2의 제1 실시예에 따른 차동 증폭기 서브회로(S4) 및 dc-오프셋 캔슬 서브회로(S3)를 포함한다. 따라서, dc 서브 오프셋 캔슬 서브회로(S3)에 대한 설명은 번잡함을 피하기 위해 여기서는 생략한다.
차동 증폭기 회로(S4)는 에미터들이 서로 결합된 npn형 바이폴라 트랜지스터들(23 및 24)의 차동 쌍을 포함한다. 트랜지스터들(23 및 24)의 결합된 에미터들은 정전류 싱크(22)의 한 단에 접속된다. 정전류 싱크(22)의 나머지 다른 한 단은 접지에 접속된다. 트랜지스터들(23 및 24)은 정전류 싱크(22)에 의해서 구동된다.
트랜지스터들(23 및 24)의 베이스들은 제1 및 제2 입력 단자들(20 및 21)에 각각 접속된다.
트랜지스터들(23 및 24)의 콜렉터들은 제1 및 제2 부하 저항기들(25 및 26)의 단들에 각각 접속된다. 저항기들(25 및 26)의 나머지 다른 단들에는 전원 전압 Vcc가 인가된다. 트랜지스터들(23 및 24)의 콜렉터들은 dc-오프셋 캔슬 서브회로(S3)의 제1 및 제2 입력 단자들(14 및 15)에도 접속된다.
제1 및 제2 입력 단자들(20 및 21)은 제2 실시예에 따른 단일-단 차동 증폭기 회로(S5)의 입력 단자들로서 역할을 하고, 제1 및 제2 입력 단자들(16 및 17)은 출력 단자들로서 역할을 한다.
초기 차동 입력 전압은 제1 및 제2 입력 단자들(20 및 21) 양단에 인가된다. 차동 증폭기 서브회로(S4)의 제1 및 제2 차동 출력 전압들은 트랜지스터들(23 및 24)의 콜렉터들에서 각각 발생된다. 제1 및 제2 차동 출력 전압들은 dc-오프셋 캔슬 서브회로(S3)의 입력 단자들(14 및 15)에 인가된다.
단자들(14 및 15)에서 발생된 dc 오프셋은 dc-오프셋 캔슬 서브회로(S3)에 의해서 효과적으로 제거된다.
dc-오프셋 캔슬 서브회로(S3)가 0 ㏈의 이득(즉, 1 이득)을 가지면, 이 서브회로(S3)는 dc 저지 회로로서 역할을 한다. 이 경우, 도 3의 제2 실시예에 따른 차동 증폭기 회로(S5)의 전체 이득이 차동 증폭기 서브회로(S4)의 이득과 같기 때문에, 초기 입력 전압의 ac 신호만이 다음 단에 위치한 다음 회로(도시되지 않음)에 선택적으로 전송된다는 장점이 있다.
<제3 실시예>
도 4는 도 2의 제2 실시예에 따른 4 개의 단일-단 차동 증폭기 회로들(S5)이 종접속되는, 본 발명의 제3 실시예에 따른 4 단 차동 증폭기 회로를 도시한다. 환언하면, 증폭기 회로(S5)는 기본 셀(basic cell)로서 사용된다.
제3 실시예에 따른 회로는 베이스밴드 주파수 영역(통상적으로, 1 ㎑ 내지 10 ㎑)의 신호가 증폭되는, 페이저의 다이렉트 변환 수신기용 리미팅 증폭기로서 역할을 한다.
각 기본 셀(S5)에서, dc-오프셋 캔슬 서브회로(S3)는 0 ㏈의 이득(즉, 유니티 이득)을 갖고 dc 저지 회로로서 역할을 한다. 차동 증폭기 회로(S5)는 G1㏈의 이득을 갖는데, 여기서 G1은 1보다 크다. 따라서, 기본 셀(S5)의 이득은 G1과 같다. 기본 셀들(S5)은 4 개의 단들에서 종접속되기 때문에, 도 4의 리미팅 증폭기 회로의 전체 이득은 4G1㏈과 같다.
도 4의 리미팅 증폭기 회로는, 전체 이득이 각 베이직 셀의 차동 증폭기 서브회로(S4)에 의해서만 결정되기 때문에, 이득 설정 및 이득 조정이 쉽게 수행된다는 장점이 있다.
참조 번호 S6은 전파 정류 회로를 나타낸다. 전파 정류 회로(S6)는 제1 내지 제4 단들 각각에 제공된다.
전파 정류 회로들(S6) 각각은 3 개의 npn 바이폴라 트랜지스터들(30, 31 및 32), 2 개의 정전류 싱크들(33 및 34), 및 저항기(35)를 갖는다. 제1 및 제2 출력 단자들(14 및 15)에서 발생된 차동 출력 신호 전압들은 트랜지스터들(30 및 31)의 베이스들에 각각 입력된다. 정류된 신호 전류들이 트랜지스터들(30 및 31)의 콜렉터들로부터 각각 출력된다.
4 개의 차동 증폭기 회로들(S4)로부터 출력된 정류된 신호 전류들은 출력 회로(S7)의 pnp형 바이폴라 트랜지스터들(36 및 37)에 의해 형성된 전류 미러 회로에 의해 부가되어, 출력 신호 전류가 생긴다. 그 후 출력 신호 전류는 저항기(38) 및 콘덴서(39)에 의해 형성된 적분기 회로에 의해 적분되고, 리미팅 증폭기의 출력 단자(40)에 dc 출력 전압을 발생시킨다. 이렇게 발생된 dc 출력 전압은 페이저의 안테나에 의해 수신된 신호에서 전계 강도를 검출하는 데 사용된다. dc 출력 전압 및 입력 신호 레벨에 대한 특성이 얻어진다.
전계 강도의 검출 범위를 증가시키기 위해 전파 정류 회로들(S6)이 각 차동 증폭기 회로들(S5)에 제공된다.
전원 전압 Vcc는 전형적으로 1V와 같이 낮게 설정되는데, 이 전원 전압은 배터리에 의해서 쉽게 제공된다. 이 경우, 도 4의 제3 실시예에 따른 리미팅 증폭기 회로는 저전압 동작에 적합한 특성을 갖는다.
특히, 도 2의 제1 실시예에 따른 dc-오프셋 캔슬 서브회로(S3)는 다음의 수학식 14에 의해 주어진 트랜스컨덕턴스(transconductance) gm1을 갖는다.
Figure kpo00011
여기서, I0은 제1 및 제2 정전류 싱크들(11 및 12)의 전류값(즉, I0= I1= I2)이고, VT는 KT/q로서 정의되는 열전압이다.
수학식 14의 트랜스컨덕턴스 gm1은 도 3의 차동 증폭기 회로(S4)의 트랜스컨덕턴스의 (1/3)과 같다.
부하 저항기들(7 및 8)이 30 ㏀의 동일한 저항 RL을 갖는 경우, 정전류들 I1및 I2는 I1= I2= 5 ㎂로 설정되고, 전원 전압 Vcc는 Vcc = 1 V로 설정되며, 전압 이득 GV는 다음과 같이 표현된다.
Figure kpo00012
부하 저항기들(7 및 8)의 저항 RL이 30 ㏀으로 설정되면, 이는 전압 이득 GV가 1(즉, 0 ㏈)로 설정될 수 있다는 것을 의미한다.
한편, 도 1의 종래의 dc 저지 증폭기 회로(S300)는 다음의 수학식 15에 의해서 주어진 트랜스컨덕턴스 gm2를 갖는다.
Figure kpo00013
수학식 15의 트랜스컨덕턴스 gm2는 도 3의 차동 증폭기 회로(S4)의 트랜스컨덕턴스의 (1/2)과 같은데, 이는 도 2의 제1 실시예에 따른 dc-오프셋 캔슬 회로(S3)보다 더 크다.
따라서, 도 1의 종래의 회로(S300)에서 이득 GV를 1(즉, 0 ㏈)로서 설정하기 위해, 부하 저항 RL은 더 낮아질 필요가 있다. 낮아진 저항 RL은, 출력 단자들(116 및 117)에서의 출력 전압들이 (IC113× RL) 및 (IC124× RL)에 의해 주어지기 때문에, 제1 및 제2 출력 단자들의 dc 전압 레벨들(즉, dc 바이어스 전압)을 상승시킨다. 이는 이 회로(S300)의 얻을 수 있는 동적 범위가 좁아진다는 단점을 초래한다.
상술한 바와 같이, 도 4의 제3 실시예에 따른 리미팅 증폭기 회로는 도 1의 종래의 회로(S300)보다 1V와 같이 낮은 저전압 동작에 더 적합하다.
도 2의 상기된 제1 실시예에서는, 제1 및 제2 불평형형 차동 쌍들은 트랜지스터들(2 및 5)의 베이스들과 트랜지스터들(3 및 6)의 베이스들 사이에 저항기(9 및 10)를 부가함으로써 각각 형성된다. 그러나, 제1 및 제2 불평형형 차동 쌍들은 저항기(9 및 10)를 이용하지 않고 트랜지스터들의 에미터 영역들을 서로 다르게 함으로써 형성될 수도 있다.
따라서, 본 발명에 따르면 dc 오프셋을 보다 효율적으로 제거하고 정전류 소스/싱크들의 전류차로 인한 dc 오프셋을 단순한 구성으로 억제하며, 종접속 차동 증폭기 서브회로들을 포함하는 리미팅 증폭기 회로에 적합한 dc-오프셋 캔슬 회로가 제공된다. 또한, 본 발명에 따르면 종접속된 서브회로들을 포함하는 리미팅 증폭기 회로로서 양호하게 사용되는 차동 증폭기 회로가 제공된다.
본 발명의 양호한 형태들이 설명되었지만, 당 기술에 통상의 지식을 가진 자라면 본 발명의 사상에서 벗어나지 않는 변형들을 명백히 알 수 있을 것이다. 따라서, 본 발명의 범주는 다음의 특허 청구 범위에 의해서만 결정된다.

Claims (5)

  1. dc-오프셋 캔슬 회로(dc-offset canceler circuit)에 있어서,
    (a) 에미터들이 서로 결합된 제1 및 제2 바이폴라 트랜지스터들의 제1 차동 쌍;
    (b) 상기 제1 차동 쌍에 제1 정전류를 공급하거나 상기 제1 차동 쌍으로부터 제1 정전류를 싱크(sink)하는 제1 정전류 소스/싱크;
    (c) 에미터들이 서로 결합된 제3 및 제4 바이폴라 트랜지스터들의 제2 차동 쌍;
    (d) 상기 제2 차동 쌍에 제2 정전류를 공급하거나 상기 제2 차동 쌍으로부터 제2 정전류를 싱크하는 제2 정전류 소스/싱크
    (e) 상기 제1 및 제2 트랜지스터들의 상기 에미터들에 접속된 에미터를 갖는 제5 바이폴라 트랜지스터;
    (f) 상기 제3 및 제4 트랜지스터들의 상기 에미터들에 접속된 에미터를 갖는 제6 바이폴라 트랜지스터; 및
    (g) 상기 제1 및 제2 차동 쌍들을 함께 ac-결합하기 위한 ac-결합 소자
    를 포함하며,
    상기 제1 및 제5 트랜지스터들의 베이스들은 제1 입력 단자에 접속되고, 상기 제2 트랜지스터의 베이스는 상기 결합 소자의 제1 단에 접속되고;
    상기 제4 및 제6 트랜지스터들의 베이스들은 제2 입력 단자에 접속되고, 상기 제3 트랜지스터의 베이스는 상기 결합 소자의 제2 단에 접속되고;
    상기 제1, 제3, 및 제6 트랜지스터들의 콜렉터들은 제1 출력 단자에 접속되고, 상기 제2, 제4 및 제5 트랜지스터들의 콜렉터들은 제2 출력 단자에 접속되고;
    상기 제1 및 제2 입력 단자들에서 발생된 dc 오프셋은 상기 제1 및 제2 출력 단자들에서 제거되는 것을 특징으로 하는 dc-오프셋 캔슬 회로.
  2. 제1항에 있어서, 제1 및 제2 에미터 저항기들을 더 포함하며,
    상기 제1 에미터 저항기의 한 단은 상기 제1 및 제5 트랜지스터들의 상기 베이스들에 접속되고 나머지 다른 한 단은 상기 제2 트랜지스터의 상기 베이스에 접속되고;
    상기 제2 에미터 저항기의 한 단은 상기 제4 및 제6 트랜지스터들의 상기 베이스들에 접속되고 나머지 다른 한 단은 상기 제3 트랜지스터의 상기 베이스에 접속되는 것을 특징으로 하는 dc-오프셋 캔슬 회로.
  3. 제1항에 있어서, 상기 dc-오프셋 캔슬 회로의 이득은 0 dB로 설계된 것을 특징으로 하는 dc-오프셋 회로.
  4. 차동 증폭기 회로에 있어서,
    (a) 차동 입력 신호를 증폭하여 제1 및 제2 출력들을 차동적으로 발생시키기 위한 차동 증폭기 서브회로; 및
    (b) 상기 차동 증폭기 서브회로의 상기 제1 및 제2 출력들에서 발생된 dc 오프셋을 제거하기 위한 dc-오프셋 캔슬 서브회로
    를 포함하되, 상기 dc- 오프셋 캔슬 서브회로는,
    (c-1) 에미터들이 함께 결합된 제1 및 제2 바이폴라 트랜지스터들의 제1 불평형형 차동 쌍;
    (c-2) 상기 제1 차동 쌍에 제1 정전류를 공급하거나 상기 제1 차동 쌍으로부터 제1 정전류를 싱크하는 제1 정전류 소스/싱크;
    (c-3) 에미터들이 함께 결합된 제3 및 제4 바이폴라 트랜지스터들의 제2 불평형형 차동 쌍;
    (c-4) 상기 제2 차동 쌍에 제2 정전류를 공급하거나 상기 제2 차동 쌍으로부터 제2 정전류를 싱크하는 제2 정전류 소스/싱크
    (c-5) 상기 제1 및 제2 트랜지스터들의 상기 에미터들에 접속된 에미터를 갖는 제5 바이폴라 트랜지스터;
    (c-6) 상기 제3 및 제4 트랜지스터들의 상기 에미터들에 접속된 에미터를 갖는 제6 바이폴라 트랜지스터; 및
    (c-7) 상기 제1 및 제2 차동 쌍들을 함께 ac-결합하기 위한 ac- 결합 소자를 포함하며;
    (c-8) 상기 제1 및 제5 트랜지스터들의 베이스들은 제1 입력 단자에 접속되고, 상기 제2 트랜지스터의 베이스는 상기 결합 소자의 제1 단에 접속되고;
    (c-9) 상기 제4 및 제6 트랜지스터들의 베이스들은 제2 입력 단자에 접속되고, 상기 제3 트랜지스터의 베이스는 상기 결합 소자의 제2 단에 접속되고;
    (c-10) 상기 제1, 제3, 및 제6 트랜지스터들의 콜렉터들은 제1 출력 단자에 접속되고, 상기 제2, 제4 및 제5 트랜지스터의 콜렉터들은 제2 출력 단자에 접속되고;
    (c-11) 상기 제1 및 제2 입력 단자들에서 발생되는 dc 오프셋은 상기 제1 및 제2 출력 단자들에서 제거되는
    것을 특징으로 하는 dc-오프셋 캔슬 회로.
  5. 제4항에 있어서, 상기 dc-오프셋 캔슬 서브회로는 0 dB의 이득을 갖는 것을 특징으로 하는 dc-오프셋 캔슬 회로.
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