JP2004179747A - クランプ回路 - Google Patents

Abstract

【課題】低消費電力モードにおける消費電流を低減すること。
【解決手段】通常モードでは、切替回路１８においてアナログスイッチ１９がオン、２０がオフとなり、コンパレータ１６、２１の出力信号がトランジスタＱ１、Ｑ２のゲートに与えられる。スタンバイモードでは、アナログスイッチ１９がオフ、２０がオンとなり、端子６、７がアナログ信号入力端子またはディジタル信号入力端子として機能設定されている場合には、トランジスタＱ１、Ｑ２のゲートに電圧ＶＤＤ−ＶＴ、ＶＴが与えられ、端子６、７がディジタル信号出力端子として機能設定されている場合には、トランジスタＱ１、Ｑ２のゲートに電圧ＶＤＤ、０Ｖが与えられる。
【選択図】 図１

Description

【０００１】
【発明の属する技術分野】
本発明は、通常モードでの動作と低消費電力モードでの動作とが可能な半導体集積回路装置の信号端子の電圧を所定のクランプ電圧以下に制限するクランプ回路に関する。
【０００２】
【発明が解決しようとする課題】
近年、半導体集積回路装置（ＩＣ）について、その動作速度をより速めるとともにチップ面積をより縮小化することを目的として製造工程の微細化が進んでいる。しかし、この微細化に伴って、例えばＭＯＳデバイスの場合ゲート酸化膜の膜厚が薄くなるため、素子耐圧が低下して十分な素子寿命を確保することができなくなる。このため、外部信号入出力端子と内部回路との間に設けられたバッファ回路またはインターフェース回路に用いられる素子の耐圧を高めたり、これらの回路にクランプ回路を付加することが行われている。この場合、素子の高耐圧化はこれまで用いてきた製造プロセスの変更を伴うため、各入出力端子に対応させてクランプ回路を付加することで外部からの過大な電圧に対し保護することが好ましい。
【０００３】
ところで、ＩＣの中にあってもマイクロプロセッサなどは、内部機能を最大限使用可能な通常モードに加え、消費電力を低減するために各部の機能を極力停止させる低消費電力モードを備えている。マイクロプロセッサが低消費電力モード例えばスタンバイモードに移行すると、クロック、ＣＰＵ、Ａ／Ｄコンバータなどが停止する他、Ｉ／Ｏポートは通常モード時の出力状態を保持し或いはハイインピーダンス状態となる。
【０００４】
しかしながら、スタンバイモードにおいても各端子に外部から過大な電圧が印加される虞があるため、クランプ回路は動作させておく必要がある。クランプ回路は各入出力端子ごとに設けられているが、従来のクランプ回路はコンパレータなどを用いているため消費電流が大きく、低消費電力モードを備えたＩＣでは採用し辛かった。
【０００５】
本発明は上記事情に鑑みてなされたもので、その目的は、半導体集積回路装置の低消費電力モードにおいて消費電流を低減できるクランプ回路を提供することにある。
【０００６】
【課題を解決するための手段】
請求項１に記載した手段によれば、半導体集積回路装置の各信号端子と内部の電圧出力回路との間にそれぞれトランジスタが接続され、各トランジスタは、半導体集積回路装置が通常モードにある場合にあっては各信号端子に対応して設けられた比較回路が出力するオン指令信号によりオンオフ動作し、半導体集積回路装置が低消費電力モードにある場合にあっては基準電圧生成回路が出力する一定の基準電圧によりオンオフ動作する。
【０００７】
すなわち、通常モードの場合には比較回路が動作状態となり、その比較回路は信号端子電圧が第１のクランプ電圧よりも高い時にオン指令信号を出力し、上記トランジスタをオンして端子電圧を第１のクランプ電圧に引き戻す。一方、低消費電力モードの場合には比較回路は動作を停止し、信号端子電圧が第２のクランプ電圧よりも高い時に上記トランジスタがオンして端子電圧を第２のクランプ電圧に引き戻す。
【０００８】
このような手段によれば、通常モードの場合に、信号端子電圧を第１のクランプ電圧に高精度にクランプすることができる。また、低消費電力モードの場合に、信号端子電圧を第２のクランプ電圧にクランプすることができるとともに、比較回路の動作が停止してクランプ回路の消費電流を低減することができる。
【０００９】
さらに、低消費電力モードの場合には、オペアンプや高精度の基準電圧発生回路などが停止するので使用できる基準電圧が限られる一方で、信号入出力機能も停止する。このため、第２のクランプ電圧は、第１のクランプ電圧ほどの高精度は必要とされず、電源電圧やトランジスタのオン制御電圧（つまりゲート・ソース間電圧またはベース・エミッタ間電圧）などを利用して生成可能な電圧とすることができる。
【００１０】
請求項２に記載した手段によれば、通常モードの場合、信号端子を通して当該半導体集積回路装置の電源電圧に等しい電圧が入力された時には上記トランジスタがオンしないため、クランプ電圧の影響を受けることなく電源電圧までの電圧を入出力することができる。また、第１のクランプ電圧は、半導体集積回路装置の素子耐圧に応じて電源電圧に極力近く設定されているので、各素子を過電圧から保護できる。
【００１１】
一方、低消費電力モードの場合、信号端子がディジタル信号出力端子として機能している場合においては、第２のクランプ電圧は電源電圧よりも高く設定されているので、自ら出力した電圧により上記トランジスタがオンして内部リークが生じることを防止できる。これに対し、信号端子がディジタル信号入力端子またはアナログ信号入力端子として機能している場合においては、内部リークは発生し得ず、第２のクランプ電圧は電源電圧に等しく設定されているので、外部から上記トランジスタに印加される電圧を極力下げて各素子を過電圧から保護することができる。
【００１２】
請求項３に記載した手段によれば、信号端子と電源線との間に、ゲートとドレインが接続されたＦＥＴまたはダイオード接続されたバイポーラトランジスタが接続されているので、信号端子と電圧出力回路との間に接続されたトランジスタに印加される電圧を制限することができる。
【００１３】
【発明の実施の形態】
以下、本発明の一実施形態について図面を参照しながら説明する。
図１は、半導体集積回路装置（ＩＣ）の内部に形成されたクランプ回路の電気的構成を示している。このＩＣ１は、車両のＥＣＵ（Ｅｌｅｃｔｒｏｎｉｃ Ｃｏｎｔｒｏｌ Ｕｎｉｔ） 内の制御基板に搭載されている。この制御基板には電源ＩＣ（図示せず）も搭載されており、ＩＣ１はこの電源ＩＣから電源端子２、３を介して電源電圧ＶＤＤの供給を受けて動作するようになっている。この電源電圧ＶＤＤは、例えば５Ｖ±５％の電圧精度を有している。各電源端子２、３は、ＩＣ１の内部においてそれぞれ高電位側の電源線４、低電位側の電源線５（ＧＮＤ）に接続されている。
【００１４】
ＩＣ１は、ＣＭＯＳプロセスにより製造されており、図示しないＣＰＵ、メモリ、Ａ／Ｄコンバータ、入出力ポートをはじめ各種のアナログ回路およびディジタル回路を備えている。ＩＣ１内のＭＯＳトランジスタは低耐圧デバイス工程により製造されているので、ゲート・ソース間およびドレイン・ソース間の耐圧は高電位側が５Ｖ＋１０％（＝５．５Ｖ）、低電位側が−１０％（＝−０．５Ｖ）となっている。
【００１５】
ＩＣ１の端子６、７は、汎用入出力ポートに対するディジタル信号の入出力端子とＡ／Ｄコンバータに対するアナログ信号の入力端子とを兼ねた信号端子である。ディジタル信号入力端子、ディジタル信号出力端子、アナログ信号入力端子の何れとして用いるかは、プログラムによって設定できるようになっている。上記制御基板上においてＩＣ１の端子６、７には、電流制限用の抵抗Ｒ１、Ｒ２が接続されている。なお、図１には２つの端子６、７のみを示しているが、実際のＩＣでは汎用入出力ポートの数やＡ／Ｄコンバータのチャンネル数に応じてさらに多くの端子が設けられている。
【００１６】
ＩＣ１は、車載用であるため消費電流の低減化要求が厳しく、全ての内部機能を使用可能な通常モードに加え、各部の機能を極力停止させるスタンバイモード（低消費電力モード）を備えている。通常モードの場合、図１に示す電圧Ｅは電源電圧ＶＤＤ、電圧ＥＮは０Ｖとされ、スタンバイモードの場合、電圧Ｅは電源電圧０Ｖ、電圧ＥＮはＶＤＤとされる。
【００１７】
クランプ回路は、端子６、７に対し共通に用いられる電圧出力回路８を備えている。電圧出力回路８の出力線９と端子６との間には、Ｐチャネル型トランジスタＱ１とＮチャネル型トランジスタＱ２とが並列に接続されており、端子６と電源線４との間、端子６と電源線５との間には、それぞれゲートとドレインとが接続されたＰチャネル型トランジスタＱ３、Ｎチャネル型トランジスタＱ４が接続されている。端子７についても同様に、出力線９と端子７との間にＰチャネル型トランジスタＱ５とＮチャネル型トランジスタＱ６とが並列に接続されており、端子７と電源線４との間、端子７と電源線５との間には、それぞれゲートとドレインとが接続されたＰチャネル型トランジスタＱ７、Ｎチャネル型トランジスタＱ８が接続されている。
【００１８】
トランジスタＱ１、Ｑ２の各ゲートには、それぞれ制御回路１０、１１からゲート電圧が与えられるようになっており、トランジスタＱ５、Ｑ６の各ゲートにも端子７に関して制御回路１０、１１と同様の回路（図１には示さず）によってゲート電圧が与えられるようになっている。
【００１９】
上記電圧出力回路８は、３つの電圧出力回路１２、１３、１４から構成されている。電圧出力回路１２は、ボルテージフォロアの接続形態を持つオペアンプ１５と、このオペアンプ１５の出力端子と出力線９との間に接続されたＰチャネル型トランジスタＱ９とから構成されている。オペアンプ１５は、電圧Ｅを電源電圧として動作し、その非反転入力端子は電源線４に接続されている。トランジスタＱ９のゲートには電圧ＥＮが与えられている。
【００２０】
電圧出力回路１３は、ゲートとドレインとが接続されソースが電源線５に接続されたＮチャネル型トランジスタＱ１０と、このトランジスタＱ１０と出力線９との間に接続されたＰチャネル型トランジスタＱ１１とから構成されている。トランジスタＱ１１のゲートには電圧Ｅが与えられている。
【００２１】
電圧出力回路１４は、ゲートとドレインとが接続されたＰチャネル型トランジスタＱ１２と、このトランジスタＱ１２と出力線９との間に接続されたＮチャネル型トランジスタＱ１３とから構成されている。トランジスタＱ１２のソースには図示しないＮチャネル型トランジスタのゲート電位である電圧ＶＴが与えられ、トランジスタＱ１３のゲートには電圧ＥＮが与えられている。
【００２２】
上記制御回路１０は、電圧Ｅを電源電圧として動作するコンパレータ１６（比較回路に相当）と、基準電圧生成回路１７と、切替回路１８とから構成されている。コンパレータ１６の非反転入力端子、反転入力端子は、それぞれ電源線４、端子６に接続されている。コンパレータ１６は、オフセット電圧Ｖｏｆｆｓｅｔを有しており、反転入力端子の電圧が非反転入力端子の電圧よりもオフセット電圧Ｖｏｆｆｓｅｔ以上高くなると出力電圧が５Ｖ（Ｈレベル）から０Ｖ（Ｌレベル）に反転するように構成されている。
【００２３】
基準電圧生成回路１７は、ソースが共通に接続されたＰチャネル型トランジスタＱ１４、Ｑ１５から構成されている。トランジスタＱ１４のドレインは電源線４に接続されており、トランジスタＱ１５のドレインには図示しないＰチャネル型トランジスタのゲート電位である電圧ＶＤＤ−ＶＴが与えられている。トランジスタＱ１４、Ｑ１５の各ゲートには、それぞれ後述する信号Ａ、ＡＮ（図２参照）が与えられている。
【００２４】
切替回路１８は、トランジスタＱ１６、Ｑ１７からなるアナログスイッチ１９と、トランジスタＱ１８、Ｑ１９からなるアナログスイッチ２０とから構成されている。アナログスイッチ１９、２０の各入力端子は、それぞれコンパレータ１６の出力端子、基準電圧生成回路１７の出力端子（トランジスタＱ１４、Ｑ１５のソース）に接続されており、各出力端子は共通に接続されてトランジスタＱ１のゲートに接続されている。トランジスタＱ１６とＱ１９のゲート、トランジスタＱ１７とＱ１８のゲートには、それぞれ後述する信号ＢＮ、Ｂ（図２参照）が与えられている。
【００２５】
制御回路１１も、制御回路１０とほぼ同様に、電圧Ｅを電源電圧として動作するコンパレータ２１（比較回路に相当）と、基準電圧生成回路２２と、切替回路１８とから構成されている。ここで、コンパレータ２１の非反転入力端子、反転入力端子は、それぞれ電源線５、端子６に接続されている。このコンパレータ２１は、オフセット電圧Ｖｏｆｆｓｅｔを有しており、反転入力端子の電圧が非反転入力端子の電圧よりもオフセット電圧Ｖｏｆｆｓｅｔ以上低くなると出力電圧が０Ｖ（Ｌレベル）から５Ｖ（Ｈレベル）に反転するように構成されている。
【００２６】
また、基準電圧生成回路２２を構成するＮチャネル型トランジスタＱ２０のドレインは電源線５に接続されており、Ｎチャネル型トランジスタＱ２１のドレインには図示しないＮチャネル型トランジスタのゲート電位である電圧ＶＴが与えられている。トランジスタＱ２０、Ｑ２１の各ゲートには、それぞれ信号ＡＮ、Ａが与えられている。
【００２７】
図２は、上述した信号Ａ、ＡＮ、Ｂ、ＢＮを生成する信号生成回路の構成を示している。ＮＯＲ回路２３にはポートコントロールレジスタからの信号ＰＣＲと信号ＯＥ（アウトプットイネーブル）とが入力されており、当該ＮＯＲ回路２３の出力信号が信号ＡＮとなり、インバータ２４を通した後の信号が信号Ａとなっている。ＮＡＮＤ回路２５には信号ＣＬＰＥ（クランプイネーブル）と信号ＳＴＢＹ（スタンドバイ）とが入力されており、当該ＮＡＮＤ回路２５の出力信号が信号ＢＮとなり、インバータ２６を通した後の信号が信号Ｂとなっている。
【００２８】
次に、クランプ回路の動作について図３も参照しながら説明する。
図３（ａ）は、図２に示す信号生成回路における信号ＰＣＲと信号ＯＥに対する信号Ａ、ＡＮの論理を示しており、図３（ｂ）は、信号ＳＴＢＹと信号ＣＬＰＥに対する信号Ｂ、ＢＮの論理を示している。
【００２９】
信号ＰＣＲは端子６、７の入出力機能を決定するもので、Ｌレベルに設定すると汎用入出力ポートの端子として機能し、Ｈレベルに設定するとＡ／Ｄコンバータへの入力端子として機能する。信号ＯＥは、端子６、７が汎用入力ポートと汎用出力ポートの何れとして機能するかを決定するもので、Ｌレベルに設定すると汎用出力ポートの端子として機能し、Ｈレベルに設定すると汎用入力ポートの端子として機能する。
【００３０】
信号ＳＴＢＹは、ＩＣ１の動作モードを決定するもので、Ｌレベルに設定するとスタンバイモードにより動作し、Ｈレベルに設定すると通常モードにより動作する。また、信号ＣＬＰＥは、コンパレータ１６、２１を用いたクランプ動作とコンパレータ１６、２１を用いないクランプ動作の何れを使用するかを決定するもので、Ｌレベルに設定するとコンパレータ１６、２１を用いないクランプ動作を行い、Ｈレベルに設定するとコンパレータ１６、２１を用いたクランプ動作を行う。これらの信号ＰＣＲ、ＯＥ、ＳＴＢＹ、ＣＬＰＥは、図示しないＣＰＵが実行するプログラムによって設定できるようになっている。
【００３１】
以下、この図３（ａ）、（ｂ）に示す動作表に従って、ＩＣ１の動作モードに分けてクランプ動作を説明する。なお、ここでは主として端子６に係るクランプ動作を説明するが、端子７についてのクランプ動作も同様となる。
【００３２】
（１）通常モードの場合
ＩＣ１が通常モードで動作している場合には、端子６は外部回路との間で信号の入出力を行っているので、クランプ電圧ＶＣＬＭＰＨ 、ＶＣＬＭＰＬ は、端子６の電圧Ｖｉｎ１ に影響を及ぼさない電圧であって且つＩＣ１内のトランジスタを確実に保護できる電圧でなければならない。
【００３３】
例えば、Ａ／Ｄコンバータは０ＶからＶＤＤ（５Ｖ）の電圧範囲内の電圧に対し所定の分解能によりＡ／Ｄ変換を実行するようになっているため、高電位側のクランプ電圧ＶＣＬＭＰＨ （第１のクランプ電圧に相当）は、端子６の電圧Ｖｉｎ１ が５Ｖに等しい時にトランジスタＱ１がオンしない電圧であって且つ可能な限りに近い５Ｖに近い電圧に設定する必要がある。また、低電位側のクランプ電圧ＶＣＬＭＰＬ は、端子６の電圧Ｖｉｎ１ が０Ｖに等しい時にトランジスタＱ２がオンしない電圧であって且つ可能な限りに近い０Ｖに近い電圧に設定する必要がある。
【００３４】
ＩＣ１が通常モードにある場合、電圧ＥがＶＤＤ、電圧ＥＮが０Ｖとなり、ＣＰＵは信号ＳＴＢＹをＨレベルにする。これにより、コンパレータ１６、２１および電圧出力回路１２のオペアンプ１５が動作状態となり、電圧出力回路１２のトランジスタＱ９がオン、電圧出力回路１３のトランジスタＱ１１と電圧出力回路１４のトランジスタＱ１３がオフとなる。信号ＣＬＰＥがＨレベルの場合、切替回路１８においてアナログスイッチ１９がオン、アナログスイッチ２０がオフとなり、コンパレータ１６、２１の出力信号がトランジスタＱ１、Ｑ２のゲートに与えられる。
【００３５】
上述したようにコンパレータ１６、２１はオフセット電圧Ｖｏｆｆｓｅｔ（例えば０．１Ｖ）を有しており、端子６の電圧Ｖｉｎ１ がクランプ電圧ＶＣＬＭＰＨ ＝ＶＤＤ＋Ｖｏｆｆｓｅｔ＝５．１Ｖ以上になるとコンパレータ１６の出力信号がＬレベルになり、トランジスタＱ１がオンする。この時、トランジスタＱ２はオフ状態を保持している。
【００３６】
トランジスタＱ１がオンすることにより、外部回路から抵抗Ｒ１、端子６、トランジスタＱ１、トランジスタＱ９を介してオペアンプ１５に電流が流れ込む。トランジスタＱ１のオン抵抗は抵抗Ｒ１よりも十分に低いので、この電流によって抵抗Ｒ１に電圧降下が生じ、端子電圧Ｖｉｎ１ はオペアンプ１５の出力電圧ＶＤＤに向かって低下する。そして、端子電圧Ｖｉｎ１ がクランプ電圧ＶＣＬＭＰＨ 未満になると再びトランジスタＱ１がオフとなる。これにより、端子電圧Ｖｉｎ１ はクランプ電圧ＶＣＬＭＰＨ 以下に制限される。
【００３７】
一方、端子６の電圧Ｖｉｎ１ がクランプ電圧ＶＣＬＭＰＬ ＝−Ｖｏｆｆｓｅｔ＝−０．１Ｖ以下になるとコンパレータ２１の出力信号がＨレベルになり、トランジスタＱ２がオンする。この時、トランジスタＱ１はオフ状態を保持している。トランジスタＱ２がオンすることにより、オペアンプ１５からトランジスタＱ９、トランジスタＱ２、端子６、抵抗Ｒ１を介して外部回路に電流が流れる。トランジスタＱ２のオン抵抗も抵抗Ｒ１よりも十分に低いので、この電流によって抵抗Ｒ１に電圧降下が生じ、端子電圧Ｖｉｎ１ はオペアンプ１５の出力電圧ＶＤＤに向かって上昇する。そして、端子電圧Ｖｉｎ１ がクランプ電圧ＶＣＬＭＰＬ を超えると再びトランジスタＱ２がオフとなる。これにより、端子電圧Ｖｉｎ１ はクランプ電圧ＶＣＬＭＰＬ 以上に制限される。
【００３８】
通常モードでは、クランプ電圧ＶＣＬＭＰＨ 、ＶＣＬＭＰＬ は端子６、７の入出力機能設定状態によらず一定であり、端子６の電圧Ｖｉｎ１ 、端子７の電圧Ｖｉｎ２ は−０．１Ｖから５．１Ｖの電圧範囲に制限される。従って、上記低耐圧デバイス工程で製造される素子を確実に保護することができる。
【００３９】
（２）スタンバイモードの場合
ＩＣ１がスタンバイモードで動作している場合には、ＩＣ１の消費電流が厳しく制限されるので、端子６、７に対し設けられているコンパレータ１６、２１の動作を停止し、替わりに基準電圧生成回路１７、２２で生成される一定の電圧を用いてトランジスタＱ１、Ｑ２、Ｑ５、Ｑ６を制御する。
【００４０】
スタンバイモードでは、電圧Ｅが０Ｖ、電圧ＥＮがＶＤＤとなり、ＣＰＵは信号ＳＴＢＹをＬレベルにする。これにより、コンパレータ１６、２１および電圧出力回路１２のオペアンプ１５が動作停止状態となり、電圧出力回路１２のトランジスタＱ９がオフ、電圧出力回路１３のトランジスタＱ１１と電圧出力回路１４のトランジスタＱ１３とがオンとなる。切替回路１８においてアナログスイッチ１９がオフ、アナログスイッチ２０がオンとなり、基準電圧生成回路１７、２２の出力電圧がゲート電圧としてトランジスタＱ１、Ｑ２に与えられる。この場合には、以下に説明するように端子６（端子７についても同様）の入出力機能設定状態によりゲート電圧が異なる。
【００４１】
▲１▼端子６がアナログ信号入力端子またはディジタル信号入力端子として機能設定されている場合
基準電圧生成回路１７においてトランジスタＱ１４がオフ、トランジスタＱ１５がオンとなり、電圧ＶＤＤ−ＶＴ（基準電圧に相当）がトランジスタＱ１のゲートに与えられる。また、基準電圧生成回路２２においてトランジスタＱ２０がオフ、トランジスタＱ２１がオンとなり、電圧ＶＴがトランジスタＱ２のゲートに与えられる。
【００４２】
トランジスタＱ１がオンするゲート・ソース間電圧はＶＴに等しいため、端子６の電圧Ｖｉｎ１ がＶＤＤ（５Ｖ）以上になるとトランジスタＱ１がオンとなり、外部回路から抵抗Ｒ１、端子６、トランジスタＱ１、Ｑ１１、Ｑ１０を介して電源線５に電流が流れ込む。また、トランジスタＱ２がオンするゲート・ソース間電圧もＶＴに等しいため、端子６の電圧Ｖｉｎ１ が０Ｖ以下になるとトランジスタＱ２がオンとなり、電位ＶＴからトランジスタＱ１２、Ｑ１３、Ｑ２、端子６、抵抗Ｒ１を介して外部回路に電流が流れる。
【００４３】
入出力動作が停止しているスタンバイモードでは、５Ｖ付近または０Ｖ付近の電圧がクランプ動作による影響を受けても良いので、上述したように高電位側のクランプ電圧ＶＣＬＭＰＨ （第２のクランプ電圧に相当）をＶＤＤ（５Ｖ）、低電位側のクランプ電圧ＶＣＬＭＰＬ を０Ｖとすることができる。これにより、端子６の電圧Ｖｉｎ１ 、端子７の電圧Ｖｉｎ２ は０Ｖから５Ｖの電圧範囲に制限され、上記低耐圧デバイス工程で製造される素子を確実に保護することができる。
【００４４】
この場合、仮にトランジスタＱ１、Ｑ２に印加するゲート電圧をそれぞれＶＤＤ、０Ｖとすると、高電位側のクランプ電圧ＶＣＬＭＰＨ がＶＤＤ＋ＶＴ、低電位側のクランプ電圧ＶＣＬＭＰＬ が−ＶＴとなる。しかし、このゲート電圧の設定では、電圧ＶＴが０．５Ｖより高いと、上記低耐圧デバイス工程で製造される素子を保護することができなくなる。
【００４５】
また、スタンバイモードでは、オペアンプ等を極力停止させる必要があり任意の電圧を生成することが難しい。基準電圧生成回路１７、２２が出力する電圧ＶＤＤ−ＶＴ、ＶＴは、ＭＯＳトランジスタのゲート・ソース間電圧ＶＴを利用しているため消費電流を殆ど増やすことなく生成でき、且つ低耐圧デバイス工程で製造される素子を保護可能なクランプ電圧ＶＣＬＭＰＨ 、ＶＣＬＭＰＬ を設定できる点において好ましい電圧となっている。
【００４６】
▲２▼端子６がディジタル信号出力端子として機能設定されている場合
基準電圧生成回路１７においてトランジスタＱ１４がオン、トランジスタＱ１５がオフとなり、電圧ＶＤＤ（基準電圧に相当）がトランジスタＱ１のゲートに与えられる。また、基準電圧生成回路２２においてトランジスタＱ２０がオン、トランジスタＱ２１がオフとなり、電圧０ＶがトランジスタＱ２のゲートに与えられる。
【００４７】
トランジスタＱ１、Ｑ２がオンするゲート・ソース間電圧はＶＴに等しいため、端子６の電圧Ｖｉｎ１ がＶＤＤ＋ＶＴ以上になるとトランジスタＱ１がオンとなり、電圧Ｖｉｎ１ が−ＶＴ以下になるとトランジスタＱ２がオンとなる。トランジスタＱ１またはＱ２がオンした時の電圧制限動作は、上述した▲１▼の場合と同様である。
【００４８】
ここで、クランプ電圧ＶＣＬＭＰＨ （第２のクランプ電圧に相当）をＶＤＤ＋ＶＴ、クランプ電圧ＶＣＬＭＰＬ を−ＶＴとしたのは、上記▲１▼のようにクランプ電圧ＶＣＬＭＰＨ をＶＤＤ、クランプ電圧ＶＣＬＭＰＬ を０Ｖとすると、自ら出力する電圧ＶＤＤ、０ＶによってトランジスタＱ１、Ｑ２がオンする場合が生じ、ＩＣ１において内部リークが発生して消費電流が増大する可能性があるからである。その一方で、端子６の出力インピーダンスは低く、端子電圧Ｖｉｎ１ は自ら出力する電圧ＶＤＤ、０Ｖとなるため、外部回路からの過電圧が端子電圧Ｖｉｎ１ に現れにくく保護上の問題も生じにくい。
【００４９】
以上説明したように、ＩＣ１が通常モードの場合、コンパレータ１６、２１が動作状態となり、端子電圧Ｖｉｎ１ 、Ｖｉｎ２ を低電位側のクランプ電圧ＶＣＬＭＰＬ から高電位側のクランプ電圧ＶＣＬＭＰＨ までの電圧範囲に制限することができる。クランプ電圧ＶＣＬＭＰＬ 、ＶＣＬＭＰＨ は、コンパレータ１６、２１のオフセット電圧あるいは非反転入力端子に与える基準電圧を変えることにより、精度良く且つ任意の値に設定することができる。本実施形態では−０．１Ｖと５．１Ｖに設定したので、０Ｖから５Ｖの範囲内の入力電圧に影響を及ぼすことなく過電圧からトランジスタを保護することができる。
【００５０】
一方、スタンバイモードの場合には、端子６、７それぞれに設けられたコンパレータ１６、２１への電源供給を停止し、基準電圧生成回路１７、２２が生成する一定電圧を用いてクランプ電圧ＶＣＬＭＰＬ 、ＶＣＬＭＰＨ を設定するので、クランプ回路の消費電流を低減することができる。
【００５１】
スタンバイモードの場合には、オペアンプや高精度の基準電圧発生回路などが停止するので使用できる基準電圧が限られる一方で、ＩＣ１の信号入出力機能も停止する。このため、スタンバイモードにおけるクランプ電圧ＶＣＬＭＰＬ 、ＶＣＬＭＰＨ は通常モードにおけるクランプ電圧ＶＣＬＭＰＬ 、ＶＣＬＭＰＨ ほどの精度は必要とされず、電源電圧（０Ｖ、５Ｖ）やトランジスタのゲート・ソース間電圧ＶＴを利用して生成可能な電圧とすることができる。
【００５２】
スタンバイモードであって端子６、７がディジタル信号入力端子またはアナログ信号入力端子として機能している場合においては、クランプ電圧ＶＣＬＭＰＨ 、ＶＣＬＭＰＬ は５Ｖ、０Ｖに設定されているので、トランジスタを過電圧から確実に保護することができる。
【００５３】
また、スタンバイモードであって端子６、７がディジタル信号出力端子として機能している場合においては、クランプ電圧ＶＣＬＭＰＨ はＶＤＤよりも高く設定され、ＶＣＬＭＰＬ は０Ｖよりも低く設定されているので、自ら出力したＨレベル、Ｌレベルの電圧による内部リークの発生を防止できる。この場合、端子電圧Ｖｉｎ１ 、Ｖｉｎ２ は自ら出力する電圧ＶＤＤ、０Ｖに制限されるので、トランジスタを過電圧から保護することができる。
【００５４】
端子６、７と電源線４および５との間には、ゲート・ドレイン間が接続されたトランジスタＱ３、Ｑ４、Ｑ７、Ｑ８が接続されているので、トランジスタＱ１、Ｑ２、Ｑ５、Ｑ６に印加される電圧を制限することができる。
【００５５】
なお、本発明は上記し且つ図面に示す実施形態に限定されるものではなく、例えば以下のように変形または拡張が可能である。
ＩＣ１はバイポーラプロセスにより製造されていても良い。この場合には、上述した電圧ＶＴに替えてトランジスタのベース・エミッタ間電圧ＶＢＥを用いる。
低電位側の過電圧が印加される虞がない場合には、トランジスタＱ２、Ｑ４、Ｑ６、Ｑ８および制御回路１１を除いて構成しても良く、高電位側の過電圧が印加される虞がない場合には、トランジスタＱ１、Ｑ３、Ｑ５、Ｑ７および制御回路１０を除いて構成しても良い。
トランジスタＱ３、Ｑ４、Ｑ７、Ｑ８は必要に応じて設ければ良い。
抵抗Ｒ１、Ｒ２は必要に応じて設ければ良い。
コンパレータ１６、２１にオフセットを付加せず、これに替えて非反転入力端子にクランプ電圧ＶＣＬＭＰＨ 、ＶＣＬＭＰＬ を直接与える構成としても良い。
【図面の簡単な説明】
【図１】本発明の一実施形態を示すクランプ回路の電気的構成図
【図２】信号生成回路の電気的構成図
【図３】信号生成回路の論理を示す図
【符号の説明】
１はＩＣ（半導体集積回路装置）、６、７は端子（信号端子）、８は電圧出力回路、１６、２１はコンパレータ（比較回路）、１７、２２は基準電圧生成回路、１８は切替回路、Ｑ１、Ｑ２、Ｑ５、Ｑ６はトランジスタである。

Claims (3)

1. 通常モードでの動作と低消費電力モードでの動作とが可能な半導体集積回路装置の信号端子の電圧を所定のクランプ電圧以下に制限するクランプ回路において、
   クランプ電圧よりも低い電圧を出力する電圧出力回路と、
   前記信号端子と前記電圧出力回路との間に接続されたトランジスタと、
   前記通常モードにおいて動作し、前記信号端子電圧を第１のクランプ電圧と比較して、当該信号端子電圧が当該第１のクランプ電圧よりも高い時に、前記トランジスタをオンさせるオン指令信号を出力する比較回路と、
   第２のクランプ電圧よりも前記トランジスタのオン制御電圧だけ低い一定の基準電圧を出力する基準電圧生成回路と、
   前記トランジスタの制御端子に対し、前記通常モードにおいては前記オン指令信号を出力し、前記低消費電力モードにおいては前記基準電圧を出力する切替回路とを備えて構成されていることを特徴とするクランプ回路。
2. 前記信号端子は、ディジタル信号の入出力端子およびアナログ信号の入力端子として機能する端子であって、
   前記第１のクランプ電圧は、前記信号端子電圧が電源電圧に等しい時に前記トランジスタがオンしない電圧であって且つ前記半導体集積回路装置の素子耐圧に応じて前記電源電圧に近い電圧に設定されており、
   前記基準電圧生成回路は、前記信号端子がディジタル信号出力端子として機能している場合においては前記電源電圧に等しい基準電圧を出力し、前記信号端子がディジタル信号入力端子またはアナログ信号入力端子として機能している場合においては前記電源電圧よりも前記トランジスタのオン制御電圧だけ低い基準電圧を出力するように構成されていることを特徴とする請求項１記載のクランプ回路。
3. 前記信号端子と電源線との間に、ゲートとドレインが接続されたＦＥＴまたはダイオード接続されたバイポーラトランジスタが接続されていることを特徴とする請求項１または２記載のクランプ回路。

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