JP2009070211A - 電圧発生回路 - Google Patents

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Abstract

【課題】液晶表示ドライバにおける電圧発生回路において、電源電圧を含む電源電圧近傍の電圧を低インピーダンス、高速に出力すること実現する。
【解決手段】電圧発生回路を構成する電圧変換部10の電源電圧と出力部20の電源電圧を各々、別の電圧を与える。このとき、電圧変換部10の電圧は、電圧発生回路の電源に等しい。出力部20の電源電圧は出力トランジスタが飽和領域で安定動作する電圧を与える。電圧変換部10は電圧変換部10の電源範囲の電圧で液晶表示に好適な電圧を出力し、出力部20は電圧変換部10の出力電圧をインピーダンス変換する。
【選択図】図1

Description

本発明は、基準電位を入力して電圧変換する電圧変換部と、前記電圧変換部の出力電圧をインピーダンス変換して出力する出力部とを備えた電圧発生回路にかかわり、高速かつ低インピーダンスの駆動能力を発揮させる技術に関する。好ましい適用対象としては、液晶表示ドライバ、制御回路、RAMなどを混載した液晶表示装置等がある。
従来、演算増幅器においてRail−to−Rail型を適用して電源電圧の範囲を全範囲増幅する回路や、電圧ごとに回路方式を分割し、低消費電力で小面積、さらに液晶表示に好適な階調電圧を出力するように構成された電圧発生回路が知られている(例えば特許文献1参照)。また、電源電圧の全範囲で動作し、高速に駆動する回路であるRail−to−Rail型の演算増幅器やゲインブースト型の演算増幅器、あるいはこれらを同時に実現する高速かつRail−to−Rail型の演算増幅器が知られている(例えば非特許文献1、2参照)。Rail−to−Rail型の演算増幅器というのは、動作範囲として高電位側電源電圧VDDと低電位側電源電圧VSSとの間の全範囲を有する演算増幅器のことである。
携帯電話などに代表される携帯機器やカーナビでは、電源電圧の低電圧化が進んできている。これは、次の2つの理由による。1つは、端末や機器の電力を低減するためである。もう1つは、半導体プロセスの微細化が進み、ゲート酸化膜の薄膜化などの影響によってディジタル回路やRAMなどのトランジスタ耐圧が下がるためである。
しかし、液晶表示ドライバでは、表示装置の高精細化や大画面化に伴ってドライバへの電源電圧が低下する傾向にあるにもかかわらず、階調電圧のますますの多階調化に加え、階調電圧を高く設定して輝度を向上させたいという市場要求がある。
階調電圧を発生させる回路は、抵抗分割やバンドギャップリファレンスまたはスィッチドキャパシタなどで液晶表示に好適な電圧を発生させる。電圧変換部(差動増幅部)で入力した基準電位を電圧変換し、出力部でインピーダンス変換して出力することにより、階調電圧の1つの電圧を発生する。多階調の場合には、演算増幅器を複数持つことで液晶表示に好適な電圧を複数発生させ、液晶表示に好適な複数電圧を発生する。
図9は従来技術における電圧発生回路の概略構成図、図10はより詳しい回路図である。10は基準の電圧VINを入力して電圧変換する電圧変換部、20は電圧変換部10の出力電圧をインピーダンス変換して出力する出力部である。電圧変換部10は差動増幅器としての第1の演算増幅器OP1をもつ。第1の演算増幅器OP1の高電位側電源の電圧はVa、低電位側電源の電圧はVbとなっている。出力部20はボルテージフォロアとしての第2の演算増幅器OP2をもつ。第2の演算増幅器OP2の高電位側電源の電圧もVa、低電位側電源の電圧もVbとなっている。Vcはグランドレベルである。
この電圧発生回路は、入力電圧VINに基準電圧を入力しておいて、液晶表示のための画像データに基づいて液晶表示のための階調電圧を出力電圧VOUT として発生し、例えばソースドライバ(データ線駆動回路)のγ発生回路、ソースドライバの各端子の出力バッファなどに供給する。この電圧発生回路の出力電圧VOUT (階調電圧)は、近年、液晶表示装置の輝度や階調の高精細化に伴って高い電圧が必要となってきている。一方、特に携帯機器などに用いられる場合には、電源電圧の低下も行われている。
電圧変換部10は、入力電圧VINを抵抗分割したり非反転増幅させ、高電位側の電源電圧Vaから低電位側の電源電圧Vbまでの全範囲を使用して、液晶表示に好適な階調電圧を作り出す。出力部20は、電圧変換部10で発生させた電圧をインピーダンス変換して出力する。インピーダンス変換するのは、大きい入力インピーダンスを小さい出力インピーダンスに変換して負荷を高速駆動するためである。
ここで、低電圧化する電源電圧と高電圧化する階調電圧という二律背反する要求に応えるために、電源電圧の低下範囲を制限し、階調電圧を広くとり、さらにRail−to−Rail型の演算増幅器を活用することにより、与えられた電圧範囲を活かすようにしてきた。
特開2006−318381号公報 Ron Hogervorst,Johan H. Huijsing 著、"DESIGN OF LOW-VOLTAGE,LOW-POWER OPERATIONAL AMPLIFIER CELLS ",P.5-P.18,P.65-P.87,Kluwer Academic Pub, 1996/06 松澤昭、電子情報通信学会論文誌 Vol.J84−C、P.371〜P.372、2001年5月
しかし、上記図9、図10の方法には、以下のような課題がある。
まず、電源電圧の低下範囲を制限しているため、低電力化に制限をかけることになる。
また、階調電圧は負荷としてのγ発生回路やソースドライバのバッファに供給される。γ発生回路は数10kΩオーダーの抵抗で構成することが多いが、これを実現するには階調電圧/数10kΩの電流を流す必要がある。また、ソースドライバのバッファが接続される場合、バッファのすべてが接続されることを想定するとチャンネル数分の入力容量が負荷となり、nFオーダーとなる場合が多い。このような比較的大きい抵抗性や容量性の負荷を駆動するには、Rail−to−Rail型の演算増幅器であっても、電源電圧の近傍では高速に駆動することがむずかしい。さらに抵抗性の負荷の場合、出力インピーダンスが低くできないとγ発生回路の抵抗と分圧されてしまい、電圧の誤差が出てしまう。
最後に、電源電圧範囲をすべて駆動するには、Rail−to−Rail型の演算増幅器であっても、電源電圧の近傍は非常に困難である。それは、出力のトランジスタが非飽和領域で動作してしまうことによって、出力インピーダンスが変化し、さらには電圧誤差を生じる(これについて詳しくは後述する(*1))。
本発明は、このような事情に鑑みて創作したものであり、低電圧化された電源電圧であっても、電源電圧を含む電源電圧近傍の電圧を高速、高精度かつ低インピーダンスに発生させ、消費電流の増加やチップ面積の増加を招かない電圧発生回路を提供することをすることを目的としている。
(1)本発明による電圧発生回路は、基準電位を入力して電圧変換する電圧変換部と、前記電圧変換部の出力電圧をインピーダンス変換して出力する出力部とを備えた電圧発生回路であって、前記出力部の高電位側電源の電圧レベルが前記電圧変換部の高電位側電源の電圧レベルよりも高くなるように設定されている。なお、この構成については、後述する実施の形態における図1を参照することができる。
この構成において、出力部の高電位側電源の電圧レベルを高くしていることから、出力部のトランジスタは非飽和領域に入ることなく動作することになり、高電位側電源の電圧を含む電源電圧近傍の電圧を高速、低インピーダンスに出力することが可能となる。
(2)また、本発明にかかわる電圧発生回路は、基準電位を入力して電圧変換する電圧変換部と、前記電圧変換部の出力電圧をインピーダンス変換して出力する出力部とを備えた電圧発生回路であって、前記電圧変換部の高電位側電源と低電位側電源の電圧差分が前記出力部の高電位側電源と低電位側電源の電圧差分に等しくまたはより小さくされ、前記電圧変換部を構成する素子の耐圧が前記出力部を構成する素子の耐圧に等しくまたはより低くされている。なお、この構成については、後述する実施の形態における図3を参照することができる。
この構成において、出力部における電源電圧差分を大きくしていることから、出力部のトランジスタは非飽和領域に入ることなく動作し、さらに出力範囲に適切な電圧の高電位側電源と低電位側電源を備えることにより、出力部を構成する素子(トランジスタ)の耐圧を電圧変換部と等しくまたは低くできるので、高電位側電源の電圧を含む電源電圧近傍の電圧を高速、低インピーダンスに出力し、さらに小面積化することが可能となる。
(3)また、本発明にかかわる電圧発生回路は、基準電位を入力して電圧変換する電圧変換部と、前記電圧変換部の出力電圧をインピーダンス変換して出力する出力部とを備えた電圧発生回路であって、前記電圧変換部の高電位側電源と低電位側電源の電圧差分が前記出力部の高電位側電源と低電位側電源の電圧差分より高くされ、前記電圧変換部を構成する素子の耐圧が前記出力部を構成する素子の耐圧より高くされている。
この構成は、出力部の出力電圧範囲が狭い場合に有効である。出力電圧範囲よりは広く電圧変換部よりは狭い電源電圧を与えることで、その電源電圧以下の耐圧の素子で出力部を構成することが可能となり、さらなる小面積化と低インピーダンス化が実現される。
(4)上記の(1)〜(3)の構成の電圧発生回路において、さらに、前記出力部は、前記電圧変換部の高電位側電源の電圧で電圧制限する耐圧制御部を備えているという態様がある。なお、この構成については、後述する実施の形態における図5を参照することができる。このように構成すれば、出力部に耐圧制御部を備えているので、電圧変換部の高電位側電源の電圧にしきい値電圧や逆方向・順方向の飽和電圧を加えた値を超える出力電圧が発生することを確実に防止することが可能となる。
(5)上記の(4)の構成の電圧発生回路において、前記耐圧制御部は、カソードに前記電圧変換部の高電位側電源の電圧を与えるダイオード、または、エミッタとベースが短絡され、前記電圧変換部の高電位側電源の電圧がベースに与えられるバイポーラトランジスタ、または、ソースとゲートが短絡され、前記電圧変換部の高電位側電源の電圧がゲートに与えられるMOSトランジスタのいずれかである。なお、この構成については、後述する実施の形態における図5を参照することができる。
(6)上記の(5)の構成の電圧発生回路において、前記MOSトランジスタは、Nウェルに前記電圧変換部の高電位側電源を与えPウェルに前記出力部の低電位側電源を与えることにより、前記MOSトランジスタの耐圧が前記電圧変換部を構成する素子または前記出力部を構成する素子の耐圧に等しくまたはより低くされているという態様がある。なお、この構成については、後述する実施の形態における図6を参照することができる。ここで、3ウェル以上のウェルを備えたプロセスでは、PchMOSトランジスタのNウェルやNchMOSトランジスタのPウェルの電圧に関して、トランジスタ記号にはない電位であってグランドレベルや高電位側電源を供給する場合が多い。これに対して、出力部の低電位側電源を与えることで、耐圧制御部を構成する素子の耐圧を電圧変換部や出力部を構成する素子の耐圧以下で構成することを可能とするものである。耐圧制御部の素子の耐圧を低く設定できることは、耐圧を高くする場合に比べて保護素子として動作するときの能力を飛躍的に高め、また小面積を同時に達成することが可能となる。
(7)また、本発明による電圧発生回路は、基準電位を入力して電圧変換する電圧変換部と、前記電圧変換部の出力電圧をインピーダンス変換して出力する出力部とを備えた電圧発生回路であって、
前記出力部は複数の演算増幅器を備え、前記各演算増幅器は、前記前記電圧変換部の高電位側電源より高い上位の高電位側電源と前記前記電圧変換部の低電位側電源より低い下位の低電位側電源との電圧差の範囲内にある複数の高電位側電源および低電位側電源をもち、前記出力部の素子の耐圧が前記電圧変換部の素子の耐圧に等しくまたはより低くされている。なお、この構成については、後述する実施の形態における図7および図8を参照することができる。
近年の多機能な液晶ドライバでは、RAM、コントローラ、ソースドライバ、昇圧回路、電源回路などの多くの機能を含む。この場合、多くの機能に関連して様々な電源電圧や耐圧のトランジスタを備えている。上記の構成によれば、このような複数の電源や複数の耐圧のトランジスタを利用することで、新たに電源や耐圧の異なるトランジスタを追加せずに、出力部を構成する演算増幅器の低耐圧化および電源の最適化を図ることが可能となる。その結果、消費電力の低減、小面積化、さらなる高速化と低インピーダンス化を可能にする。
(8)上記(7)の構成の電圧発生回路において、さらに、前記出力部における前記各演算増幅器の出力端子と前記出力部の出力端子との間にそれぞれ介挿された出力切替スイッチを備え、前記出力切替スイッチの耐圧が前記電圧変換部の素子の耐圧に等しくまたはより低くされているという態様がある。なお、この構成については、後述する実施の形態における図7および図8を参照することができる。このように構成すれば、出力のオン・オフを切り替える出力切替スイッチを有していることから、その出力切替スイッチの動作により、出力の素子や回路に依存せずに確実に演算増幅器を低耐圧化することが可能となる。
(9)上記(8)の構成の電圧発生回路において、前記出力部における前記各演算増幅器の出力電圧は、電源投入時および非動作時に前記演算増幅器の電源電圧または電源電圧範囲の電圧で固定電位とされているという態様がある。このように構成すれば、電源投入時や非動作時も含めて、複数の演算増幅器の各々が各々の電源電圧範囲内に確実に制御されることで、低耐圧化をさらに確実なものとすることが可能となる。
(10)上記(8),(9)の構成の電圧発生回路において、前記出力部における前記複数の演算増幅器はいずれか1つが選択されるようになっており、前記演算増幅器の切り替え時に次選択の演算増幅器の出力切替スイッチがオンする前に、前記次選択の演算増幅器においてその電源電圧または電源電圧範囲の電圧を出力し前記出力部の出力電圧が前記電源電圧または電源電圧範囲の電圧レベルとなったときに、前記次選択の演算増幅器の前記出力切替スイッチがオンされるという態様がある。このように構成すれば、出力電圧の上昇切り替えのために演算増幅器の選択を切り替えるとき、あらかじめ次選択の演算増幅器の出力電圧はその電源電圧または電源電圧範囲の電圧まで変化させ、次の動作で実際に次選択の演算増幅器から出力させることにより、その演算増幅器を構成する素子の耐圧を確実に守り、さらなる高速化と、確実な低耐圧化を可能にする。
(11)上記(1)〜(10)の構成の電圧発生回路において、前記電圧変換部は、演算増幅器と可変抵抗と制御部とを備え、前記制御部からの制御に応じて、前記演算増幅器はボルテージフォロア構成となり、また前記演算増幅器の出力に前記可変抵抗を接続することにより前記演算増幅器の入力電圧を前記可変抵抗で分圧し出力するという態様がある。このように構成すれば、電圧変換部から出力部に出力する電圧の範囲を細かく制御することが可能となる。
(12)上記(1)〜(11)の構成の電圧発生回路において、前記電圧変換部は、演算増幅器と可変抵抗と制御部とを備え、前記演算増幅器は非反転増幅器に構成され、前記可変抵抗の両端は前記演算増幅器の出力端子と接地端子とに接続され、前記制御部の制御に応じて前記演算増幅器の反転入力端子に接続される前記可変抵抗の抵抗分割点を可変するという態様がある。
(13)上記(1)〜(11)の構成の電圧発生回路において、前記電圧変換部は、演算増幅器と可変抵抗と制御部とを備え、前記演算増幅器は反転増幅器に構成され、前記可変抵抗の両端は前記演算増幅器に対する前記基準電位の入力端子と前記演算増幅器の出力端子とに接続され、前記制御部の制御に応じて前記演算増幅器の反転入力端子に接続される前記可変抵抗の抵抗分割点を可変するという態様がある。
(14)上記(11)〜(13)の構成の電圧発生回路において、前記可変抵抗は、複数の抵抗と複数の抵抗切替スイッチとを備え、前記制御部の制御に応じて前記複数の抵抗切替スイッチの開閉を行うという態様がある。
(15)上記(1)〜(14)の構成の電圧発生回路において、前記電圧変換部は差動増幅回路で構成することが可能である。
(16)上記(1)〜(15)の構成の電圧発生回路において、前記出力部はソースフォロアで構成することが可能である。
本発明によれば、電源電圧を含む電源電圧付近の電圧を高速、高精度かつ低インピーダンスに出力することができる。また、電源電圧を超える電圧が発生することを確実に防止する。結果として、液晶表示装置などへの電源電圧が低電圧化しても、電圧範囲すべてを駆動できる階調電圧を発生できる。
ひいては、液晶パネルや液晶ドライバや液晶TFT素子などを含む表示装置全体として、低消費電力化を図り、かつ、電圧発生回路の出力から液晶ドライバや液晶TFTに素子に耐圧を超える電圧は入力されることはない、安定で高コントラスト・高輝度な液晶表示装置に有利な展開をもたらす。
以下、本発明にかかわる電圧発生回路の実施の形態を図面に基づいて詳細に説明する。
(実施の形態1)
図1は本発明の実施の形態1における電圧発生回路の構成を示すブロック図、図2はより詳細な回路図である。
電圧変換部(差動増幅部)10は、第1の演算増幅器OP1と抵抗R1と抵抗R2により非反転増幅器を構成し、第1の演算増幅器OP1は高電位側の電源電圧Vaと低電位側の電源電圧Vbとを有している。出力部20は、第2の演算増幅器OP2がボルテージフォロアを構成し、第2の演算増幅器OP2は高電位側の電源電圧Va′と低電位側の電源電圧Vb′とを有している。このように構成された電圧発生回路は、電圧変換部10と出力部20との協働で、入力電圧(基準電位)VINを電圧変換し、さらにインピーダンス変換して出力電圧VOUT を発生させる。
次に、上記のように構成された本実施の形態における電圧発生回路の動作を説明する。
ここで、Va=5V、Vb=0V、Va′=6V、Vb′=1.0V、VIN=0.97V、R1=100kΩ、R2=400kΩとする。また、説明の都合上、ここで一旦、Va′=Va=5V、Vb′=Vb=0Vとしておく。Vcはグランドレベルである。
まず、電圧発生回路に入力電圧VIN=0.97Vが入力されると、電圧変換部10はこの入力電圧VINをより高位の電圧に変換する。この場合、電圧変換部10は、第1の演算増幅器OP1と抵抗R1と抵抗R2からなる非反転増幅器であるので、その出力電圧は、VIN×(1+R2/R1)となり、4.85Vとなる。
第1の演算増幅器OP1の出力負荷について、第1の演算増幅器OP1の入力容量、入力バイアス電流と抵抗R1と抵抗R2の並列が負荷で、概ね数pFオーダーと10μA程度の電流である。この出力負荷であれば、第1の演算増幅器OP1の出力トランジスタを上記負荷の3倍〜10倍程度対応できるように設計しておくことや、第1の演算増幅器OP1の差動増幅回路を上記負荷に対応させておけば、数mV〜10数mV程度のオフセット電圧以下を容易に出力することができる。
次に、第1の演算増幅器OP1の出力電圧4.85Vを出力部20における第2の演算増幅器OP2に入力する。第2の演算増幅器OP2は、この電圧をボルテージフォロアし、4.85Vを出力する。出力部20の出力負荷については、ソースドライバの入力や場合によっては液晶素子が負荷となり得る。この場合、数nF〜数10nF以上が負荷となったり、数Ωから数kΩの負荷となったりする。このような重い負荷で接続されると、電源電圧Va=5.0V付近の電圧を高速に、低インピーダンスで、誤差を持たずに出力するのは容易ではない(4.85Vは5.0Vに近い)。それは、第2の演算増幅器OP2の出力トランジスタを考察することで分かる。
いま、第2の演算増幅器OP2の出力トランジスタが飽和領域であるとする。出力トランジスタが非飽和領域である場合や遮断領域であれば、出力にオフセットが発生する。その結果、入力電圧とのずれが発生し、階調電圧として許容される誤差範囲(20〜30mV)以内の精度が保つことは非常に困難となる。演算増幅器などのアナログ回路では飽和領域動作を前提とし、この前提が満たせない場合、上述のとおり、オフセット電圧が発生してしまう、あるいは、周波数特性の劣化により、速度応答性の低下となる。
しかし、この場合、出力トランジスタが飽和領域であることはむずかしい。出力トランジスタがMOSFETであるとすると、そのドレイン電流IDSは、
DS=(1/2)・μ・COX・(W/L)・(VGS−VT 2 ……………(1)
となることが知られている。ここで、μ;移動度、COX;ゲート酸化膜厚、W;チャンネル幅、L;チャンネル長、VT ;しきい値電圧、VGS;ゲートソース間電圧である。いま、トランジスタが飽和領域であるとは、
0<(VGS−VT )<VDS ……………(2)
を満たすことである。ここで、ドレインソース間電圧VDSは、電源電圧Va′(=5V)と出力電圧4.85Vの差であり、0.15Vである。(VGS −VT )は、(1)式を変形して求めることができる。ただし、(VGS−VT )は0.2V程度とっておかないとプロセスばらつきなどに弱くなってしまう(例えば非特許文献2参照)。それは、MOSトランジスタのしきい値電圧VT のばらつきやチャンネル幅Wやチャンネル長Lの加工ばらつきにより、ドレイン電流IDSが大きくばらついてしまうためである。しかし、この場合、ドレインソース間電圧VDSがそもそも0.15Vしかないため、飽和領域で安定に動作させる(VGS −VT >=0.2V)と設定すると、(2)式を満たせなくなってしまう。上述した内容が、これまで電源電圧Vaやその付近の電圧を演算増幅器で駆動しづらかった理由である(*1)。
そこで、電源電圧Va′については、電源電圧Vaとは異なる電圧6Vを与えれば、出力トランジスタのドレインソース間電圧VDSが1.15Vとれるので、十分安定な飽和領域動作が可能となる。このことが、低インピーダンス化と高速化を実現する。また、ここで第1の演算増幅器OP1の高電位側電源の電圧がVaであることも重要である。第2の演算増幅器OP2の高電位側電源の電圧がVa′となることで、出力に電源電圧Va以上の電圧が発生される懸念が起こる。これは、第1の演算増幅器OP1のオフセット電圧や第1の演算増幅器OP1の起動時や入力応答時のオーバーシュートによって起こる。出力に電源電圧Va以上が出力されても問題ない場合もあるが、液晶素子の耐圧によっては、電源電圧Vaを超えると破壊や信頼性低下の問題となる。
そこで、図2に示すように、まず、第1の演算増幅器OP1の高電位側電源の電圧をVaとしておくことで、第2の演算増幅器OP2の入力には電源電圧Va以下の電圧しか入力されないことになり、その電圧Vaを第2の演算増幅器OP2がボルテージフォロアしているので、等しい電圧Vaが出力され、結果的には出力を電源電圧Va以下とすることができる。また、起動時の対策としては、第2の演算増幅器OP2のパワーオフ時(非動作時)の初期値を電源電圧Vbに設定しておけば問題ない。
さらに近年の液晶ドライバでは、電源電圧Vaが低下傾向にある。そこで、電源電圧Vaを昇圧や降圧して、ゲートドライバや対向電極の電源を構成している。それらの電圧を用いて、電源電圧Va′としてもよいし、または、さらにLDO(Low Drop Out Regulator)などを備えて、電源電圧Va′を発生させるのでもよい。
また、出力に電源電圧Va付近の電圧しか必要なければ、低電位側電源の電圧Vbに代えて電圧Vb′を準備しておき、それを第2の演算増幅器OP2の下側電源に供給することで、トランジスタの耐圧も第1の演算増幅器OP1と同じで問題ない。逆に、これを積極的に利用したのが、図3である。
出力に電源電圧Va/2以上の電圧しか必要でない場合、Va/2を新たに低電位側電源の電圧Vb′として設定する。この場合、元のVb=0Vであるので、新たな低電位側電源の電圧Vb′は2.5Vである。こうすることで、出力部20を構成するトランジスタの耐圧は2.5Vでよくなり、電圧変換部10を構成するトランジスタの耐圧の半分となる。耐圧が半分でよくなると、トランジスタの能力は概ね2倍〜5倍近く向上し、さらなる高速化や低インピーダンス化を実現できる。
(実施の形態1の変形の態様その1)
上記とは逆に、電源電圧Vb付近の電圧を発生させる場合には、電源電圧Vb′を−1.0V程度に設定し、電源電圧Va′を4.0Vに設定すればよい。
さらに、出力の電圧範囲が狭い場合や負の電圧を発生する場合には、電圧変換部10を構成する第1の演算増幅器OP1と抵抗R1,R2で反転増幅器を構成すればよい。この場合、入力電圧VINの印加端子と第1の演算増幅器OP1の反転入力端子(−)との間に抵抗R1を接続し、反転入力端子(−)と第1の演算増幅器OP1の出力端子との間に抵抗R2を接続すればよい。
また、電圧変換部10と出力部20の高電位側電源の電圧としてVaを共用し、低電位側電源の電圧については、電圧変換部10ではVbとし、出力部20ではVb′とすることで、電源電圧Vbを含む電源電圧Vb近傍の電圧を高精度、高速、低インピーダンスに出力することができる。
(実施の形態1の変形の態様その2)
次に、LDO(Low Drop Out Regulator)を備える変形の形態について説明する。
図4において、図1、図2、図3におけるのと同じ符号は同一構成要素を指しているので、詳しい説明は省略する。本実施の形態の電圧発生回路においては、出力から電流を吐き出す形態か、あるいは電流を吸い込む形態のいずれか一方で出力する電圧発生回路である。
電圧変換部10のOP3は差動増幅回路でよい。この差動増幅回路OP3の高電位側電源は電源電圧Vaであり、低電位側電源は電源電圧Vbである。出力部20は、駆動トランジスタQ1と抵抗R3,R4で構成する。Vcはグランドレベルである。
出力電圧VOUT は、入力電圧VIN×(1+R4/R3)となり、抵抗R3,R4を可変することにより液晶駆動に好適な電圧をプロラマブルに設定できる。
図4は、電流を吐き出す構成の回路であるが、電源関係と駆動トランジスタQ1を逆転させることで、流し込む構成もとれる。
出力部20の高電位側電源を電源電圧Va′とすることで、電源電圧Vaおよび電源電圧Va付近の電圧を出力できる。
さて、電圧変換部10を|Va−Vb|の耐圧で問題ないことを説明する。
抵抗R3と抵抗R4の間の電圧は、動作時には入力電圧VINに等しくなる。これは、電圧変換部10の差動増幅回路OP3のイマジナリーショートによって電圧が決定されているからである。定常時には、上記の動作により耐圧は問題ない。起動時には、抵抗R3と抵抗R4の間の電圧は決まっていないが、この対策には、抵抗R4の下にオフトランジスタを設けて(図示せず)、出力部20をオフの状態で駆動トランジスタQ1をオンさせる等を設定としておけば、抵抗R3と抵抗R4の間の電圧は、高電位側の電源電圧Va′を抵抗R3と抵抗R4で分圧した電圧となり、この電圧が電源電圧Va以下であればよいので、耐圧は問題ないことが多い。また、駆動トランジスタQ1も同様に抵抗R3,R4の分圧となるので、耐圧は問題ない。なお、出力電圧がVa以上出力されないために、出力に耐圧制御トランジスタQ2を図5のように備えれば、さらに高速、低インピーダンスで、小面積で、電圧(Va+VF )を超える出力電圧が発生されることを確実に防止する電圧発生回路を実現できる。ここで、VF はトランジスタの順方向飽和電圧である。
(実施の形態1の変形の態様)
以上は、駆動トランジスタQ1がPchトランジスタの場合の動作である。次に、駆動トランジスタQ1がNchトランジスタの場合を説明する。この場合、駆動トランジスタQ1のゲート電圧からしきい値電圧VT 以上下がった電圧しか出力できなくなるが、ソースフォロアとして動作するため、さらに低インピーダンス化できる特徴がある。
まず、電圧変換部10の高電位側電源を図4の電源電圧Vaに代えて電源電圧Va′にする。このとき、電源電圧Va′は駆動トランジスタQ1を動作させるために、電源電圧Vaに駆動トランジスタQ1のしきい値電圧VT 以上の電圧とし、さらに電源電圧Va以上の電圧を出力させないために、電圧(Va+VT +α)を設定する。ここでαは、駆動トランジスタQ1が最大電流を出力するときのVdsatに0.1〜0.3V程度加え電圧としておく。
上記のように構成することで、出力電圧VOUT は、駆動トランジスタQ1が飽和領域で動作する限り、リニア動作することができる。その出力電圧VOUT は、入力電圧VIN×(1+R4/R3)であって、抵抗R3と抵抗R4を調整することで、液晶表示に好適な電圧を出力できる。
このように出力部20の駆動トランジスタQ1がNchトランジスタの場合、電圧変換部10の出力電圧および電源電圧Va′に上記のように適切な制約条件を与えることで、電源電圧Vaおよび電源電圧Va近傍の電圧を、電源電圧Vaを大きく(1.0V程度)超えることはなく、さらに高速で、低インピーダンスに発生することができる。
また、他の実施の形態同様に、電圧発生回路における出力電圧の範囲が電源電圧Vaと電源電圧Va′の差分以上、電源電圧Vbより高い場合においては、低電位側の電源電圧VbをVb′とすることで、トランジスタを低耐圧化し、さらに小面積、出力低インピーダンス化、応答速度を向上させられる。
ここで、電源電圧Vb′は、(2)式の電源電圧Vdに代えて、電源電圧Vb′を代入して、この式を満たすように選べばよい。
なお、第1の演算増幅器OP1の構成としては、図示や詳細な説明を行っていないが、2段増幅回路や3段増幅回路や、Rail−to−Rail型の演算増幅器等の構成を採用しても、本実施の形態における電圧発生回路の効果を減殺することがないことはいうまでもない。
(実施の形態2)
図5は本発明の実施の形態2における電圧発生回路の構成を示すブロック図である。
図5において、実施の形態1の図1、図2および図3におけるのと同じ符号は同一構成要素を指しているので、詳しい説明は省略する。この電圧発生回路は、第1の演算増幅器OP1の高電位側電源の電圧はVa,Va′どちらを用いても構わない。出力部20の出力端子に耐圧制御トランジスタQ2を備えている。これはPchトランジスタで構成され、そのソースとゲートが短絡された上で電源電圧Vaに接続され、そのドレインは第2の演算増幅器OP2の出力端子に接続されている。
以下、電圧変換部10から、電源電圧Vaまたは電源電圧Va付近の電圧を出力する方法を説明する。
まず、電圧変換部10の高電位側電源の電圧がVaの場合、実施の形態1でも示した通り負荷が軽いので、(Va−50mV)程度までの電圧を出力できる。さらに電源電圧Vaを出力したければ、出力トランジスタを完全にオンさせる。この場合、ゲート電圧に電源電圧Vbを与えればよい。このとき、出力部20の電流引き込み側のトランジスタをオフしておけばよい。これらの動作は、液晶駆動電圧に応じて抵抗R1や抵抗R2を可変させる、または出力トランジスタを制御することにより実現される。
さらに電源電圧Vaまで連続的に電圧を発生させたい場合には、電源電圧Vaに代えて電源電圧Va′とすればよい。これは、電源電圧Vaである場合、いくら負荷が軽いとはいえ、電源電圧Vaの近傍、(Va−5mV)のような電圧は出力トランジスタの非飽和領域に入り、精度良く出力するのは非常にむずかしい。そこで、電源電圧Va′として出力電圧範囲を電源電圧Va′近傍まで拡大することにより、電源電圧Va付近の電圧も抵抗R1や抵抗R2の可変により精度良く出力することが可能となる。
次に、出力部20は、電圧変換部10の出力を入力としてボルテージフォロアし出力する。このとき、耐圧制御トランジスタQ2が電圧を制限するので、耐圧制御トランジスタQ2の飽和電圧をVF (0.3〜0.7V程度)として、(Va′−VF )以上の電圧が出力されることはない。
なお、図5では、耐圧制御トランジスタQ2としてゲート端子とソース端子を接続したオフ状態のPchMOSトランジスタを示したが、ダイオードやNchMOSトランジスタ、エミッタとベースが短絡されたバイポーラトランジスタでも同様に構成できる。
この構成をとることで、電源電圧Vaおよび電源電圧Va付近の電圧を高速、低インピーダンスに出力するとともに、電圧(Va+VF )を超える出力電圧が発生することを確実に防止することができる。
(実施の形態2の変形の態様)
図6に示す耐圧制御トランジスタQ2は、3ウェル構造の場合の電位供給方法を示したものである。先にも述べたとおり、近年の液晶ドライバでは、ソース、ゲート、対向電極の電圧を1チップで実現すことが多い。この場合、正、負、高低、様々な電圧が必要となることから、図6に示すような3ウェルやそれに似た構造のプロセスを用いることが多い。この場合、耐圧制御トランジスタQ2は、電圧(Va+VF )付近までのドレイン端子P+ にかかることがあり、そのため、Nウェルの電圧もVa以上となりうる。このとき、Pウェルの電圧を電源電圧Vbとしていると、|Va−Vb|以上の耐圧が必要となってしまう。そのために電圧変換部10や出力部20のトランジスタの耐圧より高耐圧のトランジスタで構成してもよいが、少なくとも、以下の2つの課題が発生する。
(1)耐圧制御トランジスタQ2が静電気放電に対する保護を行うESD(Electro Static Discharge)保護素子を兼ねている場合、内部トランジスタより耐圧が高く、能力が低下するため、保護する前に内部素子の破壊が懸念される。
(2)上記(1)の対策のためサイズを上げると、素子面積が大きくなる、あるいは高耐圧トランジスタそのもののサイズが大きい。
そこで、図6に示した通り、出力電圧範囲がVa/2〜Va付近である場合、耐圧制御トランジスタQ2のPウェルに電源電圧Vb′を印加することで、耐圧制御トランジスタも高耐圧化する必要がなくなる。さらに保護素子としても動作するので、面積削減の相乗効果が期待できる。
なお、
|Va−Vb|>=|Va′−Vb′| ……………(3)
を満たし、出力電圧範囲の要求仕様を満たすように電源電圧Vdを選んでおくことで、小面積で、電源電圧Va近傍の電圧を高速、低インピーダンスに出力することができる。
(実施の形態3)
図7は本発明の実施の形態3における電圧発生回路の構成を示す回路図である。実施の形態1の図1、図2、図3におけるのと同じ符号は同一構成要素を指しているので、詳しい説明は省略する。本実施の形態の電圧発生回路においては、電圧Vaから電圧Vbまでの全範囲の電圧を出力するものである。
図7において、15は液晶表示に好適な電圧の制御を出力する制御部である。制御部15は、液晶ドライバのコントローラまたはマイコンから送信されてくる液晶表示データに基づいて制御を行う。この制御部15は、液晶表示に好適な電圧値を設定するだけでなく、電圧発生回路のオン・オフ動作の制御も含んでいる。また、m個の抵抗切替スイッチSa1〜Samと短絡用スイッチSa0は、第1の演算増幅器OP1をボルテージフォロア構成にするか非反転増幅器構成(反転増幅器構成)とするかを選択するものである。非反転増幅器構成(反転増幅器構成)として動作するときには、抵抗切替スイッチSa1〜Samのうちの選択された1つのスイッチで決定される抵抗分割比に応じて出力電圧が決まる。
なお、反転増幅器構成の場合、抵抗は、入力電圧VINの印加端子と反転入力端子(−)との間の抵抗と、反転入力端子(−)と出力端子との間の抵抗とに分割される。また、抵抗に比べて抵抗切替スイッチSa1〜Samのオン抵抗は十分小さく(2桁から3桁以上)なるように設計する。
n個の電圧切替スイッチSb1〜Sbnは、第1の演算増幅器OP1の出力電圧値をn分割して出力するためのものである。Sb0は短絡用スイッチ、Sw1,Sw2は電圧変換部10から出力部20へ電圧を伝送するか伝送しないかを選択する伝送切替スイッチである。
分圧用の可変抵抗RS は、制御部15からの制御信号によって抵抗切替スイッチSa1〜Samのオン・オフを制御することで、グランドレベルVc側(DOWN側)を分圧抵抗RD とし、電圧変換部10の出力側(UP側)を分圧抵抗RU として分割され、RS =RD +RU である。抵抗値RD と抵抗値RU を制御信号に応じて自由に設定できることから、抵抗RS を可変抵抗と記載している。
なお、分圧用の可変抵抗RS については、同じ抵抗値のm個の固定抵抗を前提に説明しているが、非反転増幅器構成(反転増幅器構成)を想定する場合や液晶のγ特性を考慮する場合には、抵抗値の異なるm個の固定抵抗であっても構わない。
ここで、本実施の形態における電圧発生回路の動作を説明する。
電圧範囲に合わせて、2つの場合に分けて説明する。また、分かりやすくするために、電源電圧Va=5.0V、電源電圧Vb=0V、入力電圧VIN=1.0Vとする。
(1)出力電圧として電源電圧Va/2以下の電圧を出力する場合。
(2)出力電圧として電源電圧Va/2超の電圧を出力する場合。
まず、(1)の場合の電圧変換部10の動作を説明する。(1)の場合、さらに2つの動作に分かれる。
(1−1)液晶表示データに基づいて、出力電圧として、入力電圧VIN以下グランド以上を出力したい場合、
(1−2)液晶表示データに基づいて、出力電圧として、入力電圧VIN超の電圧または負電圧を出力したい場合
の2つである。
まず(1−1)の場合で、入力電圧VINそのものを出力したい場合には、短絡用スイッチSa0をオンする。これにより、第1の演算増幅器OP1はボルテージフォロアとなるので、入力電圧VINを出力する。
次に、入力電圧VIN未満の電圧を出力したい場合には、短絡用スイッチSa0をオンして入力電圧VINを第1の演算増幅器OP1でボルテージフォロアした後、抵抗RS で分割し、その分圧電圧を電圧切替スイッチSb2〜Sbn(電圧切替スイッチSb1は除く)で選択し、抵抗分圧された電圧を出力する。このとき、出力電圧は、VIN×RU /(RU +RD )である。
また、0V(電源電圧Vb)を出力したいときには、電圧切替スイッチSb1が0Vを選択すればよい。
以上の動作で、0V〜VINまでの全電圧範囲が制御に応じて選択して出力可能となる。
(1−2)の場合、入力電圧VIN超の電圧を出力したい場合には、第1の演算増幅器OP1を非反転増幅器とし、また負電圧を出力したい場合には第1の演算増幅器OP1を反転増幅器とする。なお、図面は非反転増幅器の場合を説明するためのものであるが、反転増幅器の場合には、入力電圧VINの印加端子と演算増幅器の反転入力端子(−)との間に抵抗RD を接続し、演算増幅器の出力端子と反転入力端子(−)との間に抵抗RU を接続することの接続点を可変するスイッチ(図示せず)を挿入する。
さて、第1の演算増幅器OP1が非反転増幅器の場合において、入力電圧VIN超の電圧を出力する場合をさらに詳しく説明する。
このとき、第1の演算増幅器OP1の出力端子と反転入力端子(−)との間に抵抗RU が接続され、この接続点とグランドレベルVcとの間に抵抗RD が接続されている状態である。その出力電圧は、入力電圧VIN×(1+RU /RD )である。
以上の動作で、VIN〜Va/2までの全電圧範囲が制御に応じて選択して出力可能となる。実動作上は、電源電圧Vaまで出力できるが、これは後ほど説明する。このように、0V〜Va/2の電圧を制御に応じて発生させておく。
次に、出力電圧として電源電圧Va/2以下の電圧を出力する(1)の場合の出力部20の動作を説明する。
電源電圧Va/2以下の電圧を出力したいとき、制御部15は伝送切替スイッチSw1および出力切替スイッチSo1をオンにし、下側の第2の演算増幅器OP2_1をオン(動作状態)にするとともに、伝送切替スイッチSw2および出力切替スイッチSo2をオフにし、上側の第2の演算増幅器OP2_2をオフ(非動作状態)にする制御を行う。この制御で、電圧変換部10の出力は下側の第2の演算増幅器OP2_1に供給され、下側の第2の演算増幅器OP2_1がボルテージフォロアで動作し、出力切替スイッチSo1を介して出力される。
ここで、下側の第2の演算増幅器OP2_1の電源に注目する。電源電圧は、Va″,Vb″となっている。この電圧は、
Va>Va″>Va/2+φ
Vb>Vb″
を満たすように選ぶ。ここで、φは、下側の第2の演算増幅器OP2_1がソース接地回路であれば、0.2〜0.3V、ソースフォロア回路であれば、0.6〜1.0V程度をとればよい。この場合、電源電圧Va=5.0V、電源電圧Vb=0Vで、電源電圧Va″=4.0V、電源電圧Vb″=−1.0Vを選ぶことにする。このような電源であれば、電圧変換部10から0Vが入力されても、問題なく増幅できる。また、0V超の電圧も問題なく増幅できる。
以上の動作により、電圧0V〜Va/2を高速、低インピーダンスに出力することが可能となる。
次に、出力電圧として電源電圧Va/2超の電圧を出力する(2)の場合を説明する。
この場合、電圧変換部10は、(1−2)で説明した動作でよい。その出力電圧は、VIN×(1+RU /RD )である。ただし、電源電圧Vaを出力したいときには、第1の演算増幅器OP1の出力トランジスタの電源電圧Vaの端子に接続されたトランジスタのみをオンさせ、それ以外の第1の演算増幅器OP1のトランジスタをオフさせるか、または電源電圧Vaを抵抗切替スイッチSa1〜Samのうちの1つのスイッチで選択する。このとき、出力部20の動作は、(1)の場合とは逆の動作とする。すなわち、電源電圧Va/2超の電圧を出力したいとき、制御部15は、伝送切替スイッチSw2および出力切替スイッチSo2をオンにし、上側の第2の演算増幅器OP2_2をオン(動作状態)にするとともに、伝送切替スイッチSw1および出力切替スイッチSo1をオフにし、下側の第2の演算増幅器OP2_1をオフ(非動作状態)にするように制御を行う。この制御で、電圧変換部10の出力は上側の第2の演算増幅器OP2_2に供給され、上側の第2の演算増幅器OP2_2がボルテージフォロアで動作し、出力切替スイッチSo2を介して出力される。
ここで、上側の第2の演算増幅器OP2_2の電源に注目する。電源電圧は、Va′,Vb′となっている。この電圧は、
Va<Va′
Vb′>Vb+φ
を満たすように選ぶ。
この場合、電源電圧Va=5.0V、電源電圧Vb=0Vで、電源電圧Va′=6.0V、電源電圧Vb′=1.0Vを選ぶことにする。このような電源であれば、電圧変換部10から電源電圧Vaが入力されても問題なく増幅できる。また、電源電圧Vaの電圧も問題なく増幅できる。
以上の動作により、電圧Va/2〜Vaを高速、低インピーダンスに出力することが可能となる。
上記の例では電源が合計で6種類必要となっているが、電源電圧Va″と電源電圧Vb′などを共用することで、さらに簡単で小面積な電圧発生回路が製作できることは言うまでもない。
このように、0V〜Vaまでの液晶表示に必要な駆動電圧を制御部15が動作回路、トランジスタを制御することで、面積の増大や消費電流の増加もなく、電圧の全範囲を高速、低インピーダンスに発生でき、かつ電圧変換部10が電圧範囲を決定しているので、電源電圧Va、電源電圧Vbそのものも高精度、高速駆動できることに加えて、その電圧は超えない、液晶表示装置の駆動にとって非常に都合の良い効果が得られる。
(実施の形態3の変形の態様)
図8に示す出力部20は、k個(kは1以上の自然数)の演算増幅器OP2_1〜OP2_kで構成したものである。この出力部20と電圧変換部10の出力の間に、k個の伝送切替スイッチSw1〜Swk、k個の演算増幅器OP2_1〜OP2_kの出力には出力するしないを選択するk個の出力切替スイッチSo1〜Sokが各々に接続されている。
近年の液晶ドライバでは、RAMやコントローラ、ソースドライバ、電源回路を1チップに搭載する傾向にあり、様々な耐圧のトランジスタや電源が含まれることが多い。これを積極的に活用して、必要な耐圧と電源に分離したものが図8である。
ここで、電源が4系統(q=4)であるとする。次に電源電圧を高い方からVHH,VH ,VL ,VLLとする。さらに、この電源間を活用して、3つ(k=3)の演算増幅器で構成するものとする。すなわち、電源電圧VLLと電源電圧VL で動作する演算増幅器をOP2_1、電源電圧VL と電源電圧VH で動作する演算増幅器をOP2_2、電源電圧VH と電源電圧VHHで動作する演算増幅器をOP2_3とする。
この場合、演算増幅器OP2_1は、電源電圧VLLと電源電圧VL の電位差の耐圧の素子で構成でき、演算増幅器OP2_2は、電源電圧VL と電源電圧VH の電位差の耐圧の素子で構成でき、演算増幅器OP2_3は、電源電圧VH と電源電圧VHHの電位差の耐圧の素子で構成できる。これは、伝送切替スイッチSw1〜Sw3や出力切替スイッチSo1〜So3以外は、電圧変換部10に比べて低い耐圧の素子で構成できることを示している。この場合、電源を3分割することが可能で、演算増幅器の電源、耐圧が1/3程度で済むことになり、高速、低インピーダンス化が行える。耐圧が半分で、面積が1/4、速度は4倍程度が期待できる。低耐圧化するので、小面積化と性能向上に寄与する部分は大きい。また、今後、液晶ドライバに様々な機能が増加して、電源や様々な耐圧のトランジスタが増加することで、図8のkやqの値を調整・増加することで、さらに特性向上が見込める上に、小面積化が同時に行える。
また、図8において、出力につながる負荷のもつ電圧をVLとする。この電圧VLは、電圧変換部10の耐圧でその範囲をとりうるとする。このとき、ある時刻t1において、液晶画素データに基づいて、電圧VLが電源電圧Vaに等しかったとする。このとき、演算増幅器OP2_1〜OP2_3を上記の構成で低耐圧化していると、耐圧を超えることにことなる。以下に、これを防ぐ動作を説明する。なお、図示していないが、演算増幅器OP2_1〜OP2_3の出力には、演算増幅器OP2_1〜OP2_3の電源に接続されるスイッチを備えることとする。
ある時刻t1で電源電圧Vaを出力していて、次の時刻t2で演算増幅器OP2_1から電源電圧VLLと電源電圧VL の範囲の液晶画素データに基づいた電圧を出力したいときの手順を以下に説明する。
ある時刻t1で電源電圧Vaを出力していて、次の時刻t2で伝送切替スイッチSw1をオンさせると、演算増幅器OP2_1は耐圧を超える。しかし、この時刻t2より前の時刻t1′において、演算増幅器OP2_1の出力は電源電圧VLLまたは電源電圧VL 、またはその間の電圧を出力する。そして、伝送切替スイッチSw1をオンして、出力部20の電圧をVLLと電源電圧VL 、またはその間の電圧に収束させる。
次に、演算増幅器OP2_1を動作させることで、耐圧以内に収めることができる。
このような手順で動作させることで、演算増幅器OP2_1〜OP2_3を構成する素子の耐圧を確実に守り、かつ、低耐圧化できる。
また、電源のインピーダンスが十分低ければ、収束時間を速める効果も期待できる。
同様に、オフ時や電源投入時の初期値も演算増幅器OP2_1であれば、電源電圧VLLまたは電源電圧VL 、またはその間の電圧を設定しておく。他の演算増幅器も同様に設定しておくことで、電圧発生回路の出力の電圧変更以外に、動作、非動作や電源投入を含む過渡状態も含めて、確実に低耐圧化が可能となる。
なお、電源の数qと演算増幅器の数kは、上記実施の形態のように、q=k−1としてもよいし、さらに、演算増幅器を増減して、出力電圧範囲や構成する半導体プロセスが備える素子の耐圧に合わせて決定すればよい。
上述した実施の形態ではMOSトランジスタを用いて説明したが、バイポーラトランジスタを用いて同様の回路を構成できることはいうまでもない。
さらに本発明は、上記実施の形態に限定されることなく、特許請求の範囲に記載される技術的範囲内で自由に変形、変更可能である。
本発明の技術は、液晶表示ドライバなどの電圧発生回路において、電源電圧を含む電源電圧近傍の電圧を高速、低インピーダンスに出力することができる。さらに、混載するシステムの様々な電源や耐圧のトランジスタを用いて実施することで、駆動能力の高い、低消費電力の機能を実現し、回路およびシステムの面積を小さくする技術として有用である。
本発明の実施の形態1における電圧発生回路の構成を示すブロック図 本発明の実施の形態1における電圧発生回路の構成を示す回路図 本発明の実施の形態1の変形の態様における電圧発生回路の構成を示す回路図 本発明の実施の形態1の変形の態様における電圧発生回路の構成を示す回路図 本発明の実施の形態2における電圧発生回路の構成を示す回路図 本発明の実施の形態2における耐圧制御トランジスタの断面図 本発明の実施の形態3における電圧発生回路の構成を示す回路図 本発明の実施の形態3の変形の態様における電圧発生回路の構成を示す回路図 従来の技術における電圧発生回路の構成を示す概略構成図 従来の技術における電圧発生回路の構成を示す回路図
符号の説明
10 電圧変換部(差動増幅部)
15 制御部
20 出力部
IN 入力端子(基準電位)
OUT 出力電圧
Va,Va′,Va″ 高電位側電源の電圧
Vb,Vb′,Vb″ 低電位側電源の電圧
R1,R2,R3,R4 抵抗
OP1 第1の演算増幅器
OP2,OP2_1〜OP2_k 第2の演算増幅器
OP3 差動増幅回路
Q1 駆動トランジスタ
Q2 耐圧制御トランジスタ
S 可変抵抗
Sa0 短絡用スイッチ
Sa1〜Sam 抵抗切替スイッチ
Sb0 短絡用スイッチ
Sb1〜Sbn 電圧切替スイッチ
Sw1,Sw2,Sw1〜Swk 伝送切替スイッチ
So1〜Sok 出力切替スイッチ

Claims (16)

  1. 基準電位を入力して電圧変換する電圧変換部と、前記電圧変換部の出力電圧をインピーダンス変換して出力する出力部とを備えた電圧発生回路であって、
    前記出力部の高電位側電源の電圧レベルが前記電圧変換部の高電位側電源の電圧レベルよりも高くなるように設定されている電圧発生回路。
  2. 基準電位を入力して電圧変換する電圧変換部と、前記電圧変換部の出力電圧をインピーダンス変換して出力する出力部とを備えた電圧発生回路であって、
    前記電圧変換部の高電位側電源と低電位側電源の電圧差分が前記出力部の高電位側電源と低電位側電源の電圧差分に等しくまたはより小さくされ、前記電圧変換部を構成する素子の耐圧が前記出力部を構成する素子の耐圧に等しくまたはより低くされている電圧発生回路。
  3. 基準電位を入力して電圧変換する電圧変換部と、前記電圧変換部の出力電圧をインピーダンス変換して出力する出力部とを備えた電圧発生回路であって、
    前記電圧変換部の高電位側電源と低電位側電源の電圧差分が前記出力部の高電位側電源と低電位側電源の電圧差分より高くされ、前記電圧変換部を構成する素子の耐圧が前記出力部を構成する素子の耐圧より高くされている電圧発生回路。
  4. さらに、前記出力部は、前記電圧変換部の高電位側電源の電圧で電圧制限する耐圧制御部を備えている請求項1から請求項3までのいずれかに記載の電圧発生回路。
  5. 前記耐圧制御部は、
    カソードに前記電圧変換部の高電位側電源の電圧を与えるダイオード、
    または、エミッタとベースが短絡され、前記電圧変換部の高電位側電源の電圧がベースに与えられるバイポーラトランジスタ、
    または、ソースとゲートが短絡され、前記電圧変換部の高電位側電源の電圧がゲートに与えられるMOSトランジスタのいずれかである請求項4に記載の電圧発生回路。
  6. 前記MOSトランジスタは、Nウェルに前記電圧変換部の高電位側電源を与えPウェルに前記出力部の低電位側電源を与えることにより、前記MOSトランジスタの耐圧が前記電圧変換部を構成する素子または前記出力部を構成する素子の耐圧に等しくまたはより低くされている請求項5に記載の電圧発生回路。
  7. 基準電位を入力して電圧変換する電圧変換部と、前記電圧変換部の出力電圧をインピーダンス変換して出力する出力部とを備えた電圧発生回路であって、
    前記出力部は複数の演算増幅器を備え、前記各演算増幅器は、前記前記電圧変換部の高電位側電源より高い上位の高電位側電源と前記前記電圧変換部の低電位側電源より低い下位の低電位側電源との電圧差の範囲内にある複数の高電位側電源および低電位側電源をもち、前記出力部の素子の耐圧が前記電圧変換部の素子の耐圧に等しくまたはより低くされている電圧発生回路。
  8. さらに、前記出力部における前記各演算増幅器の出力端子と前記出力部の出力端子との間にそれぞれ介挿された出力切替スイッチを備え、前記出力切替スイッチの耐圧が前記電圧変換部の素子の耐圧に等しくまたはより低くされている請求項7に記載の電圧発生回路。
  9. 前記出力部における前記各演算増幅器の出力電圧は、電源投入時および非動作時に前記演算増幅器の電源電圧または電源電圧範囲の電圧で固定電位とされている請求項8に電圧発生回路。
  10. 前記出力部における前記複数の演算増幅器はいずれか1つが選択されるようになっており、前記演算増幅器の切り替え時に次選択の演算増幅器の出力切替スイッチがオンする前に、前記次選択の演算増幅器においてその電源電圧または電源電圧範囲の電圧を出力し前記出力部の出力電圧が前記電源電圧または電源電圧範囲の電圧レベルとなったときに、前記次選択の演算増幅器の前記出力切替スイッチがオンされる請求項8または請求項9に記載の電圧発生回路。
  11. 前記電圧変換部は、演算増幅器と可変抵抗と制御部とを備え、前記制御部からの制御に応じて、前記演算増幅器はボルテージフォロア構成となり、また前記演算増幅器の出力に前記可変抵抗を接続することにより前記演算増幅器の入力電圧を前記可変抵抗で分圧し出力する請求項1から請求項10までのいずれかに記載の電圧発生回路。
  12. 前記電圧変換部は、演算増幅器と可変抵抗と制御部とを備え、前記演算増幅器は非反転増幅器に構成され、前記可変抵抗の両端は前記演算増幅器の出力端子と接地端子とに接続され、前記制御部の制御に応じて前記演算増幅器の反転入力端子に接続される前記可変抵抗の抵抗分割点を可変する請求項1から請求項11までのいずれかに記載の電圧発生回路。
  13. 前記電圧変換部は、演算増幅器と可変抵抗と制御部とを備え、前記演算増幅器は反転増幅器に構成され、前記可変抵抗の両端は前記演算増幅器に対する前記基準電位の入力端子と前記演算増幅器の出力端子とに接続され、前記制御部の制御に応じて前記演算増幅器の反転入力端子に接続される前記可変抵抗の抵抗分割点を可変する請求項1から請求項11までのいずれかに記載の電圧発生回路。
  14. 前記可変抵抗は、複数の抵抗と複数の抵抗切替スイッチとを備え、前記制御部の制御に応じて前記複数の抵抗切替スイッチの開閉を行う請求項11から請求項13までのいずれかに記載の電圧発生回路。
  15. 前記電圧変換部は差動増幅回路である請求項1から請求項14までのいずれかに記載の電圧発生回路。
  16. 前記出力部はソースフォロアである請求項1から請求項15までのいずれかに記載の電圧発生回路。
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