JP2006254118A - 電流ミラー回路 - Google Patents

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Abstract

【課題】出力電圧の最小許容電圧がより低く設定されている電流ミラー回路を提供する。
【解決手段】第１〜第３のトランジスタＭ１，Ｍ２，Ｍ３およびオペアンプ２から電流ミラー回路１を構成する。Ｍ１の第１の電極Ｍ１g はＶref に接続されており、第２の電極Ｍ１s は接地されており、第３の電極Ｍ１dはＶdd に接続されている。Ｍ２の第１の電極Ｍ２g はＶref およびＭ１の第１の電極Ｍ１g に接続されており、第２の電極Ｍ２s は接地されている。Ｍ３の第１の電極Ｍ３g はオペアンプ２の出力端子２out に接続されており、第２の電極Ｍ３s はオペアンプ２の低電位側の入力端子２in−およびＭ２の第３の電極Ｍ２d に接続されており、第３の電極Ｍ３d は出力端子となっている。オペアンプ２の高電位側の入力端子２in＋はＶdd およびＭ１の第３の電極Ｍ１d に接続されており、低電位側の入力端子２in−がＭ２の第３の電極Ｍ２d に接続されている。
【選択図】 図１

Description

本発明は、電流ミラー回路に係り、特に動作電圧の領域を低電圧側に広げられた電流ミラー回路に関する。
電流ミラー回路（カレントミラー回路）のうち、例えばＭＯＳＦＥＴを用いる電流ミラー回路では、ＭＯＳＦＥＴを飽和領域で使用する設定が一般的である。しかし、このような設定では出力電圧の最小許容電圧が高いため、微細化に伴なう低電圧化に対応させることが困難である。そこで、近年では、より低い電圧で電流ミラー回路が動作できるように、出力電圧の最小許容電圧を低くする技術が開発されている。例えば、ＭＯＳＦＥＴの線形領域を使用する電流ミラー回路が幾つか提案されている（例えば非特許文献１参照）。ところが、この非特許文献１に開示されている電流ミラー回路でさえ、１．５μｍルール以下のプロセスルールでは、低電圧化の要求を十分に満たすのは難しい状況になりつつある。
O. Charlon, W. Redman-White,"Ultra High-Compliance CMOS Current Mirrors for Low Voltage Charge Pumps and References", Proc. of ESSCIRC 04, pp. 227-230, Leuven (Sept. 2004).
本発明は、以上説明したような課題を解決するためになされたものであり、その目的とするところは、出力電圧の最小許容電圧がより低く設定されている電流ミラー回路を提供することにある。
前記課題を解決するために、本発明の一態様に係る電流ミラー回路は、第１の電極が第１の電位に接続されているとともに、第２の電極が前記第１の電位よりも低電位の第２の電位に接続されており、かつ、第３の電極が前記第２の電位よりも高電位の第３の電位に接続されている第１のトランジスタと、第１の電極が前記第１の電位および前記第１のトランジスタの前記第１の電極に接続されているとともに、第２の電極が前記第２の電位に接続されている第２のトランジスタと、高電位側の入力端子が前記第３の電位および前記第１のトランジスタの前記第３の電極に接続されており、かつ、低電位側の入力端子が前記第２のトランジスタの第３の電極に接続されているオペアンプと、第１の電極が前記オペアンプの出力端子に接続されているとともに、第２の電極が前記オペアンプの前記低電位側の入力端子および前記第２のトランジスタの前記第３の電極に接続されており、かつ、第３の電極を出力端子とする第３のトランジスタと、を具備することを特徴とするものである。
この電流ミラー回路においては、第１のトランジスタおよび第２のトランジスタのそれぞれの第１の電極に接続されている第１の電位を従来よりも高く設定することにより、最小許容電圧を低くすることができる。
また、前記課題を解決するために、本発明の他の態様に係る電流ミラー回路は、一方の端子が第１の電位に接続されているとともに、他方の端子が前記第１の電位よりも低電位の第２の電位に接続されている第１の抵抗素子と、高電位側の入力端子が前記第１の電位および前記第１の抵抗素子の前記一方の端子に接続されているオペアンプと、一方の端子が前記オペアンプの低電位側の入力端子に接続されているとともに、他方の端子が前記第２の電位に接続されている第２の抵抗素子と、第１の電極が前記オペアンプの出力端子に接続されているとともに、第２の電極が前記オペアンプの前記低電位側の入力端子および前記第２の抵抗素子の前記一方の端子に接続されており、かつ、第３の電極を出力端子とするトランジスタと、を具備することを特徴とするものである。
この電流ミラー回路においては、線形領域で動作させるトランジスタの代わりに抵抗素子を用いても最小許容電圧を低くすることができる。
また、前記課題を解決するために、本発明のまた他の態様に係る電流ミラー回路は、第１の電極が第１の電位に接続されているとともに、第２の電極が前記第１の電位よりも低電位の第２の電位に接続されている第１のトランジスタと、第１の電極が前記第１の電位および前記第１のトランジスタの前記第１の電極に接続されているとともに、第２の電極が前記第２の電位に接続されている第２のトランジスタと、高電位側の入力端子が前記第１のトランジスタの前記第１の電極に接続されているとともに、低電位側の入力端子が前記第２のトランジスタの第３の電極に接続されているオペアンプと、第１の電極が前記オペアンプの出力端子に接続されているとともに、第２の電極が前記オペアンプの前記低電位側の入力端子および前記第２のトランジスタの前記第３の電極に接続されており、かつ、第３の電極を出力端子とする第３のトランジスタと、第１の電極が前記第２の電位に接続されているとともに、第２の電極が前記第１の電位に接続されており、かつ、前記第２の電極が前記第１のトランジスタの前記第１の電極および前記第２のトランジスタの前記第１の電極に接続されており、さらに第３の電極が前記オペアンプの前記高電位側の入力端子および前記第１のトランジスタの前記第３の電極に接続されている第４のトランジスタと、を具備することを特徴とするものである。
この電流ミラー回路においては、第４のトランジスタを設けることにより、最小許容電圧を低くすることができる。
さらに、前記課題を解決するために、本発明のさらに他の態様に係る電流ミラー回路は、ゲートおよびソースがそれぞれ接続され、線形領域で動作する第１および第２のＮＭＯＳトランジスタと、前記第２のＮＭＯＳトランジスタと直列に接続され、一端が出力端子に接続された第３のＮＭＯＳトランジスタと、前記第１のＮＭＯＳトランジスタのドレインの電圧と前記第２のＮＭＯＳトランジスタのドレインの電圧とが等しくなるように前記第３のＮＭＯＳトランジスタのゲートの電圧を制御する制御回路と、を具備することを特徴とするものである。
この電流ミラー回路においては、制御回路により第１のＮＭＯＳトランジスタのドレインの電圧と第２のＮＭＯＳトランジスタのドレインの電圧とが等しくなるように第３のＮＭＯＳトランジスタのゲートの電圧を制御するので、最小許容電圧を低くすることができる。
本発明に係る電流ミラー回路は、出力電圧の最小許容電圧がより低く設定されている。
以下、本発明に係る各実施形態を図面を参照しつつ説明する。
（第１の実施の形態）
先ず、本発明に係る第１実施形態を図１〜図４を参照しつつ説明する。図１は、本実施形態に係る電流ミラー回路を示す回路図である。図２は、図１に示す電流ミラー回路の動作シミュレーションに用いたオペアンプを示す回路図である。図３は、図１中Ｘ１、Ｙ１、Ｚ１における電圧の値をグラフにして示す図である。図４は、図１に示す電流ミラー回路における出力電圧に対する出力電流の特性をグラフにして示す図である。
図１に示すように、本実施形態の電流ミラー回路１は、第１〜第３の３個のトランジスタＭ１，Ｍ２，Ｍ３および１個のオペアンプ２などから構成されている。第１〜第３の各トランジスタＭ１，Ｍ２，Ｍ３は、ＮＭＯＳトランジスタである。
第１のＮＭＯＳトランジスタＭ１が有する第１の電極としてのゲート電極Ｍ１g は、第１の電位として従来よりも高電位な基準電位Ｖref に電気的に接続されている。また、第１のＮＭＯＳトランジスタＭ１が有する第２の電極としてのソース電極Ｍ１s は、第１の電位よりも低電位の第２の電位に電気的に接続されている。具体的には、第１のＮＭＯＳトランジスタＭ１のソース電極Ｍ１s は接地されている。そして、第１のＮＭＯＳトランジスタＭ１が有する第３の電極としてのドレイン電極Ｍ１d は、第２の電位よりも高電位の第３の電位に電気的に接続されている。具体的には、第１のＮＭＯＳトランジスタＭ１のドレイン電極Ｍ１d は、電源電位Ｖdd に電気的に接続されている。より具体的には、図１に示すように、第１のＮＭＯＳトランジスタＭ１のドレイン電極Ｍ１d には、電源安定化回路を介して電源電位Ｖdd が供給されている。さらに、第１のＮＭＯＳトランジスタＭ１のドレイン電極Ｍ１d は、後述するオペアンプ２が有する高電位側（＋側）の入力端子２in＋に電気的に接続されている。
また、第２のＮＭＯＳトランジスタＭ２が有する第１の電極としてのゲート電極Ｍ２g は、第１の電位として従来よりも高電位な基準電位Ｖref に電気的に接続されている。それとともに、第２のＮＭＯＳトランジスタＭ２のゲート電極Ｍ２g は、第１のＮＭＯＳトランジスタＭ１のゲート電極Ｍ１g に電気的に接続されている。また、第２のＮＭＯＳトランジスタＭ２が有する第２の電極としてのソース電極Ｍ２s は、第１の電位よりも低電位の第２の電位に電気的に接続されている。具体的には、第２のＮＭＯＳトランジスタＭ２のソース電極Ｍ２s は接地されている。そして、第２のＮＭＯＳトランジスタＭ２が有する第３の電極としてのドレイン電極Ｍ２d は、後述する第３のＮＭＯＳトランジスタＭ３が有する第２の電極としてのソース電極Ｍ３s に電気的に接続されている。それとともに、第２のＮＭＯＳトランジスタＭ２のドレイン電極Ｍ２d は、後述するオペアンプ２が有する低電位側（−側）の入力端子２in−に電気的に接続されている。
また、第３のＮＭＯＳトランジスタＭ３が有する第１の電極としてのゲート電極Ｍ３g は、後述するオペアンプ２が有する出力端子２out に電気的に接続されている。また、第３のＮＭＯＳトランジスタＭ３が有する第２の電極としてのソース電極Ｍ３s は、オペアンプ２が有する低電位側の入力端子２in−に電気的に接続されている。それとともに、第３のＮＭＯＳトランジスタＭ３のソース電極Ｍ３s は、前述したように第２のＮＭＯＳトランジスタＭ２のドレイン電極Ｍ２d に電気的に接続されている。そして、第３のＮＭＯＳトランジスタＭ３が有する第３の電極としてのドレイン電極Ｍ３d は、出力端子として設定されている。図１に示すように、第３のＮＭＯＳトランジスタＭ３のドレイン電極Ｍ３d から出力される電圧の値をＶout とする。
オペアンプ２の高電位側の入力端子２in＋には、第３の電位としての電源電位Ｖdd に電気的に接続されている。それとともに、オペアンプ２の高電位側の入力端子２in＋は、前述したように第１のＮＭＯＳトランジスタＭ１のドレイン電極Ｍ１d に電気的に接続されている。また、オペアンプ２の低電位側の入力端子２in−は、前述したように第２のＮＭＯＳトランジスタＭ２のドレイン電極Ｍ２d および第３のＮＭＯＳトランジスタＭ３のソース電極Ｍ３s に電気的に接続されている。そして、オペアンプ２が有する出力端子２out は、前述したように第３のＮＭＯＳトランジスタＭ３のゲート電極Ｍ３g に電気的に接続されている。図２には、オペアンプ２の詳細な回路図を示す。なお、このオペアンプ２は、第１のＮＭＯＳトランジスタＭ１のゲート電極Ｍ１g の電圧値と第２のＮＭＯＳトランジスタＭ２のゲート電極Ｍ２g の電圧値とが等しくなるように第３のＮＭＯＳトランジスタＭ１のゲート電極Ｍ３g の電圧値を制御する制御回路として機能する。
前述したように、第１のＮＭＯＳトランジスタＭ１のゲート電極Ｍ１g および第２のＮＭＯＳトランジスタＭ２のゲート電極Ｍ２g をともに第１のＮＭＯＳトランジスタＭ１のゲート電極Ｍ１g および第２のＮＭＯＳトランジスタＭ２が線形領域で動作する電圧である基準電位Ｖref に電気的に接続する。これにより、第１のＮＭＯＳトランジスタＭ１および第２のＮＭＯＳトランジスタＭ２をともに線形領域で作動させる。また、オペアンプ２により、第１のＮＭＯＳトランジスタＭ１のドレイン−ソース間の電圧Ｖds1 を第２のＮＭＯＳトランジスタＭ２のドレイン−ソース間の電圧Ｖds2 と略同じ大きさに設定する。それととともに、カスコード素子として第３のＮＭＯＳトランジスタＭ３を設ける。これらにより、チャネル長変調効果による入出力電流間の誤差を殆ど無くすことができる。さらに、基準電位Ｖref を、例えば約２．５Ｖという従来に比べて非常に高い値に設定することにより、第１のＮＭＯＳトランジスタＭ１および第２のＮＭＯＳトランジスタＭ２をともに深い線形領域で動作させることができる。
また、図１に示すように、オペアンプ２の高電位側の入力端子２in＋と第１のＮＭＯＳトランジスタＭ１のドレイン電極Ｍ１d との接続部のノードをＸ１とする。それとともに、オペアンプ２の低電位側の入力端子２in−と第２のＮＭＯＳトランジスタＭ２のドレイン電極Ｍ２d および第３のＮＭＯＳトランジスタＭ３のソース電極Ｍ３s との接続部のノードをＹ１とする。前述した構成からなる電流ミラー回路１においては、Ｘ１における電圧ＶX1 とＹ１における電圧ＶY1 とを略等しい高さに設定するように、オペアンプ２および第３のＮＭＯＳトランジスタＭ３が動作するので、基準電流Ｉref の大きさに応じて出力電流Ｉout の大きさが変化するようになる。例えば、Ｘ１における電圧ＶX1 とＹ１における電圧ＶY1 とを略等しい電圧値になると、出力電流Ｉout の大きさは基準電流Ｉref の大きさと略等しくなる。したがって、図３に示すように、電流ミラー回路１の出力電圧Ｖout が約０．１８Ｖ以上の範囲では、ＶX1 とＶY1 とが略同じ大きさになる。また、電流ミラー回路１の出力電圧Ｖout が約０．４５Ｖ以上の場合には、オペアンプ２の出力電圧ＶZ1 が安定する。
さらに、図４に示すように、前述した構成からなる電流ミラー回路１においては、図４中Ｌ１で示す線形領域の幅が、電流ミラー回路１の出力電圧Ｖout に換算して０Ｖ〜約０．１４Ｖまでと非常に狭くなっている。すなわち、電流ミラー回路１の最小許容電圧は従来の電流ミラー回路よりも大幅に低く設定されている。
ここで、図５〜図７を参照しつつ、本実施形態に対する比較例としての従来技術に係る電流ミラー回路とその動作状態について簡潔に説明する。図５は、実施形態に対する比較例としての前記非特許文献１にある従来技術に係る電流ミラー回路を示す回路図である。図６は、図５中ＸＰ、ＹＰ、ＺＰにおける電圧の値をグラフにして示す図である。図７は、図５に示す電流ミラー回路における出力電圧に対する出力電流の特性をグラフにして示す図である。
図５に示す電流ミラー回路１０１は、ハイ・コンプライアンス・レギュレーテッド・カスコード・カレント・ミラー回路（High Compliance Regulated Cascode Current Mirror Circuit）と呼ばれる電流ミラー回路であり、従来では最小許容電圧が最も低く抑えられている電流ミラー回路の一つである。この電流ミラー回路１０１は、第１のトランジスタＭ１０１および第２のトランジスタＭ１０２のそれぞれのゲート−ソース間電圧のみならず、ドレイン−ソース間電圧も略等しい大きさに設定することにより、第１のトランジスタＭ１０１および第２のトランジスタＭ１０２を線形領域で動作させることを狙ってなされたものである。なお、この電流ミラー回路１０１が備える第１〜第４の４個のトランジスタは、すべてＮＭＯＳトランジスタである。
図５に示す回路構成によれば、第１のトランジスタＭ１０１のゲート電圧は第２のトランジスタＭ１０２のゲート電圧と略等しい。ここで、オペアンプ１０２の高電位側の入力端子１０２ｈin と第１のＮＭＯＳトランジスタＭ１０１のゲート電極Ｍ１０１g との接続部のノードをＸ１０１とする。それとともに、オペアンプ１０２の低電位側の入力端子１０２ｌin と第２のＮＭＯＳトランジスタＭ１０２のドレイン電極Ｍ１０２d および第３のＮＭＯＳトランジスタＭ１０３のソース電極Ｍ１０３s との接続部のノードをＹ１０１とする。そして、図５に示すように、電源電位Ｖdd と第１のトランジスタＭ１０１のドレイン電極Ｍ１０１d との間に第４のトランジスタＭ１０４を設ける。これにより、ノードＸ１０１における電圧ＶX101 が下がる。この結果、第１のＮＭＯＳトランジスタＭ１０１を線形領域で動作させることができる。また、オペアンプ１０２により、第１のトランジスタＭ１０１のドレイン電圧と第２のトランジスタＭ１０２のドレイン電圧とが略等しくなる。この結果、第１のＮＭＯＳトランジスタＭ１０１のみならず、第２のＮＭＯＳトランジスタＭ１０２も線形領域で動作させることができる。すなわち、電流ミラー回路１０１の最小許容電圧を低くすることができる。
ところが、図６に示すように、電流ミラー回路１０１においては、その出力電圧Ｖout を約０．２２Ｖ以上でなければ、ＶX101 とＶY101 とが略同じ大きさにならない。また、電流ミラー回路１０１の出力電圧Ｖout を約０．５Ｖ以上でなければ、オペアンプ２の出力電圧ＶZ101 が安定しない。
また、図７に示すように、電流ミラー回路１０１においては、図７中Ｌ１０１で示す線形領域の幅が、電流ミラー回路１の出力電圧Ｖout に換算して０Ｖ〜約０．２５Ｖまでとなっている。すなわち、電流ミラー回路１０１の最小許容電圧は、前述した本実施形態に係る電流ミラー回路１の最小許容電圧に比べて、約０．１１Ｖも高くなっている。
以上説明したように、この第１実施形態に係る電流ミラー回路１では、第１のＮＭＯＳトランジスタＭ１および第２のＮＭＯＳトランジスタＭ２の各ゲート電極Ｍ１g, Ｍ２g に従来よりも高いゲート電圧が印加されるので、第１のＮＭＯＳトランジスタＭ１および第２のＮＭＯＳトランジスタＭ２をともに深い線形領域で動作させて、出力電圧の最小許容電圧をより低く設定することができる。すなわち、電流ミラー回路１は従来の電流ミラー回路よりも低い電圧で動作することができ、省電力である。この結果、電池や小型のバッテリー等で動作する各種の小型（携帯型）電子機器に電流ミラー回路１を組み込めば、それら小型電子機器の動作電圧をより低い電圧値に設定しても安定して使用できるようになる。ひいては、電流ミラー回路１が組み込まれた小型電子機器の動作時間を飛躍的に延ばすことができる。また、第１のＮＭＯＳトランジスタＭ１と第２のＮＭＯＳトランジスタＭ２との間におけるチャネル長変調効果による入出力電流間の誤差を殆ど無くすことができる。
（第２の実施の形態）
次に、本発明に係る第２実施形態を図８〜図１０を参照しつつ説明する。図８は、本実施形態に係る電流ミラー回路を示す回路図である。図９は、図８中Ｘ２、Ｙ２、Ｚ２における電圧の値をグラフにして示す図である。図１０は、図８に示す電流ミラー回路における出力電圧に対する出力電流の特性をグラフにして示す図である。なお、前述した第１実施形態と同一部分には同一符号を付して、その詳しい説明を省略する。
本実施形態は、前述した第１実施形態の電流ミラー回路１が備える第１のＮＭＯＳトランジスタＭ１および第２のＮＭＯＳトランジスタＭ２の代わりに、線形素子の１種である抵抗素子を用いて電流ミラー回路を構成したものである。以下、詳しく説明する。
図８に示すように、本実施形態の電流ミラー回路１１は、第１および第２の２個の抵抗素子Ｒ１，Ｒ２、トランジスタＭ３、および１個のオペアンプ２などから構成されている。なお、トランジスタＭ３は、前述した第１実施形態の電流ミラー回路１における第３のＮＭＯＳトランジスタＭ３と同等である。したがって、以下の説明においては、トランジスタＭ３を第３のＮＭＯＳトランジスタＭ３と称することとする。
第１の抵抗素子Ｒ１が有する一方の端子は、第１の電位としての電源電位Ｖdd に電気的に接続されている。それとともに、第１の抵抗素子Ｒ１の一方の端子は、オペアンプ２が有する高電位側の入力端子２in＋に電気的に接続されている。第１の抵抗素子Ｒ１が有する他方の端子は、第１の電位よりも低電位の第２の電位に電気的に接続されている。具体的には、第１の抵抗素子Ｒ１の他方の端子は接地されている。
また、第２の抵抗素子Ｒ２が有する一方の端子は、オペアンプ２が有する低電位側の入力端子２in−に電気的に接続されている。それとともに、第２の抵抗素子Ｒ２の一方の端子は、第３のＮＭＯＳトランジスタＭ３のソース電極Ｍ３s に電気的に接続されている。また、第２の抵抗素子Ｒ２が有する他方の端子は、第１の抵抗素子Ｒ１の他方の端子と同様に、接地されている。
また、第３のＮＭＯＳトランジスタＭ３が有する第１の電極としてのゲート電極Ｍ３g は、オペアンプ２が有する出力端子２out に電気的に接続されている。また、第３のＮＭＯＳトランジスタＭ３が有する第２の電極としてのソース電極Ｍ３s は、オペアンプ２が有する低電位側の入力端子２in−に電気的に接続されている。それとともに、第３のＮＭＯＳトランジスタＭ３のソース電極Ｍ３s は、第２の抵抗素子の一方の端子に電気的に接続されている。そして、第３のＮＭＯＳトランジスタＭ３が有する第３の電極としてのドレイン電極Ｍ３d は、出力端子として設定されている。
さらに、オペアンプ２の高電位側の入力端子２in＋は、第１の電位としての電源電位Ｖdd に電気的に接続されている。それとともに、オペアンプ２の高電位側の入力端子２in＋は、前述したように第１の抵抗素子Ｒ１の一方の端子に電気的に接続されている。また、オペアンプ２の低電位側の入力端子２in−は、前述したように第２の抵抗素子Ｒ２の一方の端子および第３のＮＭＯＳトランジスタＭ３のソース電極Ｍ３s に電気的に接続されている。そして、オペアンプ２が有する出力端子２out は、前述したように第３のＮＭＯＳトランジスタＭ３のゲート電極Ｍ３g に電気的に接続されている。
本実施形態において、第１の抵抗素子Ｒ１の抵抗値と第２の抵抗素子Ｒ２の抵抗値とを略同じ大きさに設定する。例えば、第１の抵抗素子Ｒ１の抵抗値および第２の抵抗素子Ｒ２の抵抗値を、それぞれ約１ｋΩに設定する。なお、第１の抵抗素子Ｒ１の抵抗値および第２の抵抗素子Ｒ２の抵抗値はともに小さい方が良いが、小さ過ぎると飽和領域での勾配（傾き）が大きくなるので、約１ｋΩが好ましい。それとともに、オペアンプ２により、第１の抵抗素子Ｒ１の両端子間の電圧と第２の抵抗素子Ｒ２の両端子間の電圧とを略同じ大きさに設定する。また、図８に示すように、オペアンプ２の高電位側の入力端子２in＋と第１の抵抗素子の一方の端子との接続部のノードをＸ２とする。それとともに、オペアンプ２の低電位側の入力端子２in−と第２の抵抗素子の一方の端子および第３のトランジスタＭ３のソース電極Ｍ３s との接続部のノードをＹ２とする。
前述した構成からなる電流ミラー回路１１においては、Ｘ２における電圧ＶX2 とＹ２における電圧ＶY2 とを略等しい高さに設定することにより、基準電流Ｉref の大きさが出力電流Ｉout の大きさと略等しくなる。図９に示すように、前述した第１実施形態の電流ミラー回路１と同様に電流ミラー回路１１の出力電圧Ｖout が約０．１８Ｖ以上になると、ＶX2 とＶY2 とが略同じ大きさになる。また、前述した第１実施形態の電流ミラー回路１と同様に電流ミラー回路１1の出力電圧Ｖout が約０．４５Ｖ以上になると、オペアンプ２の出力電圧ＶZ2 が安定する。
さらに、図１０に示すように、前述した構成からなる電流ミラー回路１１においては、図１０中Ｌ２で示す線形領域の幅が、電流ミラー回路１１の出力電圧Ｖout に換算して０Ｖ〜約０．１８Ｖまでと、前述した第１実施形態の電流ミラー回路１と同程度に狭くなっている。すなわち、電流ミラー回路１１の最小許容電圧は従来の電流ミラー回路よりも大幅に低く設定されている。また、図１０に示すように、本実施形態の電流ミラー回路１１は、前述した第１実施形態の電流ミラー回路１に比べて飽和領域における電流のコピー精度が向上されている。
以上説明したように、この第２実施形態の電流ミラー回路１１によれば、前述した第１実施形態の電流ミラー回路１において線形領域で使用される第１のＮＭＯＳトランジスタＭ１および第２のＮＭＯＳトランジスタＭ２の代わりに、線形素子の一種である第１の抵抗素子Ｒ１および第２の抵抗素子Ｒ２を用いても第１実施形態の電流ミラー回路１と同様の効果を得ることができる。また、第１実施形態の電流ミラー回路１が備える第１のＮＭＯＳトランジスタＭ１および第２のＮＭＯＳトランジスタＭ２の代わりに、第１の抵抗素子Ｒ１および第２の抵抗素子Ｒ２を用いることにより、チャネル長変調効果による入出力電流間の誤差が生じない。さらに、本実施形態の電流ミラー回路１１は、第１実施形態の電流ミラー回路１に比べて飽和領域における電流のコピー精度が向上されている。
（第３の実施の形態）
次に、本発明に係る第３実施形態を図１１〜図１３を参照しつつ説明する。図１１は、本実施形態に係る電流ミラー回路を示す回路図である。図１２は、図１１中Ｘ３、Ｙ３、Ｚ３における電圧の値をグラフにして示す図である。図１３は、図１１に示す電流ミラー回路における出力電圧に対する出力電流の特性をグラフにして示す図である。なお、前述した第１および第２の各実施形態と同一部分には同一符号を付して、その詳しい説明を省略する。
本実施形態は、前述した第１実施形態の電流ミラー回路１が備える第１〜第３のＮＭＯＳトランジスタＭ１，Ｍ２，Ｍ３に加えて、さらに第４のトランジスタＭ４を設けて電流ミラー回路を構成したものである。以下、詳しく説明する。
図１１に示すように、本実施形態の電流ミラー回路２１は、第１〜第４の４個のトランジスタＭ１，Ｍ２，Ｍ３，Ｍ４および１個のオペアンプ２などから構成されている。ただし、第４のトランジスタＭ４だけがＰＭＯＳトランジスタであり、他の第１〜第３の各トランジスタＭ１，Ｍ２，Ｍ３はＮＭＯＳトランジスタである。
第１のＮＭＯＳトランジスタＭ１が有する第１の電極としてのゲート電極Ｍ１g は、第１の電位としての電源電位Ｖdd に電気的に接続されている。それとともに、第１のＮＭＯＳトランジスタＭ１のゲート電極Ｍ１g は、後述する第４のＰＭＯＳトランジスタＭ４が有する第２の電極としてのソース電極Ｍ４s に電気的に接続されている。また、第１のＮＭＯＳトランジスタＭ１が有する第２の電極としてのソース電極Ｍ１s は、第１の電位よりも低電位の第２の電位に電気的に接続されている。具体的には、第１のＮＭＯＳトランジスタＭ１のソース電極Ｍ１s は接地されている。そして、第１のＮＭＯＳトランジスタＭ１が有する第３の電極としてのドレイン電極Ｍ１d は、オペアンプ２が有する高電位側の入力端子２in＋に電気的に接続されている。それとともに、第１のＮＭＯＳトランジスタＭ１のドレイン電極Ｍ１d は、後述する第４のＰＭＯＳトランジスタＭ４が有する第３の電極としてのドレイン電極Ｍ４d に電気的に接続されている。
また、第２のＮＭＯＳトランジスタＭ２が有する第１の電極としてのゲート電極Ｍ２g は、第１の電位としての電源電位Ｖdd に電気的に接続されている。それとともに、第２のＮＭＯＳトランジスタＭ２のゲート電極Ｍ２g は、第１のＮＭＯＳトランジスタＭ１のゲート電極Ｍ１g に電気的に接続されている。さらに、第２のＮＭＯＳトランジスタＭ２のゲート電極Ｍ２g は、後述する第４のＰＭＯＳトランジスタＭ４が有する第２の電極としてのソース電極Ｍ４s に電気的に接続されている。また、第２のＮＭＯＳトランジスタＭ２が有する第２の電極としてのソース電極Ｍ２s は、第１の電位よりも低電位の第２の電位に電気的に接続されている。具体的には、第２のＮＭＯＳトランジスタＭ２のソース電極Ｍ２s は接地されている。そして、第２のＮＭＯＳトランジスタＭ２が有する第３の電極としてのドレイン電極Ｍ２d は、オペアンプ２が有する低電位側の入力端子２in−に電気的に接続されている。それとともに、第２のＮＭＯＳトランジスタＭ２のドレイン電極Ｍ２d は、第３のＮＭＯＳトランジスタＭ３が有する第２の電極としてのソース電極Ｍ３s に電気的に接続されている。
また、第３のＮＭＯＳトランジスタＭ３が有する第１の電極としてのゲート電極Ｍ３g は、オペアンプ２が有する出力端子２out に電気的に接続されている。また、第３のＮＭＯＳトランジスタＭ３が有する第２の電極としてのソース電極Ｍ３s は、オペアンプ２が有する低電位側の入力端子２in−に電気的に接続されている。それとともに、第３のＮＭＯＳトランジスタＭ３のソース電極Ｍ３s は、前述したように第２のＮＭＯＳトランジスタＭ２のドレイン電極Ｍ２d に電気的に接続されている。そして、第３のＮＭＯＳトランジスタＭ３が有する第３の電極としてのドレイン電極Ｍ３d は、出力端子として設定されている。
また、第４のＰＭＯＳトランジスタＭ４が有する第１の電極としてのゲート電極Ｍ４g は、第２の電位に電気的に接続されている。具体的には、第４のＰＭＯＳトランジスタＭ４のゲート電極Ｍ４g は接地されている。また、第４のＰＭＯＳトランジスタＭ４が有する第２の電極としてのソース電極Ｍ４s は、第１の電位としての電源電位Ｖdd に電気的に接続されている。それとともに、第４のＰＭＯＳトランジスタＭ４のソース電極Ｍ４s は、前述したように第１のＮＭＯＳトランジスタＭ１のゲート電極Ｍ１g および第２のＮＭＯＳトランジスタＭ２のゲート電極Ｍ２g に電気的に接続されている。そして、第４のＰＭＯＳトランジスタＭ４が有する第３の電極としてのドレイン電極Ｍ４d は、オペアンプ２が有する高電位側の入力端子２in＋に電気的に接続されている。それとともに、第４のＰＭＯＳトランジスタＭ１のドレイン電極Ｍ４d は、前述したように第１のＮＭＯＳトランジスタＭ１のドレイン電極Ｍ１d に電気的に接続されている。
さらに、オペアンプ２の高電位側の入力端子２in＋は、前述したように第１のＮＭＯＳトランジスタＭ１のドレイン電極Ｍ１d および第４のＰＭＯＳトランジスタＭ４のドレイン電極Ｍ２d に電気的に接続されている。また、オペアンプ２の低電位側の入力端子２in−は、前述したように第２のＮＭＯＳトランジスタＭ２のドレイン電極Ｍ２d および第３のＮＭＯＳトランジスタＭ３のソース電極Ｍ３s に電気的に接続されている。そして、オペアンプ２の出力端子２out は、前述したように第３のＮＭＯＳトランジスタＭ３のゲート電極Ｍ３g に電気的に接続されている。
前述したように、第１のＮＭＯＳトランジスタＭ１のゲート電極Ｍ１g および第２のＮＭＯＳトランジスタＭ２のゲート電極Ｍ２g をともに電源電位Ｖdd に電気的に接続する。これにより、第１のＮＭＯＳトランジスタＭ１および第２のＮＭＯＳトランジスタＭ２をともに線形領域で作動させる。また、オペアンプ２および第３のＮＭＯＳトランジスタＭ３により、第１のＮＭＯＳトランジスタＭ１のドレイン−ソース間の電圧Ｖds1 を第２のＮＭＯＳトランジスタＭ２のドレイン−ソース間の電圧Ｖds2 と略同じ大きさに設定する。それととともに、カスコード素子として第３のＮＭＯＳトランジスタＭ３を設ける。これらにより、チャネル長変調効果による入出力電流間の誤差を殆ど無くすことができる。
また、図１１に示すように、オペアンプ２の高電位側の入力端子２in＋と第１のＮＭＯＳトランジスタＭ１のゲート電極Ｍ１g および第４のＰＭＯＳトランジスタＭ４のドレイン電極Ｍ１d との接続部のノードをＸ３とする。それとともに、オペアンプ２の低電位側の入力端子２in−と第２のＮＭＯＳトランジスタＭ２のドレイン電極Ｍ２d および第３のＮＭＯＳトランジスタＭ３のソース電極Ｍ３s との接続部のノードをＹ３とする。前述した構成からなる電流ミラー回路２１においては、Ｘ３における電圧ＶX3 とＹ３における電圧ＶY3 とが略等しい電圧値となることにより、基準電流Ｉref の大きさが出力電流Ｉout の大きさと略等しくなる。図１２に示すように、前述した第１および第２の各実施形態の電流ミラー回路１，１１と同様に電流ミラー回路２１の出力電圧Ｖout を約０．１８Ｖ以上になると、ＶX3 とＶY3 とが略同じ大きさになる。また、前述した第１および第２の各実施形態の電流ミラー回路１，１１と同様に電流ミラー回路２１の出力電圧Ｖout を約０．４５Ｖ以上になると、オペアンプ２の出力電圧ＶZ3 が安定する。
さらに、図１３に示すように、前述した構成からなる電流ミラー回路２１においては、図１３中Ｌ３で示す線形領域の幅が、電流ミラー回路２１の出力電圧Ｖout に換算して０Ｖ〜約０．１８Ｖまでと、前述した第１および第２の各実施形態の電流ミラー回路１，１１と同程度に狭くなっている。すなわち、電流ミラー回路２１の最小許容電圧は従来の電流ミラー回路よりも大幅に低く設定されている。また、図１３に示すように、本実施形態の電流ミラー回路２１は、前述した第２実施形態の電流ミラー回路１１と同様に、前述した第１実施形態の電流ミラー回路１に比べて飽和領域における電流のコピー精度が向上されている。
以上説明したように、この第３実施形態によれば、前述した第１および第２の各実施形態と同様の効果を得ることができる。また、電源電位Ｖdd と第１のＮＭＯＳトランジスタＭ１のドレイン電極Ｍ１d との間に第４のトランジスタＭ４を介在させることにより、ノードＸ３における電位を下げることができる。特に、第４のトランジスタＭ４にＰＭＯＳトランジスタを用い、かつ、そのゲート電圧を接地電位（ＧＮＤ）とすることにより、第４のトランジスタＭ４がＮＭＯＳトランジスタからなる前述した第１実施形態に対する比較例としての従来技術に係る電流ミラー回路１０１に比べて最小許容電圧をより低く設定することができる。
なお、本発明に係る電流ミラー回路は、前述した第１〜第３の各実施形態には制約されない。本発明の趣旨を逸脱しない範囲で、それらの構成や設定などの一部を種々様々な設定に変更したり、あるいは各種設定を適宜、適当に組み合わせて用いたりして実施することができる。
例えば、第１〜第３の各トランジスタＭ１，Ｍ２，Ｍ３を、ＮＭＯＳではなくＰＭＯＳを用いて構成するとともに、オペアンプ２をＰＭＯＳトランジスタを差動対とする構成としてもよい。この場合、第１〜第３の各トランジスタＭ１，Ｍ２，Ｍ３の各電極に接続される電位の高低の関係を適宜、適正に設定することにより、前述した第１〜第３の各実施形態に係る電流ミラー回路１，１１，２１と同様の効果を得ることができる。また、カスコード素子としての第３のトランジスタＭ３を始めとして、第１〜第４の各トランジスタＭ１，Ｍ２，Ｍ３，Ｍ４を、ＭＯＳＦＥＴの代わりにバイポーラトランジスタを用いて構成しても構わない。
さらに、前述した第１〜第３の各実施形態に係る電流ミラー回路１，１１，２１を電流源として用いて、オペアンプやデジタル／アナログコンバータ（ＤＡＣ）、さらには携帯可能な各種の小型電子機器を構成したりしても構わない。電流ミラー回路１，１１，２１は最小許容電圧が低く、かつ、低電圧でも動作が安定しているので、より安定した電流源として機能することができる。また、低電圧で動作可能であるとともに、動作時間を飛躍的に延ばすこともできる。したがって、電流ミラー回路１，１１，２１を電流源として用いて構成されたオペアンプやデジタル／アナログコンバータ（ＤＡＣ）は、動作が安定しているとともに、省電力、小エネルギー、かつ、高性能である。
第１実施形態に係る電流ミラー回路を示す回路図。 図１に示す電流ミラー回路の動作シミュレーションに用いたオペアンプを示す回路図。 図１中Ｘ１、Ｙ１、Ｚ１における電圧の値をグラフにして示す図。 図１に示す電流ミラー回路における出力電圧に対する出力電流の特性をグラフにして示す図。 第１実施形態に対する比較例としての従来技術に係る電流ミラー回路を示す回路図。 図５中ＸＰ、ＹＰ、ＺＰにおける電圧の値をグラフにして示す図。 図５に示す電流ミラー回路における出力電圧に対する出力電流の特性をグラフにして示す図。 第２実施形態に係る電流ミラー回路を示す回路図。 図８中Ｘ２、Ｙ２、Ｚ２における電圧の値をグラフにして示す図。 図８に示す電流ミラー回路における出力電圧に対する出力電流の特性をグラフにして示す図。 第３実施形態に係る電流ミラー回路を示す回路図。 図１１中Ｘ３、Ｙ３、Ｚ３における電圧の値をグラフにして示す図。 図１１に示す電流ミラー回路における出力電圧に対する出力電流の特性をグラフにして示す図。
符号の説明
１，１１，２１…電流ミラー回路
２…オペアンプ（制御回路）
２in＋…オペアンプの高電位側の入力端子
２in−…オペアンプの低電位側の入力端子
２out …オペアンプの出力端子
Ｍ１…第１のＮＭＯＳトランジスタ（第１のトランジスタ）
Ｍ１g …第１のＮＭＯＳトランジスタのゲート電極（第１のトランジスタの第１の電極）
Ｍ１s …第１のＮＭＯＳトランジスタのソース電極（第１のトランジスタの第２の電極）
Ｍ１d …第１のＮＭＯＳトランジスタのドレイン電極（第１のトランジスタの第３の電極）
Ｍ２…第２のＮＭＯＳトランジスタ（第２のトランジスタ）
Ｍ２g …第２のＮＭＯＳトランジスタのゲート電極（第２のトランジスタの第１の電極）
Ｍ２s …第２のＮＭＯＳトランジスタのソース電極（第２のトランジスタの第２の電極）
Ｍ２d …第２のＮＭＯＳトランジスタのドレイン電極（第２のトランジスタの第３の電極）
Ｍ３…第３のＮＭＯＳトランジスタ（第３のトランジスタ）
Ｍ３g …第３のＮＭＯＳトランジスタのゲート電極（第３のトランジスタの第１の電極）
Ｍ３s …第３のＮＭＯＳトランジスタのソース電極（第３のトランジスタの第２の電極）
Ｍ３d …第３のＮＭＯＳトランジスタのドレイン電極（第３のトランジスタの第３の電極）
Ｍ４…第４のＰＭＯＳトランジスタ（第４のトランジスタ）
Ｍ４g …第４のＰＭＯＳトランジスタのゲート電極（第４のトランジスタの第１の電極）
Ｍ４s …第４のＰＭＯＳトランジスタのソース電極（第４のトランジスタの第２の電極）
Ｍ４d …第４のＰＭＯＳトランジスタのドレイン電極（第４のトランジスタの第３の電極）
Ｒ１…第１の抵抗素子
Ｒ２…第２の抵抗素子
Ｘ１…オペアンプの高電位側の入力端子と第１のＮＭＯＳトランジスタのドレイン電極との接続部のノード（オペアンプの高電位側の入力端子と第１のトランジスタの第３の電極との接続部）
Ｙ１…オペアンプの低電位側の入力端子と第２のＮＭＯＳトランジスタのドレイン電極および第３のＮＭＯＳトランジスタのソース電極との接続部のノード（オペアンプの低電位側の入力端子と第２のトランジスタの第３の電極および第３のトランジスタの第２の電極との接続部）
Ｘ２…オペアンプの高電位側の入力端子と第１の抵抗素子の一方の端子との接続部のノード（オペアンプの高電位側の入力端子と第１の抵抗素子の一方の端子との接続部）
Ｙ２…オペアンプの低電位側の入力端子と第２の抵抗素子の一方の端子および第３のトランジスタＭ３のソース電極との接続部のノード（オペアンプの低電位側の入力端子と第２の抵抗素子の一方の端子および第３のトランジスタの第２の電極との接続部）
Ｘ３…オペアンプの高電位側の入力端子と第１のＮＭＯＳトランジスタのゲート電極および第４のＰＭＯＳトランジスタのドレイン電極との接続部のノード（オペアンプの高電位側の入力端子と第１のトランジスタの第３の電極および第４のトランジスタの第３の電極との接続部）
Ｙ３…オペアンプの低電位側の入力端子と第２のＮＭＯＳトランジスタのドレイン電極および第３のＮＭＯＳトランジスタのソース電極との接続部のノード（オペアンプの低電位側の入力端子と第２のトランジスタの第３の電極および第３のトランジスタの第２の電極との接続部）
Ｖref …基準電位（第１の電位）
ＧＮＤ…接地電位（第２の電位）
Ｖdd …電源電位（第３の電位、第１の電位）

Claims (17)

  1. 第１の電極が第１の電位に接続されているとともに、第２の電極が前記第１の電位よりも低電位の第２の電位に接続されており、かつ、第３の電極が前記第２の電位よりも高電位の第３の電位に接続されている第１のトランジスタと、
    第１の電極が前記第１の電位および前記第１のトランジスタの前記第１の電極に接続されているとともに、第２の電極が前記第２の電位に接続されている第２のトランジスタと、
    高電位側の入力端子が前記第３の電位および前記第１のトランジスタの前記第３の電極に接続されており、かつ、低電位側の入力端子が前記第２のトランジスタの第３の電極に接続されているオペアンプと、
    第１の電極が前記オペアンプの出力端子に接続されているとともに、第２の電極が前記オペアンプの前記低電位側の入力端子および前記第２のトランジスタの前記第３の電極に接続されており、かつ、第３の電極を出力端子とする第３のトランジスタと、
    を具備することを特徴とする電流ミラー回路。
  2. 前記第１〜第３の各トランジスタは、ＮＭＯＳトランジスタであることを特徴とする請求項１に記載の電流ミラー回路。
  3. 前記第１の電極はゲート電極であり、前記第２の電極はソース電極であり、かつ、前記第３の電極はドレイン電極であることを特徴とする請求項１または２に記載の電流ミラー回路。
  4. 前記第１の電位は基準電位であり、前記第２の電位は接地電位であり、かつ、前記第３の電位は電源電位であることを特徴とする請求項１〜３のうちのいずれかに記載の電流ミラー回路。
  5. 前記オペアンプの前記高電位側の入力端子と前記第１のトランジスタの前記第３の電極との接続部における電位は、前記オペアンプの前記低電位側の入力端子と前記第２のトランジスタの前記第３の電極および前記第３のトランジスタの前記第２の電極との接続部における電位と等しい高さに設定されていることを特徴とする請求項１〜４のうちのいずれかに記載の電流ミラー回路。
  6. 一方の端子が第１の電位に接続されているとともに、他方の端子が前記第１の電位よりも低電位の第２の電位に接続されている第１の抵抗素子と、
    高電位側の入力端子が前記第１の電位および前記第１の抵抗素子の前記一方の端子に接続されているオペアンプと、
    一方の端子が前記オペアンプの低電位側の入力端子に接続されているとともに、他方の端子が前記第２の電位に接続されている第２の抵抗素子と、
    第１の電極が前記オペアンプの出力端子に接続されているとともに、第２の電極が前記オペアンプの前記低電位側の入力端子および前記第２の抵抗素子の前記一方の端子に接続されており、かつ、第３の電極を出力端子とするトランジスタと、
    を具備することを特徴とする電流ミラー回路。
  7. 前記トランジスタは、ＮＭＯＳトランジスタであることを特徴とする請求項６に記載の電流ミラー回路。
  8. 前記第１の電極はゲート電極であり、前記第２の電極はソース電極であり、かつ、前記第３の電極はドレイン電極であることを特徴とする請求項６または７に記載の電流ミラー回路。
  9. 前記第１の抵抗素子と前記第２の抵抗素子とは、抵抗値が等しいことを特徴とする請求項６〜８のうちのいずれかに記載の電流ミラー回路。
  10. 前記第１の電位は電源電位であるとともに、前記第２の電位は接地電位であることを特徴とする請求項６〜９のうちのいずれかに記載の電流ミラー回路。
  11. 前記オペアンプの前記高電位側の入力端子と前記第１の抵抗素子の前記一方の端子との接続部における電位は、前記オペアンプの前記低電位側の入力端子と前記第２の抵抗素子の前記一方の端子および前記第３のトランジスタの前記第２の電極との接続部における電位と等しい高さに設定されていることを特徴とする請求項６〜１０のうちのいずれかに記載の電流ミラー回路。
  12. 第１の電極が第１の電位に接続されているとともに、第２の電極が前記第１の電位よりも低電位の第２の電位に接続されている第１のトランジスタと、
    第１の電極が前記第１の電位および前記第１のトランジスタの前記第１の電極に接続されているとともに、第２の電極が前記第２の電位に接続されている第２のトランジスタと、
    高電位側の入力端子が前記第１のトランジスタの前記第１の電極に接続されているとともに、低電位側の入力端子が前記第２のトランジスタの第３の電極に接続されているオペアンプと、
    第１の電極が前記オペアンプの出力端子に接続されているとともに、第２の電極が前記オペアンプの前記低電位側の入力端子および前記第２のトランジスタの前記第３の電極に接続されており、かつ、第３の電極を出力端子とする第３のトランジスタと、
    第１の電極が前記第２の電位に接続されているとともに、第２の電極が前記第１の電位に接続されており、かつ、前記第２の電極が前記第１のトランジスタの前記第１の電極および前記第２のトランジスタの前記第１の電極に接続されており、さらに第３の電極が前記オペアンプの前記高電位側の入力端子および前記第１のトランジスタの前記第３の電極に接続されている第４のトランジスタと、
    を具備することを特徴とする電流ミラー回路。
  13. 前記第１〜第３の各トランジスタはＮＭＯＳトランジスタであるとともに、前記第４のトランジスタはＰＭＯＳトランジスタであることを特徴とする請求項１２に記載の電流ミラー回路。
  14. 前記第１の電極はゲート電極であり、前記第２の電極はソース電極であり、かつ、前記第３の電極はドレイン電極であることを特徴とする請求項１２または１３に記載の電流ミラー回路。
  15. 前記第１の電位は電源電位であるとともに、前記第２の電位は接地電位であることを特徴とする請求項１２〜１４のうちのいずれかに記載の電流ミラー回路。
  16. 前記オペアンプの前記高電位側の入力端子と前記第１のトランジスタの前記第３の電極および前記第４のトランジスタの前記第３の電極との接続部における電位は、前記オペアンプの前記低電位側の入力端子と前記第２のトランジスタの前記第３の電極および前記第３のトランジスタの前記第２の電極との接続部における電位と等しい高さに設定されていることを特徴とする請求項１２〜１５のうちのいずれかに記載の電流ミラー回路。
  17. ゲートおよびソースがそれぞれ接続され、線形領域で動作する第１および第２のＮＭＯＳトランジスタと、
    前記第２のＮＭＯＳトランジスタと直列に接続され、一端が出力端子に接続された第３のＮＭＯＳトランジスタと、
    前記第１のＮＭＯＳトランジスタのドレインの電圧と前記第２のＮＭＯＳトランジスタのドレインの電圧とが等しくなるように前記第３のＮＭＯＳトランジスタのゲートを制御する制御回路と、
    を具備することを特徴とする電流ミラー回路。
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