CN104518777A - 减小输入/输出(io)驱动器的应力的方案 - Google Patents

减小输入/输出(io)驱动器的应力的方案 Download PDF

Info

Publication number
CN104518777A
CN104518777A CN201410524250.5A CN201410524250A CN104518777A CN 104518777 A CN104518777 A CN 104518777A CN 201410524250 A CN201410524250 A CN 201410524250A CN 104518777 A CN104518777 A CN 104518777A
Authority
CN
China
Prior art keywords
voltage
circuit
coupled
pad
pmos
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201410524250.5A
Other languages
English (en)
Other versions
CN104518777B (zh
Inventor
V·R·皮
V·佳塔瓦德
R·乔汉
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Texas Instruments Inc
Original Assignee
Texas Instruments Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Texas Instruments Inc filed Critical Texas Instruments Inc
Publication of CN104518777A publication Critical patent/CN104518777A/zh
Application granted granted Critical
Publication of CN104518777B publication Critical patent/CN104518777B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
    • H03K19/018592—Coupling arrangements; Interface arrangements using field effect transistors only with a bidirectional operation

Abstract

本发明涉及减小输入/输出(IO)驱动器的应力的方案，提供一种输入/输出(IO)电路，其减小驱动器上的应力而不使用附加基准电压。所述IO电路在接收模式接收过冲电压和下冲电压。所述IO电路包括驱动器电路。所述驱动器电路包括耦合到PMOS晶体管的NMOS晶体管。焊盘耦合到所述驱动器电路。PMOS保护电路耦合到所述驱动器电路和所述焊盘。NMOS保护电路耦合到所述驱动器电路和所述焊盘。NMOS保护电路经配置以在接收模式期间仅在所述焊盘处接收到过冲电压的持续时间上被激活，并且PMOS保护电路经配置以在接收模式期间仅在所述焊盘处接收到下冲电压的持续时间上被激活。

Description

减小输入/输出(IO)驱动器的应力的方案
技术领域
本发明一般涉及集成电路(IC)，并且更具体地涉及保护输入/输出(IO)电路中的驱动器的电路系统。
背景技术
集成电路(IC)包括核心逻辑电路和输入/输出(IO)电路。所述内核逻辑电路执行期望功能并需要称为内核电源电压的低电压。所述IC与其他IC或外部器件(滤波器、传感器等)在被称为IO电源电压的高电压范围上通信。所述IO电路作为内核逻辑电路和外部器件之间的接口。所述IO电路通过称为传输线的电路板迹线或金属导线连接到外部器件。IO电路包括驱动焊盘上的信号以与外部器件接口的驱动器。双向IO电路具有用于将信号发送到外部器件的驱动器(发射模式)以及用于从外部器件接收信号的接收器(接收模式)。便携式媒体器件的不断增加的复杂性和性能需求要求具有在IO电源电压器件和工作在内核电源电压的逻辑电路之间提供电压转换的高电压驱动器的有效IO电路。高速LVCMOS(低电压互补金属氧化物半导体)双向IO面临可靠性问题，该问题由外部器件和传输线之间的阻抗失配所造成的IO电路接口处的过冲电压和下冲电压产生。
在先进技术节点中，内核电源电压和IO电源电压之间的差较大。因此，难以在不影响器件密度的前提下在同一IC上制造IO电路和内核逻辑电路。在先进的技术节点中，目的是减少掩模成本并提高器件密度。因此，低压器件用于制造IO电路并且可靠性问题通过设计工程、器件工程或两者解决。IO电路通常具有由MOSFET(金属氧化物半导体场效应晶体管)制成的驱动器。所述MOSFET是低压器件，并且仅在一定程度上能够承受从外部器件接收到的较高的电源电压，并且电源电压的任何少量增加之后都会导致严重的可靠性问题。因此，接收模式期间焊盘处的过冲电压和下冲电压趋向于显著地过分拉紧MOSFET从而增加IC的故障率。在文献中存在若干机制用于将焊盘处接收到的电压箝位到高于干线电压(即VDDS和GND)。然而，这些机制要求在IC内部产生基准电压。这增加了额外的功率消耗和IO电路设计的复杂性。
发明内容
所提供的该发明内容符合37C.F.R.§1.73，要求简要说明本发明的本质和实质的本发明的概要。其被提交并被理解为不用于解释或限制权利要求的范围或含义。
一个实施例提供一种集成电路中的输入/输出(IO)电路。所述IO电路包括逻辑电路。驱动器电路耦合到所述逻辑电路并且焊盘耦合到所述驱动器电路。PMOS保护电路耦合到所述驱动器电路和焊盘。NMOS保护电路耦合到所述驱动器电路和焊盘。所述PMOS保护电路和所述NMOS保护电路在IO电路的接收模式期间被激活。
一个示例性实施例提供一种集成电路中的输入/输出(IO)电路，其在接收模式中接收过冲电压和下冲电压。所述IO电路包括驱动器电路。所述驱动器电路包括耦合到PMOS晶体管的NMOS晶体管。焊盘耦合到驱动器电路的输出端。所述PMOS晶体管的漏极端子与所述NMOS晶体管的漏极端子耦合以产生驱动器电路的输出。PMOS保护电路耦合到所述焊盘和所述PMOS晶体管的栅极端子。NMOS保护电路耦合到所述焊盘和所述NMOS晶体管的栅极端子。所述NMOS保护电路经配置以仅在接收模式期间所述焊盘处接收到的过冲电压的持续时间上被激活并且所述PMOS保护电路经配置以仅在接收模式期间所述焊盘处接收的下冲电压的持续时间被激活。
另一个实施例提供了一种保护运行在接收模式的输入/输出(IO)电路的方法。所述IO电路包括NMOS晶体管和PMOS晶体管。焊盘处接收到的过冲电压和下冲电压被箝位。NMOS保护电路在所述焊盘接收到的过冲电压的持续时间上被激活并且PMOS保护电路在所述焊盘处接收到的下冲电压的持续时间上被激活。
在随后的附图和具体实施方式中提供其他方面和示例性实施例。
附图说明
图1示出集成电路中的输入/输出(IO)电路的方框图；
图2示出根据一个实施例的集成电路中的输入/输出(IO)电路的方框图；
图3示出根据一个实施例的集成电路中的输入/输出(IO)电路的电路原理图；
图4示出根据一个实施例的集成电路中的输入/输出(IO)电路的电路原理图；
图5示出根据一个实施例的集成电路中的输入/输出(IO)电路的电路原理图；
图6示出根据一个实施例的集成电路中的输入/输出(IO)电路的电路原理图；并且
图7示出根据一个实施例的计算器件。
具体实施方式
图1示出一种集成电路中的输入/输出(IO)电路100的方框图。IO电路100通过传输线118耦合到外部器件120。IO电路100包括逻辑电路102。所述逻辑电路102耦合到驱动器电路108。所述逻辑电路102经配置以提供第一输出(PC)104和第二输出(NC)106到驱动器电路108。所述驱动器电路108由输入/输出(IO)电源电压(VDDS)110供电。电阻器(Ro)107耦合到驱动器电路108的输出端。在一个实施例中，IO电路100中不存在电阻器(Ro)107。焊盘114耦合到电阻器(Ro)107。接收器112耦合到焊盘114。接收器112由VDDS 110供电并提供输出到逻辑电路102。ESD(静电放电)箝位电路116耦合在电阻器(Ro)107和焊盘114之间。ESD箝位电路116接收VDDS 110。传输线118耦合到焊盘114。在一个实施例中，IO电路100耦合到一个或更多个外部器件。
现在对图1中所示的IO电路100的操作进行说明。所述逻辑电路102产生被提供给驱动器108的第一输出(PC)104和第二输出(NC)106。所述驱动器108用于将信号发送到外部器件120(发射模式)并且接收器112用于从外部器件120接收信号(接收模式)。在一个实施例中，在发射模式中，接收器112被无效并且在接收模式中，驱动器108被无效。在另一个实施例中，驱动器108和接收器112在发射模式期间被激活。焊盘114用作IO电路100和外部器件120之间的接口。ESD箝位电路116将输入信号箝位到高于干线电压(VDDS和接地电压(0伏))的限定的电压电平。然而，在IO电路从外部器件120接收信号时的该模式期间，外部驱动器120和传输线118之间的阻抗失配在IO电路100的焊盘114处导致过冲电压和下冲电压。在接收模式期间，焊盘114处的过冲电压和下冲电压趋向于明显地过分拉紧(overstress)驱动器108，从而降低使用IO电路100的器件的可靠性。
图2示出根据一个实施例的集成电路中的输入/输出(IO)电路200的方框图。IO电路200通过传输线218耦合到外部器件220。IO电路200包括逻辑电路202。所述逻辑电路202耦合到驱动器电路208。所述逻辑电路202经配置以提供第一输出(PC)204和第二输出(NC)206到驱动器电路208。所述驱动器电路208由输入/输出(IO)电源电压(VDDS)210供电。电阻器(Ro)207耦合到驱动器电路208的输出端。在一个实施例中，IO电路200中不存在电阻器(Ro)207。焊盘214耦合到电阻器(Ro)207。接收器212耦合到焊盘214。接收器212由VDDS210供电并提供输出到逻辑电路202。PMOS(p-型金属氧化物半导体)保护电路209耦合到焊盘214和驱动器电路208。NMOS(n-型金属氧化物半导体)保护电路211耦合到焊盘214和驱动器电路208。ESD(静电放电)箝位电路216耦合到焊盘214。ESD箝位电路216接收VDDS210。传输线218耦合到焊盘214。在一个实施例中，IO电路200耦合到一个或更多个外部器件。IO电路200可以包括相关领域技术人员已知的一个或更多个附加组件并且为简化描述不在这里讨论。
现在对图2中所示的IO电路200的操作进行说明。所述逻辑电路202产生被提供给驱动器208的第一输出(PC)204和第二输出(NC)206。所述驱动器208用于将信号发送到外部器件220(发射模式)并且接收器222用于从外部器件220接收信号(接收模式)。在一个实施例中，在发射模式中，接收器212被无效并且在接收模式中，驱动器208被无效。在另一个实施例中，驱动器208和接收器222在发射模式期间都被激活。焊盘214用作IO电路200和外部器件220之间的接口。ESD箝位电路226将接收到的信号箝位到高于干线电压(VDDS和接地电压(0伏))的限定的电压电平。在一个实施例中，ESD箝位电路216将接收到的信号箝位到用于构成ESD箝位电路216的ESD二极管的阈值电压。在接收模式期间，当驱动器208被无效时，外部器件220和传输线218之间的阻抗失配在IO电路200的焊盘214处导致过冲电压和下冲电压。这些过冲电压和下冲电压在驱动器中产生电场，其显著地过分拉紧驱动器208，从而降低IO电路200的可靠性。PMOS保护电路209和NMOS保护电路211经配置以阻止驱动器208受到IO电路200的焊盘214处的接收信号中的过冲电压和下冲电压的影响。NMOS保护电路211经配置以仅在接收模式期间的过冲电压的持续时间上被激活并且PMOS保护电路209经配置以仅在接收模式期间的下冲电压的持续时间上被激活。下冲电压是低于负预定阈值的电压并且过冲电压是高于正预定阈值的电压。在一个实施例中，正预定阈值等于IO电源电压(VDDS)210并且负预定阈值等于接地电压(0V)。PMOS保护电路209抑制下冲电压并且NMOS保护电路211抑制过冲电压，从而消除了驱动器208上产生的应力。IO电路200的其中一个优点是，下冲电压抑制和过冲电压抑制不需要额外的基准电压。IO电路200的功能进一步通过图3进行说明。
图3示出根据一个实施例的集成电路中的输入/输出(IO)电路300的电路原理图。IO电路300是图2中所示的输入/输出(IO)电路200的方框图的电路原理图。应当指出，IO电路200可以使用其他电路组件以其他方式实现并且IO电路300是实现IO电路200的许多方式中的其中一种。IO电路300通过传输线318耦合到外部器件320。IO电路300包括逻辑电路302。逻辑电路302耦合到驱动器电路308。驱动器电路308包括PMOS晶体管308a和NMOS晶体管308b。逻辑电路302经配置以在PMOS晶体管308a的栅极端子提供第一输出(PC)304并在NMOS晶体管的栅极端子提供第二输出(NC)306。PMOS晶体管308a的源极端子耦合到输入/输出(IO)电源电压(VDDS)310并且NMOS晶体管308b的源极端子耦合到接地端子303。在一个实施例中，PMOS晶体管的基极(bulk)端子连接到VDDS 310。接地端子提供0伏的接地电压。在一个实施例中，接地端子被限定为不同于0V的电压电平。PMOS晶体管308a的漏极端子和NMOS晶体管308b的漏极端子耦合以提供驱动器电路308的输出。电阻器(Ro)307耦合到驱动器电路308的输出端。在一个实施例中，IO电路300中不存在电阻器(Ro)307。焊盘314耦合到电阻器(Ro)307。接收器312耦合到焊盘314。接收器312由VDDS 310供电并提供输出到逻辑电路302。PMOS(p-型金属氧化物半导体)保护电路309耦合到焊盘314和驱动器电路308。NMOS(n-型金属氧化物半导体)保护电路311耦合到焊盘314和驱动器电路308。PMOS保护电路309耦合到焊盘314和PMOS晶体管308a的栅极端子并且NMOS保护电路311耦合到焊盘314和NMOS晶体管308b的栅极端子。PMOS保护电路309包括RC高通滤波器309AB。RC高通滤波器309AB包括电容器309a和电阻器309b。电容器309a耦合到焊盘314。节点n1耦合到电容器309a。电阻器309b耦合到节点n1。电阻器309b也耦合到VDDS 310。缓冲器309c耦合到节点n1并且缓冲器309c的输出被提供到PMOS晶体管308a的栅极端子。缓冲器309c经配置以接收VDDS 310和内核电源电压(VDD)305。IO电路300可以包括相关领域技术人员已知的一个或更多个附加组件并且为简化描述不在这里讨论。
NMOS保护电路311包括RC高通滤波器311AB。RC高通滤波器311AB包括电容器311a和电阻器311b。电容器311a耦合到所述焊盘314。节点n2耦合到电容器311a。电阻器311b耦合到节点n2。电阻器311b也耦合到接地端子303。缓冲器311c耦合到节点n2并且缓冲器311c的输出被提供给NMOS晶体管308b的栅极端子。缓冲器311c经配置以接收内核电源电压(VDD)305。ESD(静电放电)箝位电路316耦合到焊盘314。ESD箝位电路316接收VDDS 310。传输线318耦合到焊盘314。在一个实施例中，IO电路300耦合到一个或更多个外部器件。
现在对图3所示的IO电路300的操作进行说明。所述逻辑电路303产生被提供给驱动器308的第一输出(PC)304和第二输出(NC)306。所述驱动器308用于将信号发送到外部器件320(发射模式)并且接收器312用于从外部器件320接收信号(接收模式)。在一个实施例中，在发射模式中，接收器312被无效并且在接收模式中，驱动器308被无效。在另一个实施例中，驱动器308和接收器312在发射模式期间都被激活。因此，在接收模式中，从逻辑电路302到驱动器308的第一输出(PC)304和第二输出(PC)306被无效。焊盘314用作IO电路300和外部器件320之间的接口。电阻器(Ro)307用于控制驱动器308的阻抗。ESD箝位电路316将接收到的信号箝位到高于干线电压(VDDS和接地电压(0伏))的限定的电压电平。在一个实施例中，ESD箝位电路316将接收到的信号箝位到用于构成ESD箝位电路316的ESD二极管的阈值电压。在接收模式期间，当驱动器308被无效时，外部器件320和传输线318之间的阻抗失配在IO电路300的焊盘314处产生过冲电压和下冲电压。这些过冲电压和下冲电压在驱动器308中产生电场，其显著地过分拉紧驱动器308，从而降低IO电路300的可靠性。PMOS保护电路309和NMOS保护电路311经配置以防止驱动器308受到IO电路300的焊盘314处的接收信号中的过冲电压和下冲电压的影响。NMOS保护电路311经配置以仅在接收模式期间的过冲电压的持续时间上被激活并且PMOS保护电路309仅在接收模式期间的下冲电压的持续时间上被激活。
在接收模式期间，从逻辑电路302到PMOS晶体管308a的第一输出(PC)304被无效。在PMOS保护电路309中，在一个实施例中；电阻器309b是兆欧姆量级的，从而将节点n1保持在VDDS电平。缓冲器309c产生VDDS电平上的输出电压。这使得PMOS晶体管308a保持无效。在接收模式期间，当焊盘314处存在下冲电压时，电容器309a将焊盘314处的电压耦合到节点n1。下冲电压的下降峰值在节点n1处产生负峰值电压。当负峰值电压低于缓冲器309c的限定的下阈值电压时，缓冲器309c产生输出电压。缓冲器309c产生的输出电压处在VDD电平处。该输出电压被提供到PMOS晶体管308a的栅极端子以部分地激活PMOS晶体管308a。PMOS晶体管308a在栅极端子上的电压为0伏时被完全激活。PMOS晶体管308a的部分激活使小电流通过电阻器(Ro)307，从而在电阻器(Ro)307两端产生压降。这减小焊盘314处的下冲电压的持续时间期间PMOS晶体管308a上的应力。缓冲器309c产生的输出电压仅用于负峰值电压低于缓冲器309c的限定的下阈值电压时的持续时间，即，输出电压仅用于下冲电压的持续时间。因此，PMOS晶体管308a仅在下冲电压的持续时间上被部分激活。当负峰值电压高于缓冲器309c的限定的下阈值电压时，输出电压被无效，从而使PMOS晶体管308a无效。这保持了稳定状态期间焊盘314处的正确逻辑。因此，PMOS保护电路309消除了驱动器308上的应力而不使用任何外部基准电压。
在NMOS保护电路311中，在一个实施例中；电阻器311b是兆欧姆量级的，以将节点n2保持在0伏电平。在接收模式期间，从逻辑电路302到NMOS晶体管308b的第二输出(NC)306被无效。在接收模式期间，当焊盘314处存在过冲电压时，电容器311a将焊盘314处的电压耦合到节点n2。过冲电压中的上升峰值在节点n2处产生正峰值电压。当正峰值电压高于缓冲器311c的限定的上阈值电压时缓冲器311c产生输出电压。缓冲器311c产生的输出电压处于VDD电平。该输出电压被提供到NMOS晶体管308b的栅极端子以部分激活NMOS晶体管308b。当栅极端子处的电压是VDDS 310时，NMOS晶体管308b被完全激活。NMOS晶体管308b的部分激活使小电流通过电阻器(Ro)307，从而在电阻器(Ro)307两端产生压降。这降低了焊盘314处的过冲电压的持续时间期间PMOS晶体管308a上的应力。所述输出电压仅用于正峰值电压高于缓冲器311c的限定的上阈值电压时的持续时间，即，缓冲器311c产生的输出电压仅用于过冲电压的持续时间。因此，NMOS晶体管308b仅在过冲电压的持续时间上被部分激活。当正峰值电压低于缓冲器311c的限定的上阈值电压时，输出电压被无效，从而使NMOS晶体管308b无效。这保持了稳定状态期间焊盘314上的正确逻辑。因此，NMOS保护电路311消除了驱动器308上的应力，而不使用任何外部基准电压。NMOS保护电路311不响应焊盘314处的下冲电压。类似地，PMOS保护电路309不响应焊盘314处的过冲电压。
下冲电压是低于负预定阈值电压的电压，并且过冲电压是高于正预定阈值电压的电压。在一个实施例中，正预定阈值电压等于IO电源电压(VDDS)310并且负预定阈值电压等于接地电压(0V)。PMOS保护电路309抑制下冲电压并且NMOS保护电路311抑制过冲电压，从而消除了驱动器308上产生的应力。IO电路300的优点之一是下冲电压抑制和过冲电压抑制不需要额外的基准电压。
图4示出根据一个实施例的集成电路中的输入/输出(IO)电路400的电路原理图。集成电路中的输入/输出(IO)电路400类似于集成电路中的输入/输出(IO)电路300进行连接和操作。具有与图3的那些组件相同的附图标记的图4中的组件具有与相对于图3说明的功能相同或相似的功能，因此出于简洁起见不再说明。PMOS(p-型金属氧化物半导体)保护电路309耦合到焊盘314和驱动器电路308。NMOS(n-型金属氧化物半导体)保护电路411耦合到焊盘314和驱动器电路308。PMOS保护电路309耦合到焊盘314和PMOS晶体管308a的栅极端子。NMOS保护电路411耦合到焊盘314和NMOS晶体管308b的栅极端子。NMOS保护电路411包括RC高通滤波器411AB。RC高通滤波器411AB包括电容器411a和电阻器411b。电容器411a耦合到焊盘314。节点n4耦合到电容器411a。电阻器411b耦合到节点n4。电阻器411b也耦合到接地端子303。缓冲器411c耦合到节点n4。缓冲器411c还通过路径411d耦合到NMOS晶体管308b的栅极端子。缓冲器411c还通过路径411e耦合到补充NMOS晶体管411f。缓冲器411c耦合到补充NMOS晶体管411f的栅极端子。补充NMOS晶体管411f的漏极端子耦合到驱动器电路308的输出端。缓冲器411c经配置以接收IO电源电压(VDDS)310。IO电路400可以包括相关领域技术人员已知的一个或更多个附加组件并且为简化描述不在这里讨论。
现在对NMOS保护电路411的操作进行说明。在一个实施例中，当内核电压(VDD)305太低时NMOS保护电路411用于激活NMOS晶体管308b或者当VDD 305太高时完全激活NMOS晶体管308b，从而引起焊盘314处的逻辑错误。在接收模式期间，从逻辑电路302到NMOS晶体管308b的第二输出(NC)306被无效。在接收模式期间，当焊盘314处存在过冲电压时，电容器411a将焊盘314处的电压耦合到节点n4。过冲电压中的上升峰值在节点n4处产生正峰值电压。当正峰值电压高于缓冲器411c的限定的上阈值电压时缓冲器411c在路径411e上产生输出电压。缓冲器411c产生的输出电压处于VDDS电平。路径411e上的输出电压被提供到补充NMOS晶体管411f的栅极端子以激活补充NMOS晶体管411f。补充NMOS晶体管411f在接收来自缓冲器411c的输出电压时被完全激活。这导致小电流通过电阻器(Ro)307，从而在电阻器(Ro)307两端产生压降。在一个实施例中，补充NMOS晶体管411f的尺寸比NMOS晶体管308b小得多，从而当在焊盘314处接收到过冲电压其被激活时吸引非常少的电流。这在焊盘314处的过冲电压的持续时间期间减小了NMOS晶体管308b上的应力。另外，缓冲器411c在路径411d上产生0伏信号以使NMOS晶体管308b无效。缓冲器411c产生的输出电压仅用于正峰值电压高于缓冲器的限定的上阈值电压时的持续时间，即，输出电压仅用于过冲电压的持续时间。因此，补充NMOS晶体管411f仅在过冲电压的持续时间上被激活。当正峰值电压低于缓冲器411c的限定的上阈值电压时，输出电压被无效，从而使补充NMOS晶体管411f无效。这保持了稳定状态期间焊盘314上的正确逻辑。因此NMOS保护电路411消除了驱动器308上的应力而不使用任何外部基准电压。
图5示出根据一个实施例的集成电路中的输入/输出(IO)电路500的电路原理图。集成电路中的输入/输出(IO)电路500与集成电路中的输入/输出(IO)电路300的连接和操作是类似的。具有与图3的那些组件相同的附图标记的图5中的组件具有与相对于图3说明的功能相同或相似的功能，因此为简洁起见不再说明。PMOS(P-型金属氧化物半导体)保护电路509耦合到焊盘314和驱动器电路308。NMOS(n-型金属氧化物半导体)保护电路311耦合到焊盘314和驱动器电路308。PMOS保护电路509耦合到焊盘314和PMOS晶体管308a的栅极端子。NMOS保护电路311耦合到焊盘314和NMOS晶体管308b的栅极端子。PMOS保护电路509包括RC高通滤波器509AB。RC高通滤波器509AB包括电容器509a和电阻器509b。电容器509a耦合到焊盘314。节点n6耦合到电容器509a。电阻器509b耦合到节点n6。电阻器509b也耦合到VDDS310。缓冲器509c耦合到节点n6。缓冲器509c通过路径509d耦合到PMOS晶体管308a的栅极端子。缓冲器509c还通过路径509e耦合到补充PMOS晶体管509f。缓冲器509c耦合到补充PMOS晶体管509f的栅极端子。补充PMOS晶体管509f的漏极端子耦合到驱动器电路308的输出端。缓冲器509c经配置以接收IO电源电压(VDDS)310。IO电路500可以包括相关领域技术人员已知的一个或更多个附加组件并且为简化描述不在这里讨论。
现在对PMOS保护电路509的操作进行说明。在一个实施例中，当内核电压(VDD)305太高时PMOS保护电路509用于激活PMOS晶体管308a或者当VDD 305太低时完全激活PMOS晶体管308a从而引起焊盘314处的逻辑错误。在接收模式期间，当焊盘314处存在下冲电压时，电容器509a将焊盘314处的电压耦合到节点n6。下冲电压中的下降峰值在节点n6处产生负峰值电压。当负峰值电压低于缓冲器509c的限定的下阈值电压时缓冲器509c产生输出电压。缓冲器509c产生的输出电压在下冲期间处于0电压电平。输出电压在路径509e上被提供到补充PMOS晶体管509f的栅极端子以激活补充PMOS晶体管509f。补充PMOS晶体管509f在接收来自缓冲器509c的输出电压时被完全激活。补充PMOS晶体管509f的激活导致小电流通过电阻器(Ro)307，从而在电阻器(Ro)307两端产生压降。在一个实施例中，补充PMOS晶体管509f的尺寸比PMOS晶体管308b小得多，以使在焊盘314处接收下冲电压被激活时它吸引非常少的电流。这减小了焊盘314处的过冲电压的持续时间期间PMOS晶体管308a上的应力。另外，缓冲器509c在路径509d上产生VDDS信号以使PMOS晶体管308a无效。缓冲器509c在路径509e上产生的输出电压仅用于负峰值电压低于缓冲器的限定的下阈值电压时的持续时间，即，输出电压仅用于下冲电压的持续时间。因此，补充PMOS晶体管509f仅在下冲电压的持续时间上被激活。当负峰值电压高于缓冲器的限定的下阈值电压时，输出电压被无效，从而使补充PMOS晶体管509f无效。这保持了稳定状态期间焊盘314处的正确逻辑。因此PMOS保护电路509消除了驱动器308上的应力而不使用任何外部基准电压。
图6示出根据一个实施例的集成电路中的输入/输出(IO)电路600的电路原理图。集成电路中的输入/输出(IO)电路600与集成电路中的输入/输出(IO)电路300的连接和操作是类似的。具有与图3的那些组件相同的附图标记的图6中的组件具有与相对于图3说明的功能相同或相似的功能，因此为简洁起见不再说明。PMOS(P-型金属氧化物半导体)保护电路609耦合到焊盘314和驱动器电路308。NMOS(n-型金属氧化物半导体)保护电路311耦合到焊盘314和驱动器电路308。PMOS保护电路609包括RC高通滤波器609AB。RC高通滤波器609AB包括电容器609a和电阻器609b。电容器609a耦合到焊盘314。节点n8耦合到电容器609a。电阻器609b耦合到节点n8。电阻器609b也耦合到VDDS310。反相器609c耦合到节点n8。反相器609c经配置以接收IO电源电压(VDDS)310。反相器609c还耦合到辅助NMOS晶体管609f。辅助NMOS晶体管609f的栅极端子接收反相器609c的输出。辅助NMOS晶体管609f的漏极端子通过电阻器609d接收VDDS 310。在一个实施例中，电阻器609d的电阻是千欧姆量级。辅助NMOS晶体管609f的漏极端子耦合到PMOS晶体管308a的基极端子。辅助NMOS晶体管609f的源极端子耦合到接地端子。IO电路600可以包括相关领域技术人员已知的一个或更多个附加组件并且为简化描述不在这里讨论。
现在对PMOS保护电路609的操作进行说明。在一个实施例中，PMOS保护电路609用于减小PMOS晶体管308a的漏极-基极应力。漏极-基极应力在焊盘314处的下冲电压引起高应力时变得更严重，因此增加IO电路的故障率。在接收模式期间，当焊盘314处存在下冲电压时，电容器609a将焊盘314处的电压耦合到节点n8。下冲电压中的下降峰值在节点n8处产生负峰值电压。在节点n8处接收负峰值电压时反相器609c产生正峰值电压。因此，辅助NMOS晶体管609f被激活，这导致电流流过电阻器609d，因此在电阻器609d两端产生压降。这在焊盘314处的下冲电压的持续时间期间通过减小PMOS晶体管308a的漏极-基极两端的压降而减小PMOS晶体管308a上的应力。反相器609c产生的正峰值电压仅用于焊盘314处的下冲电压的持续时间。因此，辅助NMOS晶体管609f仅在下冲电压的持续时间上被激活。因此，电阻器609d结合反相器609c被配置以减小PMOS晶体管308a的应力。在接收模式期间，当焊盘341处存在过冲电压时，辅助NMOS晶体管609f将被无效从而将PMOS晶体管308a的基极端子保持在VDDS电平。这帮助了在稳定状态期间保持焊盘314处的正确逻辑。因此PMOS保护电路609消除了驱动器308上的应力而不使用任何外部基准电压。
图7示出根据一个实施例的计算器件。该计算器件700是移动通信器件，或者是包含在移动通信器件中的集成电路，诸如移动电话、个人数字助理、个人计算机，或任何其他类型的电子系统。
在一些实施例中，计算器件700能够是，但不限于，微控制器、微处理器或片上系统(SoC)，其包括处理单元712(诸如CPU，中央处理单元)、存储器单元714(例如，随机存取存储器(RAM))和测试器710。处理单元712能够是，例如，CISC型(复杂指令集计算机)CPU、RISC型CPU(精简指令集计算机)，或数字信号处理器(DSP)。存储器模块714(其能够是存储器，诸如RAM、闪存，或磁盘存储器)存储一个或更多个软件应用程序713(例如，嵌入式应用程序)，当所述软件应用程序由处理单元712执行时，执行与该计算器件700相关联的任何合适功能。测试器710包括支持测试和调试执行软件应用程序713的计算器件700的逻辑。例如，测试器710能够用于仿真计算器件700的有缺陷或不可用的组件以允许验证实际上存在于计算器件700上的组件如何在各种情况下执行(例如，组件如何与所述软件应用程序713交互)。以这种方式，软件应用程序713能够在类似于生产后操作的环境中被调试。
处理单元712通常包括高速缓存存储器和逻辑，其存储和使用从存储器模块714频繁存取的信息并负责完成计算器件的功能。计算器件700包括多个逻辑电路715。所述多个逻辑电路的至少一个逻辑电路包括IO电路716。IO电路716作为计算器件700和外部世界之间的接口。IO电路716与IO电路300、IO电路400、IO电路500和IO电路600中的至少一个的连接和操作类似。IO电路716在接收模式期间在不使用附加基准电压源的情况下消除了驱动器上的应力。
在前面的讨论中，术语“连接”是指所连接的器件之间的直接电连接或通过一个或更多个无源中间器件的间接连接中的至少任意一个。术语“电路”是指单个组件或多个无源或有源组件中的至少任意一个，这些组件被连接在一起以提供所需功能。术语“信号”是指电流、电压、电荷、数据或其他信号中的至少一个。此外，术语“连接到”或“与连接”(等)旨在描述间接或直接电连接中的任意一个。因此，如果第一器件耦合到第二器件，则该连接能够通过直接电连接，或者经由其他器件或连接件通过间接电连接。进一步地，术语“逻辑高”一般用来描述逻辑状态为“1”的信号，并且术语“逻辑低”一般用来描述逻辑状态为“0”的信号。此外，术语“无效”或“被无效”或“断开”或“被断开”用于描述器件、组件或信号的无效。术语“激活”或“被激活”或“接通”描述器件、组件或信号的激活。
应当注意，整个说明书中提及的特征、优点，或类似语言并不意味着所有的特征和优点应该是或在任何单一实施例中。相反，涉及特征和优点的语言被理解为结合实施例描述的特定的特征、优点或特性包括在本发明的至少一个实施例中。因此，在整个本说明书中，所述特征和优点以及类似语言的讨论可以，但不必要，指同一个实施例。
进一步地，在一个或多个实施例中所描述的特征、优点，以及本公开的特性可以以任何合适的方式组合。相关领域的技术人员将认识到，本公开能够在没有特定实施例的一个或多个具体特征或优点的情况下实践。在其他实例中，附加的特征和优点可以在可能不存在于本发明的所有实施例中的某些实施例中认识。
本领域的技术人员将理解，如上所述，本公开可以使用以所公开的顺序不同的顺序执行步骤和/或操作，和/或使用与那些已公开的不同的配置中的硬件元件实践。因此，尽管本公开已经基于这些优选实施例进行了描述，应当理解，某些修改、变化和替换结构在本发明的精神和范围内是明显的并且是适宜的。因此，为确定本公开的界限，应当参考所附的权利要求书。

Claims (22)

1.一种集成电路中的输入/输出电路，即IO电路，其包括：
逻辑电路；
耦合到所述逻辑电路的驱动器电路；
耦合到所述驱动器电路的焊盘；
耦合到所述驱动器电路和所述焊盘的PMOS保护电路；和
耦合到所述驱动器电路和所述焊盘的NMOS保护电路，其中所述PMOS保护电路经配置以在接收模式期间在所述焊盘处接收到下冲电压时被激活，并且所述NMOS保护电路经配置以在所述IO电路的所述接收模式期间在所述焊盘处接收到过冲电压时被激活。
2.根据权利要求1所述的IO电路，其中所述过冲电压是高于正的预定阈值的电压，并且所述下冲电压是低于负的预定阈值的电压。
3.根据权利要求1所述的IO电路，其中所述驱动器电路包括PMOS晶体管和NMOS晶体管并且所述逻辑电路经配置以在所述NMOS晶体管的栅极端子提供第一输出并在所述PMOS晶体管的栅极端子提供第二输出。
4.根据权利要求1所述的IO电路，其中所述PMOS晶体管的漏极端子与所述NMOS晶体管的漏极端子耦合，从而产生所述驱动器电路的输出。
5.根据权利要求1所述的IO电路，其进一步包括：
电阻器，其经配置以接收所述驱动器电路的输出并耦合到所述焊盘；和
ESD箝位电路，即静电放电箝位电路，其耦合到所述焊盘。
6.根据权利要求1所述的IO电路，其中所述PMOS保护电路耦合到所述焊盘和所述PMOS晶体管的栅极端子并且所述NMOS保护电路耦合到所述焊盘和所述NMOS晶体管的栅极端子。
7.根据权利要求1所述的IO电路，其中所述NMOS保护电路进一步包括：
RC高通滤波器，其耦合到所述焊盘；和
缓冲器，其耦合到所述RC高通滤波器并且经配置以产生输出电压，该输出电压被提供到所述NMOS晶体管的栅极端子，从而部分地激活所述NMOS晶体管，其中所述输出电压根据在所述接收模式期间所述焊盘处接收到的所述过冲电压产生。
8.根据权利要求1所述的IO电路，其中所述NMOS保护电路进一步包括：
RC高通滤波器，其耦合到所述焊盘；和
缓冲器，其耦合到所述RC高通滤波器并且经配置以产生输出电压，该输出电压被提供到补充NMOS晶体管的栅极端子，以激活所述补充NMOS晶体管，所述输出电压根据在所述接收模式期间所述焊盘处接收到的所述过冲电压产生，并且其中所述缓冲器经配置以使所述NMOS晶体管无效。
9.根据权利要求1所述的IO电路，其中所述PMOS保护电路进一步包括：
RC高通滤波器，其耦合到所述焊盘；和
缓冲器，其耦合到所述RC高通滤波器并且经配置以产生输出电压，该输出电压被提供到所述PMOS晶体管的栅极端子，从而部分地激活所述PMOS晶体管，其中所述输出电压根据在所述接收模式期间所述焊盘处接收到的所述下冲电压产生。
10.根据权利要求1所述的IO电路，其中所述PMOS保护电路进一步包括：
RC高通滤波器，其耦合到所述焊盘；和
缓冲器，其耦合到所述RC高通滤波器并且经配置以产生输出电压，该输出电压被提供到补充PMOS晶体管的栅极端子，以激活所述补充PMOS晶体管，所述输出电压根据在所述接收模式期间所述焊盘处接收到的所述下冲电压产生，并且其中所述缓冲器经配置以使所述PMOS晶体管无效。
11.根据权利要求1所述的IO电路，其中所述PMOS保护电路进一步包括：
RC高通滤波器，其耦合到所述焊盘；
反相器，其耦合到所述RC高通滤波器并且经配置以产生正峰值电压，所述正峰值电压被提供到辅助NMOS晶体管的栅极端子，以激活所述辅助NMOS晶体管，所述正峰值电压根据所述焊盘处接收的所述下冲电压产生；
电阻器，其耦合到所述辅助NMOS晶体管的源极端子并且经配置以接收IO电源电压；和
所述PMOS晶体管的基极端子，其耦合到所述辅助NMOS晶体管的源极端子，以使所述电阻器结合所述反相器被配置为降低所述PMOS晶体管的应力。
12.根据权利要求1所述的IO电路，其中所述PMOS晶体管的源极端子和所述补充PMOS晶体管的源极端子经配置以接收所述IO电源电压并且所述NMOS晶体管的源极端子以及所述补充NMOS晶体管的源极端子经配置以耦合到接地端子。
13.根据权利要求1所述的IO电路，其中所述补充PMOS晶体管的漏极端子和所述补充NMOS晶体管的漏极端子耦合到所述驱动器电路的输出。
14.根据权利要求1所述的IO电路，其中所述NMOS保护电路经配置以仅在所述接收模式期间在所述过冲电压的持续时间上被激活并且所述PMOS保护电路经配置以仅在所述接收模式期间在所述下冲电压的持续时间上被激活。
15.一种集成电路中的输入/输出电路，即IO电路，其在接收模式中接收过冲电压和下冲电压，所述IO电路包括：
驱动器电路，所述驱动器电路包括耦合到PMOS晶体管的NMOS晶体管；
焊盘，其耦合到所述驱动器电路的输出端，其中所述PMOS晶体管的漏极端子和所述NMOS晶体管的漏极端子耦合以产生所述驱动器电路的输出；
PMOS保护电路，其耦合到所述焊盘和所述PMOS晶体管的栅极端子；和
NMOS保护电路，其耦合到所述焊盘和所述NMOS晶体管的栅极端子，
其中所述NMOS保护电路经配置以仅在接收模式期间所述焊盘处接收到过冲电压的持续时间上被激活并且所述PMOS保护电路经配置以仅在所述接收模式期间所述焊盘处接收到下冲电压的持续时间上被激活。
16.根据权利要求15所述的IO电路，其中：
所述NMOS保护电路进一步包括耦合到所述焊盘的RC高通滤波器，和缓冲器，该缓冲器耦合到所述RC高通滤波器并且经配置以产生输出电压，该输出电压被提供到所述NMOS晶体管的栅极端子，从而部分地激活所述NMOS晶体管，其中所述输出电压根据所述接收模式期间在所述焊盘处接收到的过冲电压产生；以及
所述PMOS保护电路进一步包括耦合到所述焊盘的RC高通滤波器，和缓冲器，该缓冲器耦合到所述RC高通滤波器并且经配置以产生输出电压，该输出电压被提供到所述PMOS晶体管的栅极端子，以部分地激活所述PMOS晶体管，其中所述输出电压根据所述接收模式期间在所述焊盘处接收到的下冲电压产生。
17.一种保护运行在接收模式的输入/输出电路即IO电路的方法，所述IO电路包括NMOS晶体管和PMOS晶体管，所述方法包括：
箝位在焊盘处接收到的过冲电压和下冲电压；
在所述焊盘处接收到的所述过冲电压的持续时间上激活NMOS保护电路；以及
在所述焊盘处接收到的所述下冲电压的持续时间上激活PMOS保护电路。
18.根据权利要求17所述的方法，其中激活所述NMOS保护电路包括：
根据所述焊盘处接收到的所述过冲电压产生正峰值电压；
当所述正峰值电压高于限定的上阈值电压时产生输出电压；以及
将所述输出电压提供到所述NMOS晶体管的栅极端子以部分地激活所述NMOS晶体管。
19.根据权利要求17所述的方法，其中激活所述NMOS保护电路包括：
根据所述焊盘处接收到的所述过冲电压产生正峰值电压；
当所述正峰值电压高于限定的上阈值电压时产生输出电压；
将所述输出电压提供到补充NMOS晶体管的栅极端子以激活所述补充NMOS晶体管；以及
使所述NMOS晶体管无效。
20.根据权利要求17所述的方法，其中激活所述PMOS保护电路包括：
根据所述焊盘处接收到的所述下冲电压产生负峰值电压；
当所述负峰值电压低于限定的下阈值电压时产生输出电压；以及
将所述输出电压提供到所述PMOS晶体管的栅极端子以部分地激活所述PMOS晶体管。
21.根据权利要求17所述的方法，其中激活所述PMOS保护电路包括：
根据所述焊盘处接收到的所述下冲电压产生负峰值电压；
当所述负峰值电压低于限定的下阈值电压时产生输出电压；
将所述输出电压提供到补充PMOS晶体管的栅极端子以激活所述补充PMOS晶体管；以及
使所述PMOS晶体管无效。
22.根据权利要求17所述的方法，其中激活所述PMOS保护电路包括：
根据所述焊盘处接收到的所述下冲电压产生负峰值电压；
根据所述负峰值电压产生正峰值电压；
将所述正峰值电压提供到辅助NMOS晶体管的栅极端子以激活所述辅助NMOS晶体管，以使所述PMOS晶体管的漏极-基极应力减小。
CN201410524250.5A 2013-10-01 2014-10-08 减小输入/输出（io）驱动器的应力的方案 Active CN104518777B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US14/043,583 2013-10-01
US14/043,583 US9240400B2 (en) 2013-10-01 2013-10-01 Scheme to reduce stress of input/ output (IO) driver

Publications (2)

Publication Number Publication Date
CN104518777A true CN104518777A (zh) 2015-04-15
CN104518777B CN104518777B (zh) 2019-05-03

Family

ID=52739921

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201410524250.5A Active CN104518777B (zh) 2013-10-01 2014-10-08 减小输入/输出（io）驱动器的应力的方案

Country Status (2)

Country Link
US (1) US9240400B2 (zh)
CN (1) CN104518777B (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107248861A (zh) * 2017-06-06 2017-10-13 上海华力微电子有限公司 一种具有低通滤波功能的输入输出电路
CN111313393A (zh) * 2016-05-03 2020-06-19 联咏科技股份有限公司 具有静电放电保护功能的输出电路
CN114450674A (zh) * 2019-09-13 2022-05-06 高通股份有限公司 模拟前端接收器

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI569127B (zh) * 2016-05-03 2017-02-01 晨星半導體股份有限公司 電子裝置及相關的訊號處理方法
US10630072B2 (en) * 2017-12-28 2020-04-21 Texas Instruments Incorporated Voltage protection circuit
US11552467B2 (en) * 2020-01-27 2023-01-10 STMicroelectronics (Alps) SAS Overvoltage protection
CN111525533B (zh) * 2020-05-22 2021-10-26 赛卓电子科技（上海）有限公司 具有过冲及下冲电压保护及esd保护功能的驱动器电路
KR20220041367A (ko) * 2020-09-25 2022-04-01 삼성전자주식회사 정전기 보호 회로, 및 이를 포함하는 반도체 장치
US11632103B2 (en) * 2021-09-20 2023-04-18 International Business Machines Corporation High-speed voltage clamp for unterminated transmission lines

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1638113A (zh) * 2003-12-22 2005-07-13 株式会社东芝 半导体集成电路器件
US20060244489A1 (en) * 2005-04-28 2006-11-02 Nec Electronics Corporation Buffer circuit
US20090085535A1 (en) * 2007-10-01 2009-04-02 Silicon Laboratories Inc. Dc/dc boost converter with pulse skipping circuitry
CN101558498A (zh) * 2005-03-30 2009-10-14 沙诺夫欧洲公司 静电放电保护电路
US20110001558A1 (en) * 2009-07-01 2011-01-06 Stmicroelectronics (Rousset) Sas Integrated circuit comprising a broadband high voltage buffer

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8659859B1 (en) * 2010-06-15 2014-02-25 Ambarella, Inc. Electrostatic discharge protection scheme for high-definition multimedia interface transmitters

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1638113A (zh) * 2003-12-22 2005-07-13 株式会社东芝 半导体集成电路器件
CN101558498A (zh) * 2005-03-30 2009-10-14 沙诺夫欧洲公司 静电放电保护电路
US20060244489A1 (en) * 2005-04-28 2006-11-02 Nec Electronics Corporation Buffer circuit
US20090085535A1 (en) * 2007-10-01 2009-04-02 Silicon Laboratories Inc. Dc/dc boost converter with pulse skipping circuitry
US20110001558A1 (en) * 2009-07-01 2011-01-06 Stmicroelectronics (Rousset) Sas Integrated circuit comprising a broadband high voltage buffer

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111313393A (zh) * 2016-05-03 2020-06-19 联咏科技股份有限公司 具有静电放电保护功能的输出电路
CN111313393B (zh) * 2016-05-03 2022-07-12 联咏科技股份有限公司 具有静电放电保护功能的输出电路
CN107248861A (zh) * 2017-06-06 2017-10-13 上海华力微电子有限公司 一种具有低通滤波功能的输入输出电路
CN114450674A (zh) * 2019-09-13 2022-05-06 高通股份有限公司 模拟前端接收器

Also Published As

Publication number Publication date
US20150092308A1 (en) 2015-04-02
CN104518777B (zh) 2019-05-03
US9240400B2 (en) 2016-01-19

Similar Documents

Publication Publication Date Title
CN104518777A (zh) 减小输入/输出(io)驱动器的应力的方案
JP6641388B2 (ja) Ｕｓｂコントローラｅｓｄ保護装置及び方法
US20130181762A1 (en) Current mirror modified level shifter
CN103107690B (zh) 具有集成电压钳位电路和电流宿的电源
KR20170044357A (ko) Esd 보호 기능을 갖는 집적 회로와 이를 포함하는 전자 시스템
US20140292365A1 (en) Electrical circuit testing
US9118315B2 (en) Scheme to improve the performance and reliability in high voltage IO circuits designed using low voltage devices
US20130313914A1 (en) Control circuit for universal serial bus connector
CN102035165B (zh) 用于短路保护的系统和方法
CN105095137A (zh) 控制芯片及连接模块
CN106663938B (zh) 用于接地平面隔离的方法及系统
CN103746681A (zh) 一种cmos器件电源上下电输出三态控制电路
CN102811047B (zh) 耐高压总线保持电路及操作电路的方法
US9419613B2 (en) Low power scheme to protect the low voltage capacitors in high voltage IO circuits
CN102147644B (zh) 具有电压保护功能的连接器及主机板
CN102692539B (zh) 过压容限电平检测电路、其操作方法及系统
CN202210788U (zh) 电子式触摸开关
US8230251B2 (en) Time sequence control circuit
CN110166040B (zh) 一种io复用电路、集成电路和控制方法
US6747860B2 (en) Power-supply feedthrough protection circuit for 5-volt failsafe CMOS drivers
CN102394623A (zh) 电子式触摸开关
US8004312B2 (en) Fail safe I/O driver with pad feedback slew rate control
CN218332520U (zh) 一种电源电压控制电路
CN104076891A (zh) 多功能引脚电路装置
US20230042952A1 (en) Multi-purpose output circuitry

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant