CN101558498A - 静电放电保护电路 - Google Patents

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CN101558498A CNA2006800097161A CN200680009716A CN101558498A CN 101558498 A CN101558498 A CN 101558498A CN A2006800097161 A CNA2006800097161 A CN A2006800097161A CN 200680009716 A CN200680009716 A CN 200680009716A CN 101558498 A CN101558498 A CN 101558498A
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CNA2006800097161A
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彼得·万萨科尔
本杰明·万卡普
奥利弗·马瑞查尔
吉尔特·韦伯
史蒂文·辛吉斯
格尔德·沃蒙特
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Sarnoff Corp
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    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
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Abstract

本发明提供了一种具有可控硅整流器(SCR)的静电放电(ESD)保护电路，该可控硅整流器(SCR)具有多个SCR指条(SCR)，其优点在于，通过耦合不同的指条或SCR来减少多触发问题并增强电路的ESD性能。此外，还可引入升压电路，或者另外可以通过共基极来固有地耦合多个SCR。

Description

静电放电保护电路
相关申请的引用
[0001]本发明要求美国临时专利申请号60/666,445、申请日为2005年3月30日的优先权，其申请的内容已通过引用合并入本申请中。
技术领域
[0002]本发明大体上涉及静电放电(ESD)保护电路，更具体地，涉及对集成电路(IC)的保护电路中的可控硅整流器(SCR)结构的改进。
背景技术
[0003]集成电路(IC)和其它半导体器件对可能由于接触ESD事件而产生的高电压极为敏感。因此，静电放电(ESD)保护电路对集成电路是重要的。ESD事件一般由高压电压(通常为几千伏)的放电引起并导致产生短时(通常为100纳秒)大电流(几安培)的脉冲。ESD事件产生于IC的内部，例如由于人接触了IC的引线或者由于荷电机器在IC的其它引线中被放电而引起的。在把集成电路安装到产品中的期间，这些静电放电可能会破坏IC从而要对产品进行昂贵的维修，而这可以通过提供一种用于消除IC可能受到的静电放电的机制来避免。
[0004]为了保护以免受这些过电压条件，诸如可控硅整流器(SCR)或MOS器件之类的保护器件被加入到电路中从而为由高静电电势放电产生的大电流提供放电路径。在ESD事件之前，保护器件处于非导电状态。一旦侦测到ESD事件，保护器件就变为导电状态从而将电流分流接地。保护器件保持这种导电状态直到电压被放电到安全电平为止。
[0005]当保护IC(集成电路)免受ESD(静电放电)应力时，经典方法是使用大量的放置为独立触发的电源箝位器(power clamp)(PC1到PCn)。图1A表示了使用了独立触发的四个电源箝位器PC1120、PC2 122、PC3 124和PC4 126的经典方法。PC1 120和PC3 124被放置于Vdd 128电源焊盘单元中，而PC2 122和PC4 126被放置于Vss 130接地焊盘单元中。电源总线和接地总线在电源和接地焊盘单元之间有一定量的总线电阻RVdd 132和RVss 134。当使用该方法时，在I/O或者内核元件上的电压不仅取决于箝位器自身的特性，还取决于该元件和箝位器之间的总线电阻值。通常ESD设计者会假设一种最差情况，即只有一个箝位器触发并且该箝位器承受所有电流。因为不可能确认哪个以及多少个箝位器会触发，所以这是必要的方法。然而，该方法导致面积利用率低，并且有时导致ESD保护器件超尺寸或者大到无法实现。尤其是在具有减小的ESD设计窗、增大的保护器件的电阻动态范围以及降低的有源硅膜的散热特性的技术中，迫切需要确保更多箝位器触发。
[0006]当使用非耦合箝位器(uncoupled clamp)的经典方法时，多个箝位器的触发很大程度上取决于Vt2/Vt1关系(其中Vt2是失效电压而Vt1是箝位器的触发电压)以及单个的箝位器之间总线的电阻。想象例如在图1A中将Vdd1 128管脚相对于Vss2 130施加正应力。在这种情况下所有四个箝位器理论上有相同的触发机会。
[0007]假设PC1 120首先触发。则其它箝位器上的电压由下式得出：
VPC2＝VPC1+RVss＊I
VPC3＝VPC1+2＊RVss＊I
VPC4＝VPC1+3＊RVss＊I
[0008]注意I为电流而V为电压，＊是乘法符号。同样，VPC1、VPC2、VPC3和VPC4分别是箝位器1、2、3和4的电压。当满足下列电压关系时箝位器PC2 122、PC3 124和PC4 126也会触发：
VPC2＞Vt1
VPC3＞Vt1
VPC4＞Vt
[0009]最接近接地焊盘的箝位器PC4 126具有最大的机会接着触发。然而，PC4 126和其它箝位器是否触发很大程度上取决于两个因素。首先，Vt2是否比Vt1大，其次是不同箝位器之间总线电阻的大小。
[0010]现在假设另一种情况(还是从Vdd1到Vss2施加正应力)，其中电源箝位器PC2122首先触发。则其它箝位器上的电压由下式给出：
VPC1＝VPC2+RVdd＊I
VPC3＝VPC2+RVss＊I
VPC4＝VPC2+2＊RVss＊I
[0011]当满足下列电压关系时箝位器PC1 120、PC3 124和PC4126也会触发：
VPC1＞Vt1
VPC3＞Vt1
VPC4＞Vt1
[0012]最接近接地焊盘的箝位器PC4 128具有最大的机会接着触发。然而，PC4 126和其它箝位器是否触发很大程度上取决于两个因素。首先，Vt2是否比Vt1大，其次是不同箝位器之间总线电阻的大小。
[0013]尤其是当Vt2＞Vt1时，可以更安全地假设不止一个箝位器会承受电流而这时单个的箝位器的尺寸可以缩小。然而，许多技术产生具有深度骤回(deep snapback)以及Vt2＜Vt1的ESD保护器件。在此情况下，就不能假设多箝位器会承受ESD放电电流。另外，在其特征在于低散热效率(低It2)、高Ron和减小的ESD设计窗(减小的GOX击穿电压)中，迫切需要将ESD耦合。这样的话就需要确保或者启动多个箝位器的同时触发以确保多箝位器触发。
[0014]这个问题并不只限于不同的箝位器，还可能发生在包括许多分离的指条(separate finger)的一个箝位器中。图1B表示了现有技术的多指条SCR ESD保护电路100的原理示意图，其被用作集成电路(未图示)的保护电路。具有多个SCR指条的电路100，如图1B所示具有三个SCR“指条”102、104和106。每个指条都作为一个单独的箝位器来工作，但被布图(layout)为一个整体的箝位器。SCR保护电路100包括第一触发器件108、第一SCR 102(即“第一指条”)、第二SCR 104(即“第二指条”)和第三SCR 106(即“第三指条”)。第一SCR 102还包括PNP晶体管和NPN晶体管。特别地，第一SCR102包括阳极108，其被连接到焊盘(未图示)和电阻114的一侧上。电阻114表示N-阱(或者外部电阻)的电阻值，其见于SCR 102的PNP晶体管的基极处。另外，第一SCR 102也包括阴极112，其被连接到地(未图示)和电阻110的一侧上。电阻110表示P-阱(或者外部电阻)的电阻值，其见于NPN晶体管的基极处。第二和第三SCR104和106以与上述第一SCR 102完全相同的方式形成。当SCR 102、104、106如图1B所示并排放置时多指条触发就成为潜在的问题。典型解决方法是连接第一触发器件G1 116和/或第二触发器件G2 118，如图1B所示，从而使得从所有阳极/G2以及相应的G1/阴极二极管看的电压降都相同。然而，当SCR指条进入到高注入模式时，该结构起PIN二极管的作用，这样G1和G2抽头(tap)就不再控制N阱/P阱结处的电压。这就致使连接不同的SCR的控制极的多指条触发解决方案无效了。因此，本领域需要一种具有增强的和可靠的触发机制的多指条SCR保护器件。
[0015]作为一种现有技术，SCR的基本形式如图1C所示，其具有阳极136和阴极138。它被视为PNPN结构，由P+、N-阱、P-衬底和N+形成。当使用SCR来保护芯片免受ESD时，每个可能的电流通路都需要一个SCR。如图1C所示，每个SCR都要用一些面积来实现。大量的箝位器(每个电流通路都需要自己的箝位器)增加了ESD保护的所需面积。因此，需要一种技术，将不同的箝位器合入一个箝位器中并且耦合这些箝位器以克服现有技术的缺点。
发明内容
[0016]迄今为止现有技术的缺点可以通过本发明的一个实施方案来克服，即一个静电放电(ESD)保护电路，包括至少一个箝位器，该箝位器具有耦合到第一电压电势的至少一个第一阳极和耦合到第二电压电势的至少一个第一阴极。还包括至少一个第二箝位器，其具有耦合到第三电压电势的至少一个第二阳极和耦合到第四电压电势的至少一个第二阴极。在优选实施方案中，箝位器为SCR。此时，第一和第二阴极具有至少一个第一高度掺杂区而第一和第二阳极具有至少一个第二高度掺杂区。电路还包括紧挨着第一阴极的第一高度掺杂区放置的至少一个第一触发抽头(trigger-tap)和紧挨着第二阴极的第一高度掺杂区放置的至少一个第二触发抽头。另外，至少一个第一低欧姆连接(low-ohmic connection)耦合在第一和第二触发抽头之间以连接第一和第二可控硅整流器。
[0017]在本发明另一个实施方案中，提供了一种静电放电(ESD)保护电路，其包括具有多个SCR指条的可控硅整流器(SCR)。每个SCR指条都包括阳极和阴极。升压电路被连接到阳极或阴极。SCR包括至少一个第一触发抽头。此外，在每个SCR指条的至少一个触发抽头之间分别与至少一个第一低欧姆连接相耦合。
[0018]在本发明又一个实施方案中，提供一种在半导体集成电路中的静电放电(ESD)保护电路，至少包括第一可控硅整流器，该第一可控硅整流器包括：具有第一导电类型的至少一个第一区域，该第一区域形成于具有与第一导电类型相反的第二导电类型的第二区域中；和至少一个具有第二导电类型的第三区域，该第三区域形成于具有第一导电类型的第四区域中，所述的第一区域耦合到第一电压电势而所述的第三区域耦合到第二电压电势。该电路还至少包括第二可控硅整流器，第二可控硅整流器包括：至少一个具有第一导电类型的第五区域，该第五区域形成于具有第二导电类型的第六区域中；和至少一个具有第二导电类型的第七区域，该第七区域形成于具有第一导电类型的第八区域中，所述的第五区域耦合到第三电压电势而所述的第七区域耦合到第四电压电势；
附图说明
[0019]图1A为非耦合的ESD保护箝位器的现有技术的经典方法的示意图。
[0020]图1B为现有技术的多指条SCR ESD保护电路的原理示意图。
[0021]图1C为现有技术的SCR的横截面示意图的布图。
[0022]图2为本发明的另一个实施方案中用于互连ESD箝位器的不同可行方案的原理示意图。
[0023]图3为本发明的另一个实施方案中用增强的耦合技术连接SCR箝位器的不同可行方案的原理示意图。
[0024]图4为本发明的一个替代实施方案中用图3中的增强的耦合技术连接SCR箝位器的不同可行方案的原理示意图。
[0025]图5为关于图4的本发明的替代实施方案的原理示意图。
[0026]图6为本发明的多指条SCR ESD保护电路的实施方案的原理示意图。
[0027]图7为关于图6的本发明的替代实施方案的原理示意图。
[0028]图8A为根据本发明的实施方案的ESD保护结构的横截面示意图。
[0029]图8B为根据本发明的替代实施方案的ESD保护结构的横截面示意图。
[0030]图9A和9B为关于图8A的本发明的替代实施方案的原理示意图。
[0031]图10为根据本发明的另一个实施方案的用于ESD保护的SCR的横截面示意图。
[0032]图11A和11B为根据本发明的替代实施方案的用于ESD的SCR的电路示意图。
[0033]图12A和12B分别为关于11A和11B的替代实施方案的电路示意图。
[0034]图13为根据本发明的另一个实施方案的用于ESD保护的SCR的横截面示意图。
[0035]图14为根据本发明的另一个实施方案的用于ESD保护的SCR的横截面示意图。
[0036]图15A和15B为关于图14的本发明的替代实施方案的电路示意图。
具体实施方式
[0037]在本发明的一个实施方案中，表示了一种确保了多箝位器触发的新型的耦合箝位器技术。该实施方案的新颖之处在于，通过低欧姆连接、诸如金属线、来耦合分离的箝位器的触发控制极(triggergate)，或者优选地将触发信号同时发送到不同箝位器的触发控制极，或者优选地在同一个有源阱中制作箝位器的阳极和/或阴极，从而使得箝位器网络易于触发。本发明涉及以下原理，即，当某个ESD箝位器触发时，它将其他ESD箝位器或者其它的ESD箝位器的组使能(enable)或者触发。当在某个IC保护方案中将该技术应用到大量ESD箝位器上时，所有的箝位器几乎会同时触发，从而限制了整个IC上的电势差。这对于ESD保护策略非常有利，特别是针对CDM应力，其关键在于尽可能快速而有效地限制IC上的任意一处的电压降。这很关键，因为例如对于两个不同电源域的电容会相差很大以致在带电器件模型(Charged Device Model，CDM)事件放电期间可能建立起大的电压差。如果这些不同电源域的电源箝位器同时触发，这个问题就不那么严重了。
[0038]参照图2的本发明的一般表现形式，表示了不同的可行的电路图200，其用于将ESD箝位器互连以提供同时触发。大量的箝位器(n个)202被互连以使其相互触发。阳极和阴极(未图示)被连接到诸如节点1、节点2、节点3和节点4的节点(n个)204。它们分别如图4A和4B所示被优选地连接到不同的被保护节点(n个)204、以及相同的节点(n个)204。因此，箝位器202可以在任意可能的节点204之间被优选地连接。它们可以具有分离的节点204或公共节点204，或者两者的组合。只要当一个箝位器202触发时，它就向与其连接的其他的箝位器202提供电压或者电流从而触发那些其余的箝位器202。在原理上，当第一箝位器触发时，一部分电流会被抽出(tapped)并被用作可使得第二箝位器以及任意数目的其它箝位器触发的(电流)信号或者转换为(电压)信号。在一个例子中，箝位器为不同电源域的电源箝位器。有几种可能的实现方案。在基于GGNMOS的箝位器的情况下，它们可以以类似于多米诺触发的增强的多指条触发技术所用的方式来连接。在SCR箝位器的情况下，它们的触发控制极G1或者G2可被连接到一起。这可以通过将它们用金属内衬(metal liner)硬布线、或者通过将SCR箝位器的阳极放置在同一个阱中、或者通过将SCR的阴极放置在同一个阱中来完成。这会在以下进行详细描述，如图3所示。本发明并不只限于这两种情况，它们只是为了阐述概念。
[0039]图3为描述在本发明的另一个实施方案中用增强的耦合技术连接SCR箝位器的不同可行方案的原理示意图。参照图3，表示了ESD保护电路300，其具有第一SCR箝位器302和第二SCR箝位器304。SCR箝位器302包括被耦合到与电路(未图示)焊盘相连接的第一电压电势Vdd 308的第一阳极306、和被耦合到优选为接地(未图示)的第二电压电势Vss 312的第一阴极310。另外，被连接到触发器件/元件(未图示)的第一触发抽头G1a 314紧挨着第一阴极310而被放置而第三触发抽头G2a 316紧挨着第一阳极306而被放置，如图3所示。此外，第一电阻Rg1a 318被并联连接到第一阴极310而第二电阻Rg2a 320被并联连接到第一阳极306。类似地，SCR箝位器304包括被耦合到Vdd 308的第二阳极322、和被耦合到Vss 312的第二阴极324。另外，被连接到触发器件/元件(未图示)的第二触发抽头G1b 326被紧挨着第二阴极324放置而第四触发抽头G2b 328被紧挨着第二阳极322放置，如图5B所示。图5C表示了将第一触发抽头G1a 324连接到第三触发抽头G2a 316并将第二触发抽头G1b 326连接到第四触发抽头G2b 328。
[0040]注意，图3中所示的电路并不只限于两个箝位器，而是可以被用于任意数目的箝位器。虽然第一触发抽头G1a 314和第二触发抽头G1b 326在图中显示为两个分离的触发抽头，但是它们本质上为一个触发抽头G1。类似地，虽然第三触发抽头G2a 316和第四触发抽头G2b 328在图中显示为两个分离的触发抽头，但是它们也被认为本质上是一个触发抽头G2。此外，图3中没有画出触发元件或器件，然而任何SCR都可以具有与共用触发线分离的触发元件，即被耦合到触发抽头的外部片上触发器件。作为例子，可以是大量的GGNMOS触发SCR箝位器(GGSCR)，其中GGNMOS被连接在G2抽头和任何或一些SCR的地之间并且其中任何SCR的G1抽头被连接到任何其它SCR的G1上。或者，可以是大量的GGSCR箝位器，其中GGNMOS被连接在任何或一些SCR的G2和地之间，并且其中任何SCR的G2抽头被连接到任何其它SCR的G2上。
[0041]参照图3(a)，例如，考虑两个SCR器件302和304。SCR302和304各自的触发抽头/控制极G1a 314和G1b 326被连接到一起。当第一SCR 302由于ESD事件而触发时，G1a 314节点处会出现一定的电压。由于该电压降，在第二SCR 304的G1b 326节点处可以流过一些电流。该电流会使该SCR 304的G1b 326-阴极324二极管正向偏置，从而将其触发。如果G1a 314-G1b 326的连接330是由优选为金属线的低欧姆连接制成，那么该电流会流过金属线。如果SCR具有共用的P阱，那么由P阱中的第一SCR 302产生的载流子也会触发另一个SCR 304。注意所有这些还可以替代地通过以图3b所示的相同方式将SCR的G2栅用低欧姆连接330连接到一起来完成。此外，在另一个替代实施方案中，SCR 302的G1节点和SCR 304的G2节点均能用如图3c所示的低欧姆连接330连接起来以激励箝位器的触发。该技术可被用于任意数目的SCR。
[0042]使用该技术可能会出现以下问题，即由被触发的元件建立的电压没有高到足以触发相邻的器件。这种情况下，可以向方案中加入升压电路。该升压电路使得触发电压提高，从而更容易触发其它SCR。当触发电流流过升压电路时，升压电路在触发抽头处提供额外的电压降。图4描述的是该升压电路的一些可能的实现，其详细描述如下。
[0043]参照图4，描述了在本发明的一个替代实施方案中用增强的多指条技术连接图3中的SCR箝位器的不同可行方案的原理示意图。在图4(a)中，第一升压电路402a与第一SCR 302的第一阴极310串联连接而第二升压电路402b与第二SCR 304的第二阴极324串联连接。当第一SCR 302触发时，升压电路402a上会有一定量的电压降，从而有效地增大节点G1a 314的电压。该增大的电压将使得另一个SCR 304容易触发。替代地，如图6(b)所示，只有一个升压电路402与G1a 314-G1b 326串联起来。该电路放大来自于一个SCR302或者304的信号，分别将另一个SCR 304或者302升压。放大器可被建构为可单向工作也可双向工作。注意虽然没有图示出来，但是还有很多可能的实现，例如其中升压电路402可以与Vdd线以及每个SCR 302和304的阳极串联起来。
[0044]图4(a)的一个可能的实用实现可以作为本发明图5的实施方案的替代实施方案。这里的升压电路402为如图6A所示二极管404或者如图6B所示为一连串二极管404。当SCR 302或者304为未激活(高阻态)时，没有电流流过其串联的二极管404，因而二极管404上不会存在电压降。当SCR302或者304激活(低阻态)时，高ESD电流会流过SCR及其串联的二极管404。这样，每个二极管404会建立大约1V的电压。G1连接线上的电压会升高1V×串联二极管的数目(即1V乘以串联二极管的数目)。这种情况会促进其它SCR的触发。为了调整整个电路的性能，可以改变二极管的数目。
[0045]本领域技术人员也理解该升压电路402还可以包括诸如MOS、电阻、电容、电感或其它任何具有阻值的器件中的一种器件。另外，每个升压电路402可以优选地被只被包括于SCR指条的一个中或者被包括于两个以上的SCR指条的任意可能组合中。
[0046]需要注意的是耦合多箝位器(如上所述)可以被优选地用在，例如多SCR指条中以模拟箝位器同时触发。在本发明的另一个实施方案中，显示了触发问题不仅存在于不同箝位器中而且在如下详细描述的多指条SCR ESD保护电路的情况下也存在于一个箝位器中。
[0047]图6为本发明的一种用作集成电路(未图示)的保护电路的多指条SCR ESD保护电路600的实施方案的原理示意图。类似于图1B，SCR电路600包括多个SCR指条，并在图6中示意性地表示了具有三个SCR“指条”102、104和106。SCR保护电路600包括第一SCR102(即“第一指条”)、第二SCR 104(即“第二指条”)和第三SCR 106(即“第三指条”)。第一SCR 102还包括PNP晶体管和NPN晶体管。特别地，第一SCR 102包括至少一个阳极108，如本领域所知，其为形成于第一轻度掺杂区中的分散高度掺杂(interspersedhigh-doped)的第一区。阳极108被连接到第一电压电势和电阻R1 114的一侧上，该第一电压电势优选地为焊盘(未图示)。电阻R1 114表示N-阱(或者外部电阻)的电阻值，其见于SCR 102的PNP晶体管的基极处。另外，第一SCR 102还包括至少一个阴极112，如本领域所知，其为形成于第二轻度掺杂区中的分散高度掺杂的第二区。阴极112连接到第二电压电势和电阻R2 110的一侧，该第二电压电势优选为接地(未图示)。电阻R2 110表示P-阱(或者外部电阻)的电阻值，其见于NPN晶体管106的基极处。此外，电路600还包括升压电路602，其被连接到阴极112或者替代地连接到阳极108，如图6中所示。当触发电流流过升压电路时，升压电路在触发抽头(图6中的116或118)处提供额外的电压降，从而增大所有SCR指条102处的电压，以下将详细描述。图6中的升压电路602可优选地为一个或多个二极管702，如图7中多指条SCR ESD保护电路700的替代实施方案中所示。本领域技术人员也理解该升压电路402还可以包括诸如MOS、电阻、电容、电感或其它任何具有阻值的器件中的一种器件。第二和第三SCR 104和106以与第一SCR 102完全相同的方式形成。
[0048]如图6中所示，由节点G1 116表示的第一触发器件(图中未图示)被连接到阴极112以用于将电流供给到每个SCR指条102、104、106。替代地，还可以包括由节点G2 118表示的被连接到阳极108的第二触发器件。从而使得从所有阳极/G2以及相应的G1/阴极二极管看的电压降都相同。参照图6，其中升压电路602被连接到阴极112，在此情况下，G1节点116相对于地被推得更高。因此，G1-阴极电压的波动会相对更小。因为G1节点116会被推得更高，所以电流会在所有阴极上被更均匀地分配。换句话说，流过SCR指条102的阴极112处的升压电路602的电流会建立起足够高的电压从而被更均匀地分配在其它SCR指条104和106上以触发。另外，由于G1节点116具有更高的电势，所以更多电流会流过R1 110电阻。因为更多的电流流过R1 110电阻，所以更少的电流会在初始时流过SCR的阴极。这给了其它指条更多时间来触发，缓解了多指条触发的问题。注意虽然这里没有图示，但是还可以制成G2连接118。本领域任何技术人员都理解通过在第一电压电势(未图示)和阳极108之间增加一种类似升压的电路602来降低G2 118电压会得出类似效果。
[0049]需要特别注意的是，每个升压电路602可以优选地被只包括于SCR指条的一个中或者被包括于两个以上的SCR指条的任意可能组合中。
[0050]在本发明的又一个实施方案中，提出了一种如图8A的横截面示意图所示的用于ESD保护的结构800，其基于SCR操作。它可被放置于芯片(未图示)的任意管脚处。结构800基本上为一种SCR，其优选地具有至少两个阳极802和804或者至少两个阴极806和808。其目的在于如果固有(inherent)SCR中的一个触发了，那么结构中的其它SCR也倾向于触发，因为所有寄生SCR共用同一个阱(所有寄生双极晶体管的基极通过阱电阻连接)。对于CDM应力特别需要该行为。除了这个优点之外，保护结构还是一种元件，其能同时在几条电流通路上保护芯片免受ESD应力。例如，为了保护输入管脚(未图示)，放置这样一种结构不仅可以保护芯片免受来自输入到第一电压电势Vdd 508的应力，还可以免受来自输入到第二电压电势Vss 512的应力。而用传统方法，则需要两个元件来实现该保护，每条电流通路各一个元件。
[0051]替代地，图8B表示了具有三个阳极802、804和810以及三个阴极806、808和812的SCR结构800的一般横截面示意图。固有或者寄生SCR用虚线表示，其会在下文中结合图8A进行详细描述。注意阳极和阴极的数目并不必为三个。阳极和阴极的数目也不必相等。例如可以为两个阳极和一个阴极，或者一个阳极和四个阴极或者任意数目的组合。
[0052]为了确保本发明的预期动作，也可以加入额外的元件。这包括但不限于能够改变保持电压(holding voltage)的触发元件或者结构诸如与本发明串联的二极管。
[0053]参照图8A，显示了本发明的另一个实施方案。结构800包括位于同一个N-阱803中的两个P+区801，其与位于P-衬底807中的两个N+区805相邻接。该结构包括4个寄生双极晶体管，双极晶体管1 814、双极晶体管2 816、双极晶体管3 818和双极晶体管4820，构成了三个固有SCR。第一SCR由寄生双极晶体管2 816与寄生双极晶体管4 820构成并存在于Vdd 508和Vss 512之间。第二SCR由寄生双极晶体管2 816与寄生双极晶体管1 814构成并存在于Vdd508和PAD 840之间。PAD 840表示IO管脚(未图示)的键合焊盘。第三SCR由寄生双极晶体管3 818与寄生双极晶体管4 820构成并存在于PAD 840和Vss 512之间。第二SCR和第三SCR在此处都起着局部箝位器的作用。
[0054]该结构的优点在于当三个SCR之一触发时，如果电流被供给到阳极，那么其它SCR也能触发。对于不同SCR的触发速度，N+区805和P+区801的放置是很重要的。可以将两个N+区805全部放置在N-阱803的一侧，或者如图8A所示在阱的每一侧各放置一个N+区805。两个方案会在触发速度、导通状态期间的电阻值和其它因素诸如触发电压上有所不同。本领域技术人员知道如何设计该结构以得到最佳的ESD性能。
[0055]当想要将保持二极管(holding diode)附加到结构中以使得保持电压更高时，可以有多种不同方法来实现。图9显示了具有附加的保持二极管902的图8A的结构的示意性示例900。图9A中显示的是保持二极管902的附加。图9B中显示的是一个可能的示例，其中三个可能的ESD路径904中的每个都有两个串联的保持二极管902。三个路径904在图9B中用虚线表示。图9的保护结构表示图8A中的结构并包括具有两个阳极802和804以及两个阴极806和808的SCR。图9显示了一种配置，但很多不同的配置也是可行的。例如从Vdd 508到Vss 512的路径可以具有两个保持二极管902，而从Vdd 508到IO906以及从IO 906到Vss 512的路径可以优选地没有二极管。这时，IO 906线处的反向并联二极管可以被省去。
[0056]在本发明的又一个实施方案中，如图10所示，表示了SCR结构1000的横截面示意图。它是通过使由于寄生元件使得在输出驱动器中固有本发明从而被制造的。具有两个阳极和两个阴极的SCR结构1000被形成于输出驱动器中。结构1000完全固有在驱动器上。为了该结构的最优工作方式，可以更改该驱动器的布图。来自驱动级的NMOS 1002和PMOS 1004都构成了SCR。通过去除两个MOS晶体管1002和1004之间的P+保护带1003和N+保护带1005的边侧，就构成了一种易于闩锁(latch)的结构。该结构具有两个阳极，由PMOS 1004的漏极和源极形成；还具有两个阴极，由NMOS 1002的漏极和源极形成。位于输出PAD 1008和Vss 512之间的SCR被构成并使用PMOS的漏极作为阳极。另一个位于Vdd 508和输出PAD 1008之间的SCR使用NMOS的漏极作为阴极。因此该实施方案显示了有意地构成一种在输出缓冲器中具有多个阳极和阴极的SCR以构成ESD保护结构，其同时还被用作位于Vdd 508和Vss 512之间的电源箝位器和用于输出焊盘的局部ESD保护。
[0057]在现有技术中，所有这些寄生SCR被视为一种引起LU(闩锁效应；latchup)后果的问题。而在本发明中，其为一种创建ESD保护的方法。为了避免在芯片的正常工作期间使用该SCR引起任何LU后果，可以使用两种方法。第一，位于Vdd和Vss之间的寄生SCR的保持电压可以高于正常Vdd电压。对于LV技术，诸如1V 65nmCMOS，这很容易实现，这是因为第二，触发电流可以被增大到高于闩锁电流(Ilatch)。这可以通过使得G2(N-阱中的N+)到Vdd以及G1(P-阱中的P+)到Vss为低欧姆连接来实现。换句话说，N-阱和/或P-阱中的体连接(bulk ties)需要被很好的放置以降低阱电阻。
[0058]为了改善从Vdd到Vss的固有SCR的ESD能力，漏/源区可以被交换，对NMOS和对PMOS驱动器都如此。这会减小固有SCR的阳极/阴极长度(LAC)间隔从而改善其速度。LAC为阳极和阴极之间的距离。注意这也会影响Vdd和PAD之间、以及PAD和Vss之间SCR的性能。
[0059]固有SCR的触发可以通过向MOS器件的体连接附加触发电路1102来实现，如图11的结构1100所示。图11A显示了通过控制极G2 1104将触发电路1102附加到PMOS，而图11B显示了通过控制极G1 1106将触发电路1102附加到NMOS。在图12中，触发电路1102优选地包括四个二极管1202。然而，一般地，该触发电路1102可以包括任何元件，无源元件(二极管、电阻、电感、电容等)和/或有源元件(MOS器件、SCR等)都可以。图12A显示了一种可能的实现，其包括具有四个二极管1108的图11A的触发电路1102。图12B包括具有四个二极管1108的图11B的触发电路1102。图12A的电阻R2和图12B的电阻R1可以优选地为固有的或外部附加的。这些电阻的值会决定SCR的触发电流。使这些电阻值小会增强箝位器的闩锁免疫力。
[0060]本发明的又一个实施方案如图13中所示。图13显示了具有两个阳极1302与1304和两个阴极1306与1308的SCR 1300的横截面示意图。其用于具有两个电源域的芯片(未图示)。第一电源域被连接到第一电压电势Vdd1 1310和第二电压电势Vss1 1312的节点处。第二电源域被连接到第三电压电势Vdd2 1314和第四电压电势Vss2 1316的节点处。第一和第三电压电势Vdd1 1310和Vdd2 1314分别具有相等的值，优选地被连接到电路的焊盘上(未图示)。第二和第四电压电势Vss1 1312和Vss2 1316分别具有相等的值，优选地被连接到地(未图示)。当电源箝位器在一个域上激活时，另一个电源域上的电源箝位器在电流流过时也会触发。
[0061]例如，这对于带电器件模型(CDM)事件特别有利。CDM是现有技术中已知的作为用于模拟一种ESD应力的模型。芯片上的不同的电源域通常具有不同的电容。这意味着在CDM期间，一个电源域可能比另一个电源域放电更快。这种情况可能引起芯片上不同电源域之间过大的电压差异。使用本发明，所有电源域的Vdd和Vss线可以被紧紧地箝位在一起，防止它们之间过大的电位差。
[0062]可以附加保持二极管使其如所期望那样与Vdd1 1310和/或Vdd2 1314端点串联起来以提高用于某一电源域的电源箝位器的保持电压。这可以单独针对每个电源域实现。虽然本发明显示了具有两个电源域的实施方案，如图13所示，但是其还能被用于具有两个以上电源域的芯片。
[0063]本发明的又一个实施方案包括用于如图14的横截面示意图1400中所示的SCR触发的触发方案。可以利用经过N-阱输送电流来触发该结构。为此，将N+区附加到N-阱。触发方案包括一串从新创建的N-阱连接到Vss 512的串联起来的两个二极管1402和1404的串。这类似于传统SCR的二极管触发方案。当电压Vdd 508-Vss 512达到大约3V时，二极管1402和1404会导通而电流会经过P+/N-二极管和两个外部二极管从Vdd 508流到Vss 512。这在图14中用虚线“1”表示。电流开始流动的电压取决于触发二极管的数目。触发电流会正向偏置N-阱中寄生晶体管的基极从而开启位于Vdd 508和Vss 512之间的SCR。触发也可以因PAD 840上相对于Vss 512的过电压而发生，如图14中的虚线“2”所示。这里应用了相同的触发机制，只是N-阱中的其它寄生PNP变成正向偏置了。将P-衬底通过电阻1406连接到Vss 512上以防止由于衬底噪声等引起的不期望的触发。注意该电阻会影响电路触发速度。低欧姆的电阻会引起缓慢触发。
[0064]图14的这些触发路径的示意图如图15A所示。两条可能的触发路径用虚线标出，用“1”和“2”表示。上述附图标记代表如图14所示的相同触发路径。图15B是作为本发明的替代实施方案的一种触发方案的变更。只是触发二极管1502被附加到本发明的N-阱和P-阱之间。这样，就有了三个可能的触发路径。第一个用于Vdd 508和Vss 512之间的过电压并用与图15A中相同的“1”表示。第二个用“2”表示，电流会因为PAD 840和Vss 512之间的过电压而在此流过，与图15A相似。用“3”标注的附加的第三触发路径会因为Vdd 508和PAD512之间的过电压而开始导电并触发该结构。
[0065]尽管文中已详细说明和描述了各种含有本发明教导的实施方案，但是本领域技术人员依然能容易地作出许多其它的含有这些教导的实施方案而不离开本发明精神和范围。

Claims (32)

1.一种静电放电(ESD)保护电路，包括：
可控硅整流器，其具有多个SCR指条，其中每个SCR指条包括：
形成于第一轻度掺杂区中的至少一个分散高度掺杂的第一区；形成于第二轻度掺杂区中的至少一个分散高度掺杂的第二区；
被连接在高度掺杂的第二区上的至少一个升压电路；至少一个第一触发抽头，其被耦合到第二轻度掺杂区以用于向所述的SCR指条供给触发电流；以及
至少一个第一低欧姆连接，其被分别耦合于每个SCR指条的至少一个第一触发抽头之间。
2.根据权利要求1所述的电路，其中，所述升压电路包括二极管、MOS、电阻、电容和电感中的至少一种。
3.根据权利要求1所述的电路，还包括：
第一电压电势，其被耦合到每个SCR指条的所述至少一个高度掺杂的第一区和被保护的电路；以及第二电压电势，其被耦合到每个SCR指条的所述至少一个第二高度掺杂的第二区。
4.根据权利要求1所述的电路，还包括：
至少一个第二触发抽头，其被耦合到每个SCR指条的第一轻度掺杂区，以及
至少一个第二低欧姆连接，其被分别耦合到每个SCR指条的所述至少一个第二触发抽头之间。
5.根据权利要求1所述的电路，还至少包括一个第二升压电路，其被连接在高度掺杂的第二区上。
6.一种静电放电(ESD)保护电路，包括：
可控硅整流器，其具有多个SCR指条，每个SCR指条包括连接到每个SCR指条的至少一个触发抽头以用于向每个SCR指条供给触发电流以及连接到每个SCR指条的至少一个升压电路；以及
至少一个低欧姆连接，其将每个SCR指条的至少一个触发抽头电气耦合到公共触发电压电势。
7.根据权利要求6所述的电路，其中，当触发电流流过升压电路时，所述的升压电路在触发抽头处提供额外的电压降。
8.根据权利要求6所述的电路，其中，所述的升压电路包括二极管、MOS、电阻、电容和电感中的至少一种。
9.半导体集成电路(IC)中的静电放电(ESD)保护电路，包括：
至少一个第一可控硅整流器，其具有耦合到第一电压电势的至少一个第一阳极和耦合到第二电压电势的至少一个第一阴极；
至少一个第二可控硅整流器，其具有耦合到第三电压电势的至少一个第二阳极和耦合到第四电压电势的至少一个第二阴极；所述的第一和第二阴极具有至少一个第一高度掺杂区，而所述的第一和第二阳极具有至少一个第二高度掺杂区；
至少一个第一触发抽头，其被紧挨着第一阴极的至少一个第一高度掺杂区放置；至少一个第二触发抽头，其被紧挨着第二阴极的至少一个第一高度掺杂区放置；以及
至少一个第一低欧姆连接，其被耦合在所述的第一触发抽头和第二触发抽头之间。
10.根据权利要求9所述的电路，其中，所述的第一电压电势和所述的第三电压电势具有大致相等的值。
11.根据权利要求9所述的电路，其中，所述的第二电压电势和所述的第四电压电势具有大致相等的值。
12.根据权利要求9所述的电路，其中，所述的第一和第三电压电势具有大致相等的值，并且所述的第二和第四电压电势具有大致相等的值。
13.根据权利要求9所述的电路还包括：
至少一个第三触发抽头，其被紧挨着第一阳极的至少一个第二高度掺杂区放置；
至少一个第四触发抽头，其被紧挨着第二阳极的至少一个第二高度掺杂区放置；以及
至少一个第二低欧姆连接，其被耦合在所述的第三和第四触发抽头之间。
14.根据权利要求9所述的电路，还包括第一外部片上触发器件，其至少被耦合到第一和第二触发抽头。
15.根据权利要求9所述的电路，还包括第二外部片上触发器件，其至少被耦合到第三和第四触发抽头。
16.半导体集成电路(IC)中的静电放电(ESD)保护电路，包括：
至少一个第一可控硅整流器，其具有耦合到第一电压电势的至少一个第一阳极和耦合到第二电压电势的至少一个第一阴极；
至少一个第二可控硅整流器，其具有耦合到第一电压电势的至少一个第二阳极和耦合到第二电压电势的至少一个第二阴极；所述的第一和第二阴极具有至少一个第一高度掺杂区，而所述的第一和第二阳极具有至少一个第二高度掺杂区；
至少一个第一升压电路，其被连接在第一阴极的第一高度掺杂区上；和至少一个第二升压电路，其被连接在第二阴极的第一高度掺杂区上；
至少一个第一触发抽头，其被紧挨着第一阴极的至少一个第一高度掺杂区放置；
至少一个第二触发抽头，其被紧挨着第二阴极的至少一个第一高度掺杂区放置；以及
至少一个第一低欧姆连接，其被耦合于所述的第一和第二触发抽头之间。
17.根据权利要求16所述的电路，其中，所述的第一和第二升压电路包括二极管、MOS、电阻、电容和电感中的至少一种。
18.半导体集成电路(IC)中的静电放电(ESD)保护电路，包括：
至少一个第一可控硅整流器，其具有耦合到第一电压电势的至少一个第一阳极和耦合到第二电压电势的至少一个第一阴极；
至少一个第二可控硅整流器，其具有耦合到第一电压电势的至少一个第二阳极和耦合到第二电压电势的至少一个第二阴极；所述的第一和第二阴极具有至少一个第一高度掺杂区，而所述的第一和第二阳极具有至少一个第二高度掺杂区；
至少一个第一升压电路，其被连接在第一阳极的第二高度掺杂区上；和至少一个第二升压电路，其被连接在第二阳极的第二高度掺杂区上；至少一个第一触发抽头，其被紧挨着第一阳极的至少一个第二高度掺杂区放置；以及
至少一个第二触发抽头，其被紧挨着第二阳极的至少一个第二高度掺杂区放置；所述的第一和第二触发抽头用低欧姆连接而连接在一起。
19.根据权利要求18所述的电路，其中，所述的第一和第二升压电路包括二极管、MOS、电阻、电容和电感中的至少一种。
20.半导体集成电路(IC)中的静电放电(ESD)保护电路，包括：
至少一个第一可控硅整流器，其具有耦合到第一电压电势的至少一个第一阳极和耦合到第二电压电势的至少一个第一阴极；
至少一个第二可控硅整流器，其具有耦合到第一电压电势的至少一个第二阳极和耦合到第二电压电势的至少一个第二阴极；所述的第一和第二阴极具有至少一个第一高度掺杂区，而所述的第一和第二阳极具有至少一个第二高度掺杂区；
至少一个第一触发抽头，其被紧挨着第一阴极的至少一个第一高度掺杂区放置；
至少一个第二触发抽头，其被紧挨着第二阴极的至少一个第一高度掺杂区放置；以及
连接在第一和第二触发抽头之间的至少一个升压电路。
21.根据权利要求20所述的电路，其中，所述的升压电路包括二极管、MOS、电阻、电容和电感中的至少一种。
22.半导体集成电路(IC)中的静电放电(ESD)保护电路，包括：
至少一个第一可控硅整流器，其具有耦合到第一电压电势的至少一个第一阳极和耦合到第二电压电势的至少一个第一阴极；
至少一个第二可控硅整流器，其具有耦合到第一电压电势的至少一个第二阳极和耦合到第二电压电势的至少一个第二阴极；所述的第一和第二阴极具有至少一个第一高度掺杂区，而所述的第一和第二阳极具有至少一个第二高度掺杂区；
至少一个第一触发抽头，其被紧挨着第一阳极的至少一个第二高度掺杂区放置；
至少一个第二触发抽头，其被紧挨着第二阳极的至少一个第二高度掺杂区放置；以及
连接在第一和第二触发抽头之间的至少一个升压电路。
23.根据权利要求22所述的电路，其中，所述的升压电路包括二极管、MOS、电阻、电容和电感中的至少一种。
24.半导体集成电路(IC)中的静电放电(ESD)保护电路，包括：
至少一个第一可控硅整流器(SCR)，其包括：具有第一导电类型的至少一个第一区域，该第一区域形成在具有与第一导电类型相反的第二导电类型的第二区域中；和具有第二导电类型的至少一个第二区域，该第三区域形成在具有第一导电类型的第四区域中，所述的第一区域耦合到第一电压电势，而所述的第三区域耦合到第二电压电势；以及
至少一个第二可控硅整流器(SCR)，其包括：具有第一导电类型的至少一个第五区域，该第五区域形成在具有第二导电类型的第六区域中；和具有第二导电类型的至少一个第七区域，该第七区域形成在具有第一导电类型的第八区域中，所述的第五区域耦合到第三电压电势，而所述的第七区域耦合到第四电压电势；
25.根据权利要求24所述的电路，其中，第一SCR的第二区域与第二SCR的第六区域形成一个区域。
26.根据权利要求24所述的电路，其中，第一SCR的第四区域与第二SCR的第八区域形成一个区域。
27.根据权利要求25所述的电路，其中，第一SCR的第四区域与第二SCR的第八区域形成一个区域。
28.根据权利要求24所述的电路，还包括至少一个触发抽头，其被放置在第一SCR的第一区域和第二SCR的第五区域的至少一个中。
29.根据权利要求24所述的电路，其中，至少一个第一触发抽头被放置在第一SCR的第二区域和第二SCR的第六区域的至少一个中。
30.根据权利要求24所述的电路，其中，至少一个第一触发抽头被放置在第一SCR的第四区域和第二SCR的第八区域的至少一个中。
31.一种静电放电(ESD)保护电路，包括：
可控硅整流器，其具有多个SCR指条，每个SCR指条包括连接到每个SCR指条的至少一个触发抽头以用于向每个SCR指条供给触发电流；以及
至少一个低欧姆连接，其将每个SCR指条的至少一个触发抽头电气耦合到公共触发电压电势，从而耦合多个SCR指条。
32.一种静电放电(ESD)保护电路，包括：
第一箝位器，其被耦合于第一电源和地线之间；
第二箝位器，其被耦合于第二电源和地线之间；其中，所述的第一和第二箝位器被耦合在一起以使得所述的第一和第二箝位器中的一个可以触发所述的第一和第二箝位器中的另一个。
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