CN103904076B - 静电放电保护电路 - Google Patents

Abstract

一静电放电保护电路与连结于一第一垫以及一第二垫之間，在一正常操作状态下，施加于第一垫的电压较施加于第二垫的电压为高。静电放电保护电路包含一具有第一导电型的基板；一位于基板中并具有第二导电型的第一井，其中第一井与第一垫耦接；一由第一井包围的转折装置；及一位于所述基板中的二极管串，其与转折装置串接，并且与第一井分开，其中，串接的二极管串以及转折装置系连结于第一垫与第二垫之間。经过第一井的隔离，静电放电保护电路的持住电压可在不使用保护环的条件下，透过调整二极管串中二极管的数目进行调整。

Description

静电放电保护电路

技术领域

本发明是有关于一种静电放电保护电路，特别是可调整持住电压的静电放电保护电路。

背景技术

保护内部电路避免受到静电放电的破坏对于熟悉技艺的人士而言一直是个挑战。转折(snapback)装置为静电放电保护电路所常用的一类装置，当过度电性应力发生时，该类装置会展现其转折特性。图1所示为一具有转折特性的转折装置的电流-电压曲线图。如图1所示，当转折装置的跨压低于触发电压(trigger voltage)Vtrig时，转折装置将维持截止(cutoff)状态，当跨压升至触发电压Vtrig时，转折装置中的PN接面会进入累增崩溃状态而触发转折装置的寄生BJT晶体管开启而导通电流。一旦转折装置开始导通电流，跨压会下降至持住电压(holding voltage)Vhold，也就是产生转折后，才恢复上升。为避免转折装置在恢复正常操作时仍维持开启或是进入栓锁(latchup)状态，持住电压Vhold应较内部电路的操作电压Vop高，较佳者应保留超出操作电压Vop的安全边际。另外，不同的内部电路可能需要不同的操作电压，因此持住电压Vhold应为可调整。

一传统方法将一或多二极管与转折装置串接以透过加诸额外的电压降来增加持住电压Vhold。然而，此尝试不仅无法达到目的，反而使上述的低持住电压问题更为恶化。图2显示单一转折装置的电流-电压曲线(如虚线所示)以及加上二极管的转折装置的电流-电压曲线(如实线所示)。如图2所示，当转折装置与二极管串联时，其持住电压Vh2远较单一转折装置的持住电压Vh1为低，表示有另外的电流导通路径被启动。

另一传统方法将一保护环结构设置于所述一或多二极管以及转折装置之间，藉以捕捉在基板中流动的电洞以及电子，因此抑制所述另外的电流导通路径被启动。虽然增加的保护环结构可协助所述一或多二极管顺利达成预期的目的，但却可能为提供保护环结构本身以及额外的布局间距而多占用许多布局面积。

因此，如何能以较小的布局面积设计出一可调整持住电压的静电放电电路是一重要课题。

发明内容

本发明的目的是要提供一种静电放电保护电路，此静电放电保护电路具有一阱嵌于一基板中，该阱所具有的导电型与基板的导电型相反，且该阱环绕一用来散逸静电放电电流的转折装置。另外，一掺杂区形成于该阱中并电耦接于一较可能于正向静电放电时引入静电放电电流至保护电路的电压垫。经过该阱的隔离，静电放电保护电路的持住电压可在没有保护环辅助的条件下，透过调整二极管串中二极管的数目，自转折装置的持住电压调升，因此可节省布局面积。

本发明为了达到以上目的可通过提供一种静电放电保护电路电耦接于一第一垫以及一第二垫之间。在一正常操作状态下，施加于第一垫的电压较施加于第二垫的电压为高。静电放电保护电路包含一具有第一导电型的基板；一位于基板中并具有第二导电型的第一阱；一由第一阱包围的转折装置；以及一位于基板中的二极管串。第一阱与第一垫耦接。二极管串与转折装置串接，并且与第一阱分开。串接的二极管串以及转折装置系连结于第一垫与第二垫之间。

本发明为了达到以上目的可通过提供一种静电放电保护电路电耦接于一第一垫以及一第二垫之间。在一正常操作状态下，施加于第一垫的电压较施加于第二垫的电压为高。静电放电保护电路包含一具有第一导电型的基板；一位于基板中并具有第二导电型的第一阱；一位于第一阱中并具有第一导电型的装置阱；一位于装置阱中并具有第二导电型的第一掺杂区；一位于装置阱中并具有第二导电型的第二掺杂区；一位于第一与第二掺杂区之间以及装置阱上方的第一栅极；以及至少一二极管区。每一二极管区包含一位于基板中的二极管阱；一位于二极管阱中且具有第一导电型的第三掺杂区；以及一位于二极管阱中且具有第二导电型的第四掺杂区。第一阱与第一垫耦接。装置阱与第二垫耦接。第二掺杂区与第一栅极均与第二垫耦接。所述至少一二极管区与第一掺杂区串联，并且使第一掺杂区与第一垫耦接。

本发明为了达到以上目的可通过提供一种静电放电保护电路电耦接于一第一垫以及一第二垫之间。在一正常操作状态下，施加于第一垫的电压较施加于第二垫的电压为高。静电放电保护电路包含一具有第一导电型的基板；一位于基板中并具有第二导电型的第一阱；一位于第一阱中并具有第一导电型的第一装置阱；一位于第一装置阱中并具有第二导电型的第二装置阱；一位于第二装置阱中并具有第一导电型的第一掺杂区；一位于第一装置阱中并具有第二导电型的第二掺杂区；以及至少一二极管区。每一二极管区包含一位于基板中的二极管阱；一位于二极管阱中且具有第一导电型的第三掺杂区；以及一位于二极管阱中且具有第二导电型的第四掺杂区。第一阱与第一垫耦接。第一装置阱与第二装置阱分别与第二垫及第一垫耦接。第一掺杂区与第一垫耦接。所述至少一二极管区与第二掺杂区串联，并且使第二掺杂区与第二垫耦接。

附图说明

图1显示一具有转折特性的转折装置的电流-电压曲线图；

图2显示单一转折装置的电流-电压曲线以及加上二极管的转折装置的电流-电压曲线。

图3显示一实施例中的一静电放电保护电路的等效电路示意图；

图4绘示一实施例中的一静电放电保护电路的半导体结构；

图5绘示另一实施例中的一静电放电保护电路的半导体结构；

图6绘示又一实施例中的一静电放电保护电路的半导体结构；

图7绘示一实施例中的静电放电保护电路的剖面图；

图8绘示另一实施例中的静电放电保护电路的剖面图；

图9绘示又一实施例中的静电放电保护电路的剖面图；

图10绘示其他实施例中的一静电放电保护电路的等效电路示意图；

图11绘示一实施例中的一静电放电保护电路的半导体结构；

图12绘示一实施例中的静电放电保护电路的剖面图；

图13绘示另一实施例中的静电放电保护电路的剖面图；

图14绘示又一实施例中的静电放电保护电路的剖面图；以及

图15绘示又一实施例中的静电放电保护电路的剖面图。

【主要元件符号说明】

1 静电放电保护电路

100 基板

11 转折装置

110 第一垫

12 二极管串

120 内部电路

13 反向二极管

130 第二垫

2 静电放电保护电路

200 第一阱

21 转折装置

211 装置阱

212 第一NMOS的漏极

213 第一NMOS的栅极

214 第一NMOS的源极

215 第一NMOS的基体极

216 第二NMOS的漏极

217 第二NMOS的栅极

22 二极管串

221-1、 二极管阱

221-2、

221-3

222-1、 阳极

222-2、

222-3

223-1、 阴极

223-2、

223-3

240 第二导电型掺杂区

250 第一导电型掺杂区

300 第二阱

32 二极管串

321-1、 二极管阱

321-2、

321-3

322-1、 阳极

322-2、

322-3

323-1、 阴极

323-2、

323-3

340 第二导电型掺杂区

4 静电放电保护电路

41 转折装置

42 二极管串

43 反向二极管

5 静电放电保护电路

500 第一阱

51 转折装置

511 第一装置阱

512 第二装置阱

513 第二导电型掺杂区

514 阳极区

515 NMOS的漏极

516 NMOS的栅极

517 阴极区

518 第一导电型掺杂区

52 二极管串

521-1、 二极管阱

521-2、

521-3

522-1、 阳极

522-2、

522-3

523-1、 阴极

523-2、

523-3

540 第二导电型掺杂区

550 第一导电型掺杂区

600 第二阱

62 二极管串

621-1、 二极管阱

621-2、

621-3

622-1、 阳极

622-2、

622-3

623-1、 阴极

623-2、

623-3

640 第二导电型掺杂区

具体实施方式

以下所述的为本发明中所例述的实施例与所附图示，以各种例示的方式针对本发明做更充分的阐述。所提出的各种例示应整体观的而不应该断章取义或以此对本发明所欲保护的范围加以限缩，所揭露的内容是可供熟悉此领域的技艺人士完整了解。在说明书中所用的″或″字为一连接用语，可是为″和/或″。另外，冠词″一″可视为单数或复数。″耦接″或″连接″一词可代表组件间直接连接或间接地透过其他组件进行连接。

图3用来表示根据本揭露中所述的一实施例有关一静电放电保护电路1的等效电路示意图。所述的电路1可被加入一半导体电路中且电耦接于一第一垫110、一内部电路120与一第二垫130。在一正常操作状态下，施加于第一垫110的电压较施加于第二垫130的电压为高。依据一实施例，第一垫110为一输出入垫或是一高电压垫，而第二垫130为一接地垫。依据其他实施例，第一垫110可为一VDD1垫而第二垫130为一VDD2垫，或是第一垫110可为一VSS1垫而第二垫130为一VSS2垫。透过加入静电放电保护电路1，内部电路120可被保护免于受到静电放电的破坏或其它的电撃。电路1包括一转折装置11以及一与转折装置11串接的二极管串12，以使自第一垫110导入的静电放电电流导至第二垫130。当过度电性应力发生时，转折装置11会如上所述表现转折特性。于电路1中，转折装置11为一接地栅极N型金属氧化半导体(ground-gate NMOS，ggNMOS)，其中NMOS的源极与第二垫130耦接，NMOS的漏极透过二极管串12与第一垫110耦接。经由调整二极管串12中二极管的数目，静电放电保护电路1的持住电压可自转折装置11的持住电压调升至高于正常操作状态下施加于第一垫110的电压，例如10.5伏。另外，静电放电保护电路1可包括一反向二极管13以供自第二垫130导入的静电放电电流导至第一垫110。

图4绘示本揭露内容所述的另一实施例的一静电放电保护电路2的半导体结构。静电放电保护电路2电耦接于第一垫110与第二垫130之间。在一正常操作状态下，施加于第一垫110的电压较施加于第二垫130的电压为高。静电放电保护电路2包括一基板100、一第一阱200、一转折装置21以及一二极管串12。于本实施例中，基板100具有第一导电型；具有第二导电型的第一阱200系位于基板100中，其中第一阱200与第一垫110耦接；转折装置21由第一阱200包围；二极管串12系设置于基板100中，其与转折装置21串接，并且与第一阱200分开，其中，串接的二极管串12以及转折装置21系连结于第一垫110与第二垫130之间。于本实施例中，第一导电型与第二导电型相反。于本实施例中，第一阱200系经由第一阱200中一具有第二导电型的较高浓度掺杂区240与第一垫110耦接。基板100系经由基板100中一具有第一导电型的较高浓度掺杂区250与第二垫130耦接。

请参照图4，于本实施例中，第一导电型为P型，第二导电型为N型。于本实施例中，转折装置21为一ggNMOS。转折装置21包含一第一NMOS，其中第一NMOS包含一位于第一阱200中并具有第一导电型的装置阱211，位于装置阱211中的一漏极212、一源极214以及一基体端215，以及一位于装置阱211上方的栅极213，其中第一NMOS的栅极213、源极214以及基体端215与第二垫130耦接，以及第一NMOS的漏极212透过二极管串12与第一垫110耦接。

请继续参照图4，透过将转折装置21包围于耦接第一垫110的第一阱200中，静电放电保护电路2的持住电压可自转折装置21的持住电压调升至高于正常操作状态下施加于第一垫110的电压。图7包含一图4所示二极管串12的剖面结构的举例。请一并参照图4以及图7，若第一阱200不存在时，二极管串22中的P+掺杂区222-1及N阱221-1，以及P基板100所构成的PNP BJT晶体管，以及N阱221-1、P基板100与NMOS的源极214所构成的NPN BJT晶体管将形成一寄生硅控整流器(Silicon-Controlled Rectifier，SCR)路径。PNP BJT晶体管以及NPN BJT晶体管会形成一可能进入产生再生电流状态的正回馈结构而使转折装置21的持住电压下降。透过将转折装置21包围于耦接第一垫110的第一阱200中，可阻断寄生SCR路径，而使静电放电保护电路2的持住电压在不使用传统保护环结构的条件下，自转折装置21的持住电压调升至高于正常操作状态下施加于第一垫110的电压。假如使用所述的保护环结构，将会有另外具有N+掺杂区的N阱以及P+掺杂区设置于二极管串12与转折装置21之间的P基板100区域。

请参照回图4，基板100与第一阱200的接触面另外形成了一个二极管，其中所述的二极管的导通方向自第一垫110的角度来看是与二极管串12的导通方向相反。于此实施例中，第一阱200透过直接将N+掺杂区240与第一垫110连接而达成直接与第一垫110耦接。

在本实施例中提供了至少两条静电放电电流的主要放电路径使来自不同方向的静电放电电流得以散逸，当一静电放电电流自第一垫110导入，或可称为正向静电放电，静电放电电流的放电路径会经由二极管串12、转折装置21的第一NMOS的漏极212、装置阱211以及源极214，至第二垫130。相反地，若静电放电电流是自第二垫130导入，在此称为负压静电放电，则静电放电电流的放电路径会经由基板100、第一阱200，至第一垫110。本揭露通过将第一阱200嵌入导电型相反的基板100中，并使其包围转折装置21，以及直接将第一阱200与第一垫110耦接，因此不需要再另外保留多余的面积来容纳一用来进行负压型静电电流放电的反向二极管。

图5绘示本揭露内容所述的另一实施例，其转折装置21进一步包含一第二NMOS与第一NMOS迭接。本实施例与图4所示实施例的差异在于转折装置21包含第一NMOS之外的第二NMOS。所述第二NMOS与第一NMOS迭接，也就是第一NMOS与第二NMOS共享装置阱211，以及第二NMOS的一源极与第一NMOS的漏极为共享。第二NMOS的一漏极216透过二极管串12与第一垫110耦接，以及第二NMOS的一栅极217接收一控制电压VCtrl以降低转折装置21的触发电压。于本实施例中，控制电压VCtrl等于VDD。

图6绘示本揭露内容所述的另一实施例，其第一阱200透过二极管串12与第一垫110耦接。本实施例与图4所示实施例的差异在于第一阱200系透过二极管串12与第一垫110耦接而非直接于第一垫110耦接。

图7与图8分别绘示本揭露内容所述的二实施例，其中之一的二极管串22包含单一二极管，而其中之另一的二极管串22包含复数个二极管。请一并参照图7与图8，二极管串22包含一端阳极222-1，以及一端阴极223-n，其中于图7所示范例中，n＝1，于图8所示范例中，n＝3。端阳极222-1与第一垫110耦接，端阴极223-n与第一NMOS的漏极212耦接。

图9绘示本揭露内容所述的另一实施例，其以一第二阱300围绕二极管串32。具有第二导电型的第二阱300嵌于基板100中，并且与第一垫110耦接。二极管串32由第二阱300包围，并且二极管串32中的每一二极管包含一具有第一导电型的二极管阱321-x，一位于二极管阱321-x的阳极322-x；以及一位于二极管阱321-x的阴极323-x，其中x表示二极管串32中的第x个二极管。于本实施例中，第二阱300透过设置于第二阱300中具有第二导电型的较高浓度掺杂区340与第一垫110耦接。

图8与图9所示的实施例的差别在于图8中的二极管串22系直接嵌于基板100中，而图9中的二极管串32则由第二阱300包围再嵌于基板100中。在正常操作时，会对第一垫110施加一偏压以驱动内部电路，理想状况下与第一垫110电耦接的保护电路2应当处于不导通以避免能耗。透过将图8所示的二极管串22中的每一二极管的N阱221-x，如图9所示置换为P阱321-x，再将二极管串32以耦接于第一垫110的N阱300包围，P阱321-x与N阱300的接口上的电位差可以形成一阻障以避免来自P阱321-x的漏电流进入N阱300中。对二极管串32中的第一个二极管而言，在P阱321-1与N阱300的间的电位相当，但对于二极管串32中的第二与其他后续连接的二极管而言，其P阱321-x与N阱300的界面上的电位差会因串联的压降造成彼此有更大的电位差，因此也会在二极管外形成更大的阻障。另外，通过调整各阱中的掺杂浓度或轮廓，本实施例可以提供更大的阻障来降低漏电流。因此，图9所示的实施例不仅可在不使用保护环结构的条件下达成可调整持住电压，更可减少正常操作时的能耗。

图10用来表示根据本揭露中所述的一实施例有关一静电放电保护电路4的等效电路示意图。所述的电路4可被加入一半导体电路中且电耦接于一第一垫110、一内部电路120与一第二垫130。在一正常操作状态下，施加于第一垫110的电压较施加于第二垫130的电压为高。依据一实施例，第一垫110为一输出入垫或是一高电压垫，而第二垫130为一接地垫。依据其他实施例，第一垫110可为一VDD1垫而第二垫130为一VDD2垫，或是第一垫110可为一VSS1垫而第二垫130为一VSS2垫。透过加入静电放电保护电路4，内部电路120可被保护免于受到静电放电的破坏或其它的电撃。电路4包括一转折装置41以及一与转折装置41串接的二极管串42，以使自第一垫110导入的静电放电电流导至第二垫130。当过度电性应力发生时，转折装置41会如上所述表现转折特性。于电路4中，转折装置11为一低电压触发硅控整流器(Low-Voltage Triggered Silicon-Controlled Rectifier，LVTSCR)，其中低电压触发硅控整流器的阳极(P+)区与第二垫130耦接，低电压触发硅控整流器的阴极(P+)区透过二极管串42与第一垫110耦接。经由调整二极管串42中二极管的数目，静电放电保护电路4的持住电压可自转折装置41的持住电压调升至高于正常操作状态下施加于第一垫110的电压，例如10.5伏。另外，静电放电保护电路4可包括一反向二极管43以供自第二垫130导入的静电放电电流导至第一垫110。

图11绘示本揭露内容所述的另一实施例的一静电放电保护电路5的半导体结构。静电放电保护电路5电耦接于第一垫110与第二垫130之间。在一正常操作状态下，施加于第一垫110的电压较施加于第二垫130的电压为高。静电放电保护电路5包括一基板100、一第一阱500、一转折装置51以及一二极管串42。于本实施例中，基板100具有第一导电型；具有第二导电型的第一阱500系位于基板100中，其中第一阱500与第一垫110耦接；转折装置51由第一阱500包围；二极管串42系设置于基板100中，其与转折装置51串接，并且与第一阱500分开，其中，串接的二极管串42以及转折装置51系连结于第一垫110与第二垫130之间。于本实施例中，第一导电型与第二导电型相反。于本实施例中，第一阱500系经由第一阱500中一具有第二导电型的较高浓度掺杂区540与第一垫110耦接。基板100系经由基板100中一具有第一导电型的较高浓度掺杂区250与第二垫130耦接。

请参照图11，于本实施例中，第一导电型为P型，第二导电型为N型。于本实施例中，转折装置51为一LVTSCR。转折装置51包含一位于N型第一阱500中的P阱511，一位于P阱511中的N阱512，一位于N阱512中的阳极区514，以及一位于P阱511中的阴极区517。P阱511以及阴极区517是与第二垫130耦接，N阱512以及阳极区514是与第一垫110耦接。于本实施例中，阴极区517是透过二极管串42与第二垫130耦接。LVTSCR系由P+阳极区514、N阱512，以及P阱511所构成的PNP BJT晶体管，以及由N阱512、P阱511，以及N+阴极区517所构成的NPN BJT晶体管所形成。PNP BJT晶体管的基极与集极分别与NPN BJT晶体管的集极与基极耦接。另外，为了使LVTSCR的触发电压低至足以提供较适当的静电放电保护的程度，本实施例中的LVTSCR进一步包含一NMOS，其漏极515系设置于N阱512与P阱511的接口上方，其栅极516接收一控制电压VCtrl，以及其源极与LVTSCR的阴极区517共享相同的N+掺杂区。当施加于NMOS的栅极516的控制电压VCtrl越高，则使LVTSCR开启的触发电压越低。于本实施例中，N阱512系透过一位于N阱512中的N+掺杂区513与第一垫110耦接，P阱511系透过一位于P阱511中的P+掺杂区518与第一垫130耦接。

请继续参照图11，透过将转折装置51包围于耦接第一垫110的第一阱500中，静电放电保护电路5的持住电压可自转折装置51的持住电压调升至高于正常操作状态下施加于第一垫110的电压。图12包含一图11所示二极管串42的剖面结构的举例。请一并参照图11以及图12，若第一阱500不存在时，LVTSCR中的P+掺杂区514及N阱512，以及P基板100所构成的PNP BJT晶体管，以及LVTSCR中的N阱512、P基板100与二极管串52中的二极管的N阱521-1所构成的NPN BJT晶体管将形成一寄生SCR路径。PNP BJT晶体管以及NPN BJT晶体管会形成一可能进入产生再生电流状态的正回馈结构而使转折装置51的持住电压下降。透过将转折装置51包围于耦接第一垫110的第一阱500中，可阻断寄生SCR路径，而使静电放电保护电路5的持住电压在不使用传统保护环结构的条件下，自转折装置51的持住电压调升至高于正常操作状态下施加于第一垫110的电压。假如使用所述的保护环结构，将会有另外具有N+掺杂区的N阱以及P+掺杂区设置于转折装置51与二极管串42之间的P基板100区域。

请参照回图11，基板100与第一阱500的接触面另外形成了一个二极管，其中所述的二极管的导通方向自第一垫110的角度来看是与二极管串42的导通方向相反。

在本实施例中提供了至少两条静电放电电流的主要放电路径使来自不同方向的静电放电电流得以散逸，当一静电放电电流自第一垫110导入，也就是正向静电放电，静电放电电流的放电路径会经由低电压触发硅控整流器的阳极区514、N阱512、P阱511以及阴极区517，以及二极管串42，至第二垫130。相反地，若静电放电电流是自第二垫130导入，也就是负压静电放电，则静电放电电流的放电路径会经由基板100、第一阱500，至第一垫110。本揭露通过将第一阱500嵌入导电型相反的基板100中，并使其包围转折装置51，以及直接将第一阱500与第一垫110耦接，因此不需要再另外保留多余的面积来容纳一用来进行负压型静电电流放电的反向二极管。

图12与图13分别绘示本揭露内容所述的二实施例，其中之一的二极管串52包含单一二极管，而其中之另一的二极管串52包含复数个二极管。请一并参照图12与图13，二极管串52包含一端阳极522-1，以及一端阴极523-n，其中于图12所示范例中，n＝1，于图13所示范例中，n＝3。端阳极522-1与转折装置的阴极区517耦接，端阴极523-n与第二垫130耦接。

图14绘示本揭露内容所述的另一实施例，其以一第二阱600围绕二极管串62。具有第二导电型的第二阱600嵌于基板100中，并且与第一垫110耦接。二极管串62由第二阱600包围，并且二极管串62中的每一二极管包含一具有第一导电型的二极管阱621-x，一位于二极管阱621-x的阳极622-x；以及一位于二极管阱621-x的阴极623-x，其中x表示二极管串62中的第x个二极管。于本实施例中，第二阱600透过设置于第二阱600中具有第二导电型的较高浓度掺杂区640与第一垫110耦接。

图13与图14所示的实施例的差别在于图13中的二极管串52系直接嵌于基板100中，而图14中的二极管串32则由第二阱600包围再嵌于基板100中。在正常操作时，会对第一垫110施加一偏压以驱动内部电路，理想状况下与第一垫110电耦接的保护电路5应当处于不导通以避免能耗。透过将图13所示的二极管串52中的每一二极管的N阱521-x，如图14所示置换为P阱621-x，再将二极管串62以耦接于第一垫110的N阱600包围，P阱621-x与N阱600的接口上的电位差可以形成一阻障以避免来自P阱621-x的漏电流进入N阱600中。对二极管串62中的第一个二极管而言，在P阱621-1与N阱600的间的电位相当，但对于二极管串62中的第二与其他后续连接的二极管而言，其P阱621-x与N阱600的接口上的电位差异会因串联的压降造成彼此有更大的电位差，因此也会在二极管外形成更大的阻障。另外，通过调整各阱中的掺杂浓度或轮廓，本实施例可以提供更大的阻障来降低漏电流。因此，图13所示的实施例不仅可在不使用保护环结构的条件下达成可调整持住电压，更可减少正常操作时的能耗。

图15绘示本揭露内容所述的另一实施例，其第二阱600透过转折装置51(标示于图11中)与第一垫110耦接。本实施例与图14所示实施例的差异在于第二阱600系透过转折装置51与第一垫110耦接而非直接于第一垫110耦接。

请参照图7，其显示本揭露的一实施例中的静电放电保护电路2的剖面图。静电放电保护电路2电耦接于第一垫110与第二垫130之间。在一正常操作状态下，施加于第一垫110的电压较施加于第二垫130的电压为高。静电放电保护电路2包括具有第一导电型的基板100；一位于基板100中并具有第二导电型的第一阱200，其中第一阱200与第一垫110耦接；一位于第一阱200中并具有第一导电型的装置阱211，其中装置阱211与第二垫130耦接；一位于装置阱211中并具有第二导电型的第一掺杂区212；一位于装置阱211中并具有第二导电型的第二掺杂区214；一位于第一与第二掺杂区(212及214)以及装置阱211上方的第一栅极213，其中第一栅极213与第二垫130耦接；以及至少一二极管区22。每一二极管区包含一位于基板100中的二极管阱221-1；一位于二极管阱221-1中且具有第一导电型的第三掺杂区222-1；以及一位于二极管阱221-1中且具有第二导电型的第四掺杂区223-1，其中，所述至少一二极管区22与第一掺杂区212串联，并且使第一掺杂区212与第一垫110耦接。于本实施例中，第一阱200系经由第一阱200中一具有第二导电型的较高浓度掺杂区240与第一垫110耦接。基板100系经由基板100中一具有第一导电型的较高浓度掺杂区250与第二垫130耦接。

请继续参照图7，透过将装置阱211包围于耦接第一垫110的第一阱200中，静电放电保护电路2的持住电压可在没有传统保护环结构的辅助下调整至高于正常操作状态下施加于第一垫110的电压。假如使用所述的保护环结构，其将会被设置于所述至少一二极管区22与第一掺杂区212之间的P基板100区域。静电放电保护电路2的持住电压可透过调整所述至少一二极管区22中的二极管数目进行调整，例如图7与图8所示。

请参照图7，在本实施例中分别提供正向静电放电电流以及负压静电放电电流二者散逸的路径。在正向静电放电的情形下，静电放电电流的放电过程系依序自第一垫110，经所述至少一二极管区22、第一掺杂区212、装置阱211以及第二掺杂区214，至第二垫130。相反地，在负压静电放电的情形下，静电放电电流的放电过程系依序自第二垫130，经基板100以及第一阱200，至第一垫110。

请继续参照图8，其显示本揭露的另一实施例中的静电放电保护电路2的剖面图。于本实施例中，静电放电保护电路2进一步包含一位于装置阱211且具有第二导电型的第五掺杂区216；以及一位于第五掺杂区216与第一掺杂区212间以及装置阱211上方的第二栅极217，其中所述至少一二极管区22与第五掺杂区216串联，并且使第五掺杂区216与第二垫130耦接，以及第二栅极217接收一控制电压。于本实施例中，控制电压等于VDD。

请继续参照图8，于本实施例中，第一阱200系透过耦接任一二极管区的第四掺杂区223-x以与第一垫110耦接，而非如图7所示直接于第一垫110耦接。

图9绘示本揭露内容所述的另一实施例，其以一第二阱300围绕所述至少一二极管区32。具有第二导电型的第二阱300嵌于基板100中，并且与第一垫110耦接。于本实施例中，装置阱321-x与第二阱300的接口上的电位差可以形成一阻障以避免来自装置阱321-x的漏电流进入基板100中。

于上述实施例中，第一导电型可为P型，第二导电型可为N型。

请参照图12，其显示本揭露的一实施例中的静电放电保护电路5的剖面图。静电放电保护电路5电耦接于第一垫110与第二垫130之间。在一正常操作状态下，施加于第一垫110的电压较施加于第二垫130的电压为高。静电放电保护电路5包括具有第一导电型的基板100；一位于基板100中并具有第二导电型的第一阱500，其中第一阱500与第一垫110耦接；一位于第一阱500中并具有第一导电型的第一装置阱511，其中第一装置阱511与第二垫130耦接；一位于第一装置阱511中并具有第二导电型的第二装置阱512，其中第二装置阱512与第一垫110耦接；一位于第二装置阱512中并具有第一导电型的第一掺杂区514，其中第一掺杂区514与第一垫110耦接；一位于第一装置阱511中并具有第二导电型的第二掺杂区517；以及至少一二极管区52。每一二极管区包含一位于基板100中的二极管阱521-1；一位于二极管阱521-1中且具有第一导电型的第三掺杂区522-1；以及一位于二极管阱521-1中且具有第二导电型的第四掺杂区523-1，其中，所述至少一二极管区52与第二掺杂区517串联，并且使第二掺杂区517与第二垫130耦接。于本实施例中，第一阱500系经由第一阱500中一具有第二导电型的较高浓度掺杂区540与第一垫110耦接。基板100系经由基板100中一具有第一导电型的较高浓度掺杂区550与第二垫130耦接。于本实施例中，第二装置阱512系经由第二装置阱512中一具有第二导电型的较高浓度掺杂区513与第一垫110耦接；以及第一装置阱511系经由第一装置阱511中一具有第一导电型的较高浓度掺杂区518与第二垫130耦接

请继续参照图12，透过将装置阱511包围于耦接第一垫110的第一阱500中，静电放电保护电路5的持住电压可在没有传统保护环结构的辅助下调整至高于正常操作状态下施加于第一垫110的电压。假如使用所述的保护环结构，其将会被设置于所述至少第二掺杂区517与一二极管区52之间的P基板100区域。静电放电保护电路5的持住电压可透过调整所述至少一二极管区52中的二极管数目进行调整，例如图12与图13所示。

请参照图12，在本实施例中分别提供正向静电放电电流以及负压静电放电电流二者散逸的路径。在正向静电放电的情形下，静电放电电流的放电过程系依序自第一垫130，经第一掺杂区514、第二装置阱512、第一装置阱511、第二掺杂区517以及所述至少一二极管区52，至第二垫130。相反地，在负压静电放电的情形下，静电放电电流的放电过程系依序自第二垫130，经基板100以及第一阱500，至第一垫110。

请继续参照图12，其显示本揭露的另一实施例中的静电放电保护电路5的剖面图。于本实施例中，静电放电保护电路5进一步包含一位于第一与第二装置阱(511及512)上方且具有第二导电型的第五掺杂区515；以及一位于第五掺杂区515与第二掺杂区517间以及第一装置阱511上方的栅极516，其中栅极接收一控制电压VCtrl。当控制电压VCtrl越高，则使静电放电保护电路5越容易开启以进行电流放电。

图14绘示本揭露内容所述的另一实施例，其以一第二阱600围绕所述至少一二极管区62。具有第二导电型的第二阱600嵌于基板100中，并且与第一垫110耦接。于本实施例中，装置阱621-x与第二阱600的接口上的电位差可以形成一阻障以避免来自装置阱621-x的漏电流进入基板100中。

图15绘示本揭露内容所述的另一实施例，其第二阱600系透过耦接第二掺杂区517以与第一垫110耦接，而非如图14所示直接于第一垫110耦接。

于上述实施例中，第一导电型可为P型，第二导电型可为N型。

本发明的技术内容及技术特点已揭示如上，然而熟悉本项技术的人士仍可能基于本发明的教示及揭示而作种种不背离本发明精神的替换及修饰。因此，本发明的保护范围应不限于实施例所揭示者，而应包括各种不背离本发明的替换及修饰，并为以下的申请专利范围所涵盖。

Claims (22)

1.一种静电放电保护电路，连结于一第一垫以及一第二垫之间，在一正常操作状态下，施加于所述第一垫的电压较施加于所示第二垫的电压为高，其中所述静电放电保护电路包含：

一具有第一导电型的基板；

一位于所述基板中并具有第二导电型的第一阱，其中所述第一阱与所述第一垫耦接；

一由所述第一阱包围的转折(snapback)装置；及

一位于所述基板中的二极管串，其与所述转折装置串接，并且与所述第一阱分开，其中，所述第一阱与所述第一垫耦接或是与所述二极管串中的一阴极耦接。

2.根据权利要求1所述的静电放电保护电路，其中所述二极管串包含至少一二极管，且所述二极管串中的二极管数目经设定使所述静电放电保护电路的持住电压(holdingvoltage)较所述正常操作状态下施加于所述第一垫的电压为高。

3.根据权利要求1所述的静电放电保护电路，其中所述转折装置包含一第一NMOS，其中所述第一NMOS包含一位于第一阱中并具有第一导电型的装置阱，位于所述装置阱中的一第一漏极、一第一源极以及一基体端，以及一位于所述装置阱上方的第一栅极，并且，所述第一NMOS的所述第一栅极、所述第一源极以及所述基体端与所述第二垫耦接。

4.根据权利要求3所述的静电放电保护电路，其中所述转折装置进一步包含：

一与所述第一NMOS迭接的第二NMOS，其中所述第一NMOS与所述第二NMOS共享所述装置阱，所述第二NMOS的一第二漏极透过所述二极管串与所述第一垫耦接，所述第二NMOS的一第二栅极接收一控制电压，并且所述第二NMOS的一源极与所述第一NMOS的第二漏极为共享。

5.根据权利要求3所述的静电放电保护电路，进一步包含：

一位于所述基板中并具有第二导电型的第二阱，其中所述第二阱与所述第一垫耦接，所述二极管串系以所述第二阱包围，并且所述二极管串中的每一二极管包含：

一具有第一导电型的二极管阱；

一位于所述二极管阱的阳极；以及

一位于所述二极管阱的阴极，

其中，一阳极与所述第一垫耦接且一阴极与所述第一NMOS的所述第一漏极耦接。

6.根据权利要求3所述的静电放电保护电路，其中，一静电放电电流的放电过程系依序自所述第一垫，经所述二极管串、所述第一NMOS的所述第一漏极、所述装置阱以及所述第一源极，至所述第二垫。

7.根据权利要求1所述的静电放电保护电路，其中，当所述第一阱与所述第一垫的耦接方式是直接与所述第一垫耦接，且所述基板与所述第二垫耦接时，一静电放电电流的放电过程系依序自所述第二垫，经所述基板以及所述第一阱，至所述第一垫。

8.根据权利要求1所述的静电放电保护电路，其中，所述转折装置包含一低电压触发硅控整流器(Low-Voltage Triggered Silicon-Controlled Rectifier，LVTSCR)，所述低电压触发硅控整流器包含一阳极区以及一阴极区，并且所述二极管串包含一端阳极以及一端阴极，所述低电压触发硅控整流器的阳极区与所述第一垫耦接，所述低电压触发硅控整流器的阴极区与所述二极管串的所述端阳极耦接，并且所述二极管串的所述端阴极与所述第二垫耦接。

9.根据权利要求8所述的静电放电保护电路，进一步包含：

一位于所述基板中并具有第二导电型的第二阱，其中所述第二阱与所述第一垫耦接，所述二极管串系以所述第二阱包围，并且所述二极管串中的每一二极管包含：

一具有第一导电型的二极管阱；

一位于所述二极管阱的阳极；以及

一位于所述二极管阱的阴极。

10.根据权利要求8所述的静电放电保护电路，其中一静电放电电流的放电过程依序自所述第一垫，经所述低电压触发硅控整流器的所述阳极区、所述低电压触发硅控整流器的所述阴极区以及所述二极管串，至所述第二垫。

11.根据权利要求8所述的静电放电保护电路，其中所述基板与所述第二垫耦接，并且一静电放电电流的放电过程系依序自所述基板以及所述第一阱，至所述第一垫。

12.一种静电放电保护电路，连结于一第一垫以及一第二垫之间，在一正常操作状态下，施加于所述第一垫的电压较施加于所述第二垫的电压为高，其中所述静电放电保护电路包含：

一具有第一导电型的基板；

一位于所述基板中并具有第二导电型的第一阱，其中所述第一阱与所述第一垫耦接；

一位于所述第一阱中并具有第一导电型的装置阱，其中所述装置阱与所述第二垫耦接；

一位于所述装置阱中并具有第二导电型的第一掺杂区；

一位于所述装置阱中并具有第二导电型的第二掺杂区，其中所述第二掺杂区与所述第二垫耦接；

一位于所述第一与所述第二掺杂区之间以及所述装置阱上方的第一栅极，其中所述第一栅极与所述第二垫耦接；以及

至少一二极管区，其中每一二极管区包含：

一位于所述基板中的二极管阱；

一位于所述二极管阱中且具有第一导电型的第三掺杂区；以及

一位于所述二极管阱中且具有第二导电型的第四掺杂区，其中，所述至少一二极管区与所述第一掺杂区串联，并且使所述第一掺杂区与所述第一垫耦接，其中所述第一阱与所述第一垫耦接的方式是直接与所述第一垫耦接或是与所述第四掺杂区中的任一二极管耦接。

13.根据权利要求12所述的静电放电保护电路，其中所述至少一二极管区的二极管区数目经设定使所述静电放电保护电路的持住电压(holding voltage)较所述正常操作状态下施加于所述第一垫的电压为高。

14.根据权利要求12所述的静电放电保护电路，进一步包含：

一位于所述装置阱且具有第二导电型的第五掺杂区；以及

一位于所述第五掺杂区与所述第一掺杂区间以及所述装置阱上方的第二栅极，其中所述至少一二极管区与所述第五掺杂区串联，并且使所述第五掺杂区与所述第一垫耦接，所述第二栅极接收一控制电压。

15.根据权利要求12所述的静电放电保护电路，进一步包含：

一位于所述基板中并具有第二导电型的第二阱，其中所述第二阱与所述第一垫耦接，所述至少一二极管区系以所述第二阱包围，并且所述二极管阱具有第一导电型。

16.根据权利要求12所述的静电放电保护电路，其中，一静电放电电流的放电过程系依序自所述第一垫，经所述至少一二极管区、所述第一掺杂区、所述装置阱以及所述第二掺杂区，至所述第二垫。

17.根据权利要求12所述的静电放电保护电路，其中，当所述第一阱与所述第一垫的耦接方式是直接与所述第一垫耦接，且所述基板与所述第二垫耦接时，一静电放电电流的放电过程系依序自所述第二垫，经所述基板以及所述第一阱，至所述第一垫。

18.一种静电放电保护电路，连结于一第一垫以及一第二垫之间，在一正常操作状态下，施加于所述第一垫的电压较施加于所述第二垫的电压为高，其中所述静电放电保护电路包含；

一具有第一导电型的基板；

一位于所述基板中并具有第二导电型的第一阱，其中所述第一阱与所述第一垫耦接；

一位于所述第一阱中并具有第一导电型的第一装置阱，其中所述第一装置阱与所述第二垫耦接；

一位于所述第一装置阱中并具有第二导电型的第二装置阱，其中所述第二装置阱与所述第一垫耦接；

一位于所述第二装置阱中并具有第一导电型的第一掺杂区，其中所述第一掺杂区与所述第一垫耦接；

一位于所述第一装置阱中并具有第二导电型的第二掺杂区；

至少一二极管区，其中每一二极管区包含：

一位于所述基板中的二极管阱；

一位于所述二极管阱中且具有第一导电型的第三掺杂区；

一位于所述二极管阱中且具有第二导电型的第四掺杂区，其中，所述至少一二极管区与所述第二掺杂区串联，并且使所述第二掺杂区与所述第二垫耦接；以及

一位于所述基板中并具有第二导电型的第二阱，其中所述第二阱与所述第一垫直接耦接或通过所述第二掺杂区与所述第一垫耦接。

19.根据权利要求18所述的静电放电保护电路，所述至少一二极管区的二极管区数目经设定使所述静电放电保护电路的持住电压(holding voltage)较所述正常操作状态下施加于所述第一垫的电压为高。

20.根据权利要求18所述的静电放电保护电路，进一步包含至少一二极管区系以所述第二阱包围，并且所述二极管阱具有第一导电型。

21.根据权利要求18所述的静电放电保护电路，其中，一静电放电电流的放电过程系依序自所述第一垫，经所述第一掺杂区、所述第二装置阱、所述第一装置阱、所述第二掺杂区以及所述至少一二极管区，至所述第二垫。

22.根据权利要求18所述的静电放电保护电路，其中，一静电放电电流的放电过程系依序自所述第二垫，经所述基板以及所述第一阱，至所述第一垫。