CN108879632B - 静电放电保护电路 - Google Patents

Abstract

本发明提出一种静电放电保护电路，包括硅控整流器、第一二极管与第二二极管。硅控整流器包括了两个双载子接面晶体管。第一双载子接面晶体管的第一极耦接至硅控整流器的正极。第二双载子接面晶体管的第一极耦接至第一双载子接面晶体管的基极，基极耦接至第一双载子接面晶体管的第二极，第二极耦接至硅控整流器的负极。第一二极管的正极耦接至第一电压，负极耦接至硅控整流器的正极。第二二极管的正极耦接至第一双载子接面晶体管的基极，负极耦接至硅控整流器的负极。借此，可以提升静电放电保护能力。

Description

静电放电保护电路

技术领域

本发明是有关于一种静电放电保护电路，且特别是有关于一种使用硅控整流器与中空二极管的静电放电保护电路。

背景技术

静电放电(electrostatic discharge)是一种从两个不同电位的物体之间传递电荷的现象，由于可能在很短的时间内产生很大的能量转移，因此会导致集成电路的损坏。随着半导体尺寸越来越小，静电放电的损坏也会越来越严重。硅控整流器(siliconcontrolled rectifier，SCR)是一种常见的静电放电保护装置，请参照图1，硅控整流器具有PNP型的双载子接面晶体管(bipolar junction transistor，BJT)110与NPN型的双载子接面晶体管120。双载子接面晶体管110的基极是一个N井，而双载子接面晶体管120的基极为P井。硅控整流器的触发电压(trigger voltage)是由这个N井/P井之间的雪崩(avalanche)电压所决定，一旦N井/P井之间发生了雪崩的现象，双载子接面晶体管110、120会被导通，而硅控整流器会进入锁闭状态(latching state)，此时可以释放静电放电产生的电流。由于雪崩电压很高，因此已知的硅控整流器具有很大的触发电压，通常会大于晶体管栅极的崩溃电压，这样的坏处是在硅控整流器进入锁闭状态前，静电放电所产生的电压可能会损坏电路中的一些元件。因此，如何解决此问题，为此领域技术人员所关心的议题。

发明内容

本发明提出一种静电放电保护电路，可以降低触发电压并增加保持电压，也可以增加硅控整流器的放电能力，并且提升静电放电保护能力。此静电放电保护电路包括硅控整流保护电路，其包括了硅控整流器、至少一个第一二极管与至少一个第二二极管。硅控整流器包括了第一双载子接面晶体管与第二双载子接面晶体管。第一双载子接面晶体管的第一极耦接至硅控整流器的正极。第二双载子接面晶体管的第一极耦接至第一双载子接面晶体管的基极，基极耦接至第一双载子接面晶体管的第二极，第二极耦接至硅控整流器的负极。第一二极管的正极耦接至第一电压，负极耦接至硅控整流器的正极。第二二极管的正极耦接至第一双载子接面晶体管的基极，负极耦接至硅控整流器的负极。此外，中空二极管设置于输入接垫与系统电压之间或输入接垫与接地电压之间。中空二极管包括第一参杂区与第二参杂区，其中第一参杂区的参杂类型不同于第二参杂区的参杂类型。第二参杂区围绕第一参杂区，并且第一参杂区围绕中空区域。

在一些实施例中，硅控整流器的负极耦接至第二电压。静电放电保护电路还包括了第三二极管，其正极耦接至第二电压，负极耦接至第一电压。

在一些实施例中，静电放电保护电路还包括第四二极管与第五二极管。第四二极管的正极耦接至第二电压，负极耦接至第三电压。第五二极管的正极耦接至第三电压，负极耦接至第二电压。

在一些实施例中，静电放电保护电路还包括第六二极管，其正极耦接至第三电压，负极耦接至第一电压。

在一些实施例中，静电放电保护电路还包括第七二极管，其正极耦接至第二电压，负极耦接至第四电压。

在一些实施例中，硅控整流器包括了以下元件。基板具有第一井区与第二井区，其中第一井区围绕第二井区，并且第一井区的参杂类型不同于第二井区的参杂类型。第一电极形成于第二井区之上，第一电极的参杂类型相同于第二井区的参杂类型。第二电极形成于第二井区之上并围绕第一电极，第二电极的参杂类型不同于第二井区的参杂类型，并且第一电极与第二电极耦接至硅控整流器的负极。第三电极形成于第一井区之上并围绕第二电极，第三电极的参杂类型不同于第一井区的参杂类型。第四电极形成于第一井区之上并围绕第三电极，第四电极的参杂类型相同于第一井区的参杂类型，并且第三电极与第四电极耦接至硅控整流器的正极。

在一些实施例中，第一参杂区的宽度大于等于2微米。

在一些实施例中，第一参杂区的轮廓具有第一边与第二边，并且第一边与第二边的交界形成弧形部位。

在一些实施例中，第一参杂区的轮廓为圆形。

在一些实施例中，第一参杂区的轮廓为n边形，n为大于4的正整数。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附附图作详细说明如下。

附图说明

图1是根据先前技术绘示硅控整流器的电路图；

图2是根据一实施例所绘示在一般集成电路中静电放电保护电路的设置电路图；

图3是根据第一实施例绘示硅控整流保护电路的电路图；

图4是根据第二实施例绘示硅控整流保护电路的电路图；

图5是根据第三实施例绘示硅控整流保护电路的电路图；

图6是根据第四实施例绘示硅控整流保护电路的电路图；

图7是根据第五实施例绘示硅控整流器的制程剖面图；

图8是根据第五实施例绘示硅控整流器的上视图；

图9A是根据一实施例绘示中空二极管的上视图；

图9B是沿着图9A的切线AA’绘示中空二极管的剖面图；

图10至图12是根据一些实施例绘示中空二极管的上视图。

具体实施方式

关于本文中所使用的“第一”、“第二”、…等，并非特别指次序或顺位的意思，其仅为了区别以相同技术用语描述的元件或操作。另外，关于本文中所使用的“耦接”，可指二个元件直接地或间接地作电性连接。也就是说，当以下描述“第一物件耦接至第二物件”时，第一物件与第二物件之间还可设置其他的物件。

在一般的集成电路中，静电放电保护电路可以设置于输入接垫(pad)、输出接垫、电源接垫、以及/或接地接垫的周围，借此箝制(clamp)过载的电压，并且提供低阻抗的路径以释放静电放电产生的电流。举例来说，请参照图2，图2是根据一实施例所绘示在一般集成电路中静电放电保护电路的设置电路图。

请参照图2，静电放电保护电路900包括了硅控整流保护电路910、输入接垫920与二极管941～944。静电放电保护电路900可以是一电子装置或电子元件的一部分。硅控整流保护电路910设置于系统电压VDD与接地电压VSS之间。二极管941是设置于输入接垫920与系统电压VDD之间，二极管942是设置于输入接垫920与接地电压VSS之间，二极管943是设置于核心电路930与系统电压VDD之间，二极管944是设置于核心电路930与接地电压VSS之间。核心电路930可依照需求而具有任意的功能。以下先说明硅控整流保护电路910。

[第一实施例]

图3是根据第一实施例绘示硅控整流保护电路的电路图。请参照图3，图3中的硅控整流保护电路至少包括了硅控整流器310与二极管D1、D2。硅控整流器310具有正极(anode)311与负极(cathnode)312，并且硅控整流器310包括了双载子接面晶体管313(亦称为第一双载子接面晶体管)与双载子接面晶体管314(亦称为第二双载子接面晶体管。双载子接面晶体管313的第一极(例如为射极)耦接至硅控整流器310的正极311，双载子接面晶体管314的第一极(例如为集极)耦接至双载子接面晶体管313的基极，双载子接面晶体管314的基极耦接至双载子接面晶体管313的第二极(例如为集极)，双载子接面晶体管314的第二极(例如为射极)则耦接至硅控整流器310的负极312。此外，二极管D1(亦称为第一二极管)是彼此串联，其正极耦接至电压DVDD，而负极耦接至硅控整流器310的正极311。二极管D2(亦称为第二二极管)也是彼此串联，其正极是耦接至双载子接面晶体管313的基极，负极是耦接至硅控整流器310的负极312。

在此实施例中，电源接垫320提供了电压DVDD(亦称为第一电压)，硅控整流器310的负极312是耦接至电压DVSS(亦称为第二电压)，这两个电压DVDD、DVSS是成对的，用以提供数字电路的电源。当电源接垫320上发生了静电放电的现象且有很大的正电压时，此电压会跨在二极管D1、双载子接面晶体管313的射极与基极、以及二极管D2上，由于二极管D2的切入电压(cut-in voltage)小于双载子接面晶体管313、314两基极之间的雪崩电压，因此二极管D2会先顺偏产生足够的电流，借此导通双载子接面晶体管313、314，使得硅控整流器310进入锁闭状态。二极管D2的数目必须足够，使得在正常运作下二极管D2上并不会产生电流来触发硅控整流器310，换言之，此实施例中硅控整流保护电路的触发电压是由二极管D2的数目来决定，借此可以解决硅控整流器310的触发电压过高的问题，在图3中二极管D2的数目为4个，但在其他实施例中也可以设置更多或更少的二极管D2，本发明并不在此限。

当硅控整流器310进入锁闭状态以后，其正极311与负极312之间的电位差称为保持电压(hold voltage)，此保持电压通常需要高于正常运作下电压DVDD与电压DVSS之间的电位差。在一些应用中由于使用了较高的电压DVDD，因此需要二极管D1来等效地增加保持电压，在此实施例中共有3个二极管D1，但本发明也不限制二极管D1的数目。值得注意的是，二极管D1的设置同样也可以影响硅控整流保护电路的触发电压，若减少一个二极管D2并增加一个二极管D1，则硅控整流保护电路的触发电压不变，但保持电压增加。

上述的操作是用以提供正向的静电放电保护，而二极管D3是用以提供逆向的静电放电保护。具体来说，二极管D3(亦称为第三二极管)的正极是耦接至电压DVSS，而负极是耦接至电压DVDD。当电源接垫320上出现很大的负电压时，二极管D3会顺偏，借此提供低阻抗的电流路径。

在一些实施例中，图3的硅控整流保护电路还包括了二极管D4、D5。二极管D4(亦称为第四二极管)的正极耦接至电压DVSS，负极耦接至电压VSS(亦称为第三电压)。二极管D5(亦称为第五二极管)的正极是耦接至电压VSS，负极是耦接至电压DVSS。电压VSS与另一个电压VDD(绘示于图5)为成对的，在此实施例中是用以提供类比电路的电源，但本发明并不在此限。

在一些实施例中，图3的硅控整流电路还包括二极管D6(亦称为第六二极管)。二极管D6的正极是耦接至电压VSS，负极是耦接至电压DVDD，用以提供另一个逆向的静电放电保护路径。

[第二实施例]

图4是根据第二实施例绘示硅控整流保护电路的电路图。在一些实施例中，由于集成电路的尺寸限制，使得硅控整流器的放电能力不够，因此需要将图3中的硅控整流保护电路重复设置，如图4所示，然而图4中各元件的功能与图3类似，在此并不再赘述。

[第三实施例]

图5是根据第三实施例绘示硅控整流保护电路的电路图。请参照图5，图5与图3类似，在此仅描述不同之处。在图5的实施例中，硅控整流保护电路耦接的是接地接垫510。此外，二极管D7(亦称第七二极管)的正极耦接至电压DVSS，负极耦接至电压VDD(亦称为第四电压)。如以上所述，本领域具有通常知识者当可以依照图3与图5的教示，稍作润饰后将硅控整流保护电路设置于其他的接垫，并且耦接至其他的电压。

[第四实施例]

图6是根据第四实施例绘示硅控整流保护电路的电路图。在第四实施例中是将第三实施例的硅控整流保护电路重复配置，借此增加放电能力。

[第五实施例]

图7是根据第五实施例绘示硅控整流器的制程剖面图，图8是根据第五实施例绘示硅控整流器的上视图。具体来说，图7所绘示的是沿着图8中切线AB的剖面图。请参照图7与图8，在此实施例中是以环型的方式来形成硅控整流器，借此可以提供更宽的电流路径。具体来说，硅控整流器310具有P型的基板(substrate)710，其中具有N型的第一井区711与P型的第二井区712，并且第一井区711围绕第二井区712。第二井区712上具有P+型的第一电极721与N+型的第二电极722，第二电极722围绕第一电极721，第二电极722与第一电极721之间具有浅沟渠隔离(Shallow trench isolation，STI)，并且第一电极721与第二电极722都耦接至硅控整流器310的负极312。第一井区711上具有P+型的第三电极723与N+型的第四电极724。第三电极723围绕第二电极722，并且第三电极723与第二电极722之间具有浅沟渠隔离。第四电极724围绕第三电极723，并且第四电极724与第三电极723之间也具有浅沟渠隔离。第三电极723与第四电极724耦接至硅控整流器310的正极311。在此实施例中，电极721～724例如为参杂的多晶硅。在硅控整流器310中，P-N-P-N的半导体结构是从第三电极723，第一井区711，第二井区712，一直到第二电极722。如图8所示，电流是从外围流至中心，围绕的设计可以增加路径的宽度，进而增加硅控整流器310的放电能力。

值得注意的是，本领域具有通常知识者当有能力修改图7与图8中的参杂类型，本发明并不在此限。举例来说，基板710可为N型，第一井区711可为P型，第二井区712可为P型，第一电极721可为N+型，第二电极722可为P+型，第三电极723可为N+型，且第四电极724可为P+型。换言之，第一井区711的参杂类型不同于第二井区712的参杂类型，第一电极721的参杂类型相同于该第二井区712的参杂类型，第二电极722的参杂类型不同于第二井区712的参杂类型，第三电极723的参杂类型不同于第一井区711的参杂类型，而第四电极的参杂类型相同于第一井区711的参杂类型。上述各个电极与井区的参杂类型并不限于图7、8的实施例。

请参照回图2，二极管941、942为中空(hollow)二极管，以下将搭配图示来说明中空二极管。图9A是根据一实施例绘示中空二极管的上视图，图9B是沿着图9A的切线AA’绘示中空二极管的剖面图。请参照图9A与图9B，中空二极管包括形成在基板1050的中的第一参杂区1010与第二参杂区1020，其中第一参杂区1010的参杂类型不同于第二参杂区1020的参杂类型。例如，基板1050为P型硅基板，第一参杂区1010为重参杂的P型参杂区，而第二参杂区1020为重参杂的N型参杂区。然而，在一些实施例中，第一参杂区1010也可为重参杂的N型参杂区，而第二参杂区1020也可为重参杂的P型参杂区，本发明并不在此限。在图9A中，第一参杂区1010围绕中空区域1030，第二参杂区1020围绕第一参杂区1010，并且第一参杂区1010与第二参杂区1020之间还具有绝缘区域1040。在一些实施例中，中空区域1030与绝缘区域1040都是绝缘材料。

作为静电放电保护用的二极管可用两个数值来衡量其功效，分别为导通时的电流值以及二极管的寄生电容。此电流值越大表示当静电放电发生时能够容纳更大的电流，因此电流值是越大越好。寄生电容则会影响集成电路的操作，因此是越小越好。一般来说，二极管的寄生电容是正比于主动接面的面积，即图9A中第一参杂区1010与第二参杂区1020的面积；而上述的电流值则是正比于第一参杂区1010、第二参杂区1020的周长。在图9A的设计中，第二参杂区1020是围绕第一参杂区1010，因此可以有较大的周长，另一方面第一参杂区1010中具有中空区域1030，因此可以缩小第一参杂区1010的面积。如此一来，中空二极管可以有较佳的静电放电防护能力。

第一参杂区1010具有宽度W，当要形成较大的中空区域1030时，宽度W会缩小。然而，若宽度W太小，则第一参杂区1010则不具有足够的面积来释放静电放电所产生的电流。在一些实施例中，宽度W至少是大于等于2微米。

在图9A的实施例中，第一参杂区1010的轮廓(外围部分)为长方形，但在其他实施例中也可以为其他形状。举例来说，请参照图10，为了简化起见，图10仅绘示中空二极管的上视图而没有绘示剖面图。在图10的实施例中，第一参杂区1010的轮廓具有第一边1110与第二边1120，并且第一边1110与第二边1120的交界处形成弧形部位1130。相较于图9A来说，图10中第一参杂区1010的直角被去除了，这是因为直角等尖端处会产生更大的崩溃电压，容易损坏中空二极管。透过图10的设计，在导通时可以更为均匀地分散电流，借此提升静电放电保护能力。此外，第一参杂区1010的宽度是大于等于2微米。

在图11的实施例中，第一参杂区1010的轮廓为圆形。类似于图10的设计，在图11中可以均匀地分散电流，借此提升静电放电保护能力。此外，第一参杂区1010的宽度是大于等于2微米。

在图12的实施例中，第一参杂区1010的轮廓为八边形。然而，本领域具有通常知识者当可设计出其他的多边形。在一些实施例中，第一参杂区1010的轮廓为n边形，其中n为大于等于4的正整数。同样的，第一参杂区1010的宽度是大于等于2微米。

在本发明实施例提出的静电放电保护电路中，透过二极管的设置可以降低触发电压并增加保持电压。另外，通过二维环形的设置，可以增加硅控整流器的放电能力。另外，通过在静电放电保护电路中设置中空二极管，可以进一步提升静电放电保护能力。

虽然本发明已以实施例揭露如上，然其并非用以限定本发明，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当视所附的权利要求书所界定的范围为准。

Claims (9)

1.一种静电放电保护电路，其特征在于，包括：

一硅控整流保护电路，设置于系统电压与接地电压之间，该硅控整流保护电路包括：

一硅控整流器，包括：

一第一双载子接面晶体管，其第一极耦接至该硅控整流器的正极；以及

一第二双载子接面晶体管，其第一极耦接至该第一双载子接面晶体管的基极，基极耦接至该第一双载子接面晶体管的第二极，第二极耦接至该硅控整流器的负极；

至少一第一二极管，其正极耦接至一第一电压，负极耦接至该硅控整流器的该正极；以及

至少一第二二极管，其正极耦接至该第一双载子接面晶体管的该基极，负极耦接至该硅控整流器的该负极；

一输入接垫；以及

一中空二极管，设置于该输入接垫与该系统电压之间或该输入接垫与该接地电压之间，

其中该中空二极管包括第一参杂区与第二参杂区，其中该第一参杂区的参杂类型不同于该第二参杂区的参杂类型，

其中该第二参杂区围绕该第一参杂区，并且该第一参杂区围绕一中空区域，

其中该硅控整流器还包括：

一基板，具有一第一井区与一第二井区，其中该第一井区围绕该第二井区，并且该第一井区的参杂类型不同于该第二井区的参杂类型；

一第一电极，形成于该第二井区之上，其中该第一电极的参杂类型相同于该第二井区的该参杂类型；

一第二电极，形成于该第二井区之上并围绕该第一电极，其中该第二电极的参杂类型不同于该第二井区的该参杂类型，并且该第一电极与该第二电极耦接至该硅控整流器的该负极；

一第三电极，形成于该第一井区之上并围绕该第二电极，其中该第三电极的参杂类型不同于该第一井区的该参杂类型；以及

一第四电极，形成于该第一井区之上并围绕该第三电极，其中该第四电极的参杂类型相同于该第一井区的该参杂类型，并且该第三电极与该第四电极耦接至该硅控整流器的该正极。

2.根据权利要求1所述的静电放电保护电路，其特征在于，其中该硅控整流器的该负极耦接至一第二电压，该静电放电保护电路还包括：

一第三二极管，其正极耦接至该第二电压，负极耦接至该第一电压。

3.根据权利要求2所述的静电放电保护电路，其特征在于，还包括：

一第四二极管，其正极耦接至该第二电压，负极耦接至一第三电压；以及

一第五二极管，其正极耦接至该第三电压，负极耦接至该第二电压。

4.根据权利要求3所述的静电放电保护电路，其特征在于，还包括：

一第六二极管，其正极耦接至该第三电压，负极耦接至该第一电压。

5.根据权利要求3所述的静电放电保护电路，其特征在于，还包括：

一第七二极管，其正极耦接至该第二电压，负极耦接至一第四电压。

6.根据权利要求1所述的静电放电保护电路，其特征在于，其中该第一参杂区的一宽度大于等于2微米。

7.根据权利要求6所述的静电放电保护电路，其特征在于，其中该第一参杂区的轮廓具有一第一边与一第二边，该第一边与该第二边的交界形成一弧形部位。

8.根据权利要求1所述的静电放电保护电路，其特征在于，其中该第一参杂区的轮廓为圆形。

9.根据权利要求1所述的静电放电保护电路，其特征在于，其中该第一参杂区的轮廓为n边形，n为大于4的正整数。