TWI624928B - 靜電放電保護電路 - Google Patents

Abstract

本發明提出一種靜電放電保護電路，包括矽控整流器、第一二極體與第二二極體。矽控整流器包括了兩個雙載子接面電晶體。第一雙載子接面電晶體的第一極耦接至矽控整流器的正極。第二雙載子接面電晶體的第一極耦接至第一雙載子接面電晶體的基極，基極耦接至第一雙載子接面電晶體的第二極，第二極耦接至矽控整流器的負極。第一二極體的正極耦接至第一電壓，負極耦接至矽控整流器的正極。第二二極體的正極耦接至第一雙載子接面電晶體的基極，負極耦接至矽控整流器的負極。

Description

靜電放電保護電路

本發明是有關於一種靜電放電保護電路，且特別是有關於一種使用矽控整流器與中空二極體的靜電放電保護電路。

靜電放電(electrostatic discharge)是一種從兩個不同電位的物體之間傳遞電荷的現象，由於可能在很短的時間內產生很大的能量轉移，因此會導致積體電路的損壞。隨著半導體尺寸越來越小，靜電放電的損壞也會越來越嚴重。矽控整流器(silicon controlled rectifier，SCR)是一種常見的靜電放電保護裝置，請參照圖1，矽控整流器具有PNP型的雙載子接面電晶體(bipolar junction transistor，BJT)110與NPN型的雙載子接面電晶體120。雙載子接面電晶體110的基極是一個N井，而雙載子接面電晶體120的基極為P井。矽控整流器的觸發電壓(trigger voltage)是由這個N井/P井之間的雪崩(avalanche)電壓所決定，一旦N井/P井之間發生了雪崩的現象，雙載子接面電晶體110、120會被導通，而矽控整流器會進入鎖閉狀態 (latching state)，此時可以釋放靜電放電產生的電流。由於雪崩電壓很高，因此習知的矽控整流器具有很大的觸發電壓，通常會大於電晶體閘極的崩潰電壓，這樣的壞處是在矽控整流器進入鎖閉狀態前，靜電放電所產生的電壓可能會損壞電路中的一些元件。因此，如何解決此問題，為此領域技術人員所關心的議題。

本發明提出一種靜電放電保護電路，包括矽控整流保護電路，其包括了矽控整流器、至少一個第一二極體與至少一個第二二極體。矽控整流器包括了第一雙載子接面電晶體與第二雙載子接面電晶體。第一雙載子接面電晶體的第一極耦接至矽控整流器的正極。第二雙載子接面電晶體的第一極耦接至第一雙載子接面電晶體的基極，基極耦接至第一雙載子接面電晶體的第二極，第二極耦接至矽控整流器的負極。第一二極體的正極耦接至第一電壓，負極耦接至矽控整流器的正極。第二二極體的正極耦接至第一雙載子接面電晶體的基極，負極耦接至矽控整流器的負極。此外，中空二極體設置於輸入接墊與系統電壓之間或輸入接墊與接地電壓之間。中空二極體包括第一參雜區與第二參雜區，其中第一參雜區的參雜類型不同於第二參雜區的參雜類型。第二參雜區圍繞第一參雜區，並且第一參雜區圍繞中空區域。

在一些實施例中，矽控整流器的負極耦接至第二電壓。靜電放電保護電路更包括了第三二極體，其正極耦 接至第二電壓，負極耦接至第一電壓。

在一些實施例中，靜電放電保護電路更包括第四二極體與第五二極體。第四二極體的正極耦接至第二電壓，負極耦接至第三電壓。第五二極體的正極耦接至第三電壓，負極耦接至第二電壓。

在一些實施例中，靜電放電保護電路更包括第六二極體，其正極耦接至第三電壓，負極耦接至第一電壓。

在一些實施例中，靜電放電保護電路更包括第七二極體，其正極耦接至第二電壓，負極耦接至第四電壓。

在一些實施例中，矽控整流器包括了以下元件。基板具有第一井區與第二井區，其中第一井區圍繞第二井區，並且第一井區的參雜類型不同於第二井區的參雜類型。第一電極形成於第二井區之上，第一電極的參雜類型相同於第二井區的參雜類型。第二電極形成於第二井區之上並圍繞第一電極，第二電極的參雜類型不同於第二井區的參雜類型，並且第一電極與第二電極耦接至矽控整流器的負極。第三電極形成於第一井區之上並圍繞第二電極，第三電極的參雜類型不同於第一井區的參雜類型。第四電極形成於第一井區之上並圍繞第三電極，第四電極的參雜類型相同於第一井區的參雜類型，並且第三電極與第四電極耦接至矽控整流器的正極。

在一些實施例中，第一參雜區的寬度大於等於2微米。

在一些實施例中，第一參雜區的輪廓具有第一 邊與第二邊，並且第一邊與第二邊的交界形成弧形部位。

在一些實施例中，第一參雜區的輪廓為圓形。

在一些實施例中，第一參雜區的輪廓為n邊形，n為大於4的正整數。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

110、120‧‧‧雙載子接面電晶體

VDD、VSS、DVDD、DVSS‧‧‧電壓

310‧‧‧矽控整流器

311‧‧‧正極

312‧‧‧負極

313、314‧‧‧雙載子接面電晶體

320‧‧‧電源接墊

D1~D7‧‧‧二極體

510‧‧‧接地接墊

710‧‧‧基板

711、712‧‧‧井區

721~724‧‧‧電極

AB‧‧‧切線

P、N、P+、N+‧‧‧參雜類型

910‧‧‧矽控整流保護電路

920‧‧‧輸入接墊

930‧‧‧核心電路

941~944‧‧‧二極體

1010‧‧‧第一參雜區

1020‧‧‧第二參雜區

1030‧‧‧中空區域

1040‧‧‧絕緣區域

1050‧‧‧基板

AA’‧‧‧切線

W‧‧‧寬度

1110‧‧‧第一邊

1120‧‧‧第二邊

1130‧‧‧弧形部位

[圖1]是根據先前技術繪示矽控整流器的電路圖。

[圖2]是根據一實施例所繪示在一般積體電路中靜電放電保護電路的設置電路圖。

[圖3]是根據第一實施例繪示矽控整流保護電路的電路圖。

[圖4]是根據第二實施例繪示矽控整流保護電路的電路圖。

[圖5]是根據第三實施例繪示矽控整流保護電路的電路圖。

[圖6]是根據第四實施例繪示矽控整流保護電路的電路圖。

[圖7]是根據第五實施例繪示矽控整流器的製程剖面圖。

[圖8]是根據第五實施例繪示矽控整流器的上視圖。

[圖9A]是根據一實施例繪示中空二極體的上視圖。

[圖9B]是沿著圖9A的切線AA’繪示中空二極體的剖面圖。

[圖10]至[圖12]是根據一些實施例繪示中空二極體的上視圖。

關於本文中所使用之『第一』、『第二』、...等，並非特別指次序或順位的意思，其僅為了區別以相同技術用語描述的元件或操作。另外，關於本文中所使用之「耦接」，可指二個元件直接地或間接地作電性連接。也就是說，當以下描述「第一物件耦接至第二物件」時，第一物件與第二物件之間還可設置其他的物件。

在一般的積體電路中，靜電放電保護電路可以設置於輸入接墊(pad)、輸出接墊、電源接墊、以及/或接地接墊的周圍，藉此箝制(clamp)過載的電壓，並且提供低阻抗的路徑以釋放靜電放電產生的電流。舉例來說，請參照圖2，圖2是根據一實施例所繪示在一般積體電路中靜電放電保護電路的設置電路圖。

請參照圖2，靜電放電保護電路900包括了矽控整流保護電路910、輸入接墊920與二極體941~944。靜電放電保護電路900可以是一電子裝置或電子元件的一部分。矽控整流保護電路910設置於系統電壓VDD與接地電壓VSS之間。二極體941是設置於輸入接墊920與系統電壓VDD之間，二極體942是設置於輸入接墊920與接地電壓 VSS之間，二極體943是設置於核心電路930與系統電壓VDD之間，二極體944是設置於核心電路930與接地電壓VSS之間。核心電路930可依照需求而具有任意的功能。以下先說明矽控整流保護電路910。

[第一實施例]

圖3是根據第一實施例繪示矽控整流保護電路的電路圖。請參照圖3，圖3中的矽控整流保護電路至少包括了矽控整流器310與二極體D1、D2。矽控整流器310具有正極(anode)311與負極(cathnode)312，並且矽控整流器310包括了雙載子接面電晶體313(亦稱為第一雙載子接面電晶體)與雙載子接面電晶體314(亦稱為第二雙載子接面電晶體。雙載子接面電晶體313的第一極(例如為射極)耦接至矽控整流器310的正極311，雙載子接面電晶體314的第一極(例如為集極)耦接至雙載子接面電晶體313的基極，雙載子接面電晶體314的基極耦接至雙載子接面電晶體313的第二極(例如為集極)，雙載子接面電晶體314的第二極(例如為射極)則耦接至矽控整流器310的負極312。此外，二極體D1(亦稱為第一二極體)是彼此串聯，其正極耦接至電壓DVDD，而負極耦接至矽控整流器310的正極311。二極體D2(亦稱為第二二極體)也是彼此串聯，其正極是耦接至雙載子接面電晶體313的基極，負極是耦接至矽控整流器310的負極312。

在此實施例中，電源接墊320提供了電壓DVDD(亦稱為第一電壓)，矽控整流器310的負極312是耦 接至電壓DVSS(亦稱為第二電壓)，這兩個電壓DVDD、DVSS是成對的，用以提供數位電路的電源。當電源接墊320上發生了靜電放電的現象且有很大的正電壓時，此電壓會跨在二極體D1、雙載子接面電晶體313的射極與基極、以及二極體D2上，由於二極體D2的切入電壓(cut-in voltage)小於雙載子接面電晶體313、314兩基極之間的雪崩電壓，因此二極體D2會先順偏產生足夠的電流，藉此導通雙載子接面電晶體313、314，使得矽控整流器310進入鎖閉狀態。二極體D2的數目必須足夠，使得在正常運作下二極體D2上並不會產生電流來觸發矽控整流器310，換言之，此實施例中矽控整流保護電路的觸發電壓是由二極體D2的數目來決定，藉此可以解決矽控整流器310的觸發電壓過高的問題，在圖3中二極體D2的數目為4個，但在其他實施例中也可以設置更多或更少的二極體D2，本發明並不在此限。

當矽控整流器310進入鎖閉狀態以後，其正極311與負極312之間的電位差稱為保持電壓(hold voltage)，此保持電壓通常需要高於正常運作下電壓DVDD與電壓DVSS之間的電位差。在一些應用中由於使用了較高的電壓DVDD，因此需要二極體D1來等效地增加保持電壓，在此實施例中共有3個二極體D1，但本發明也不限制二極體D1的數目。值得注意的是，二極體D1的設置同樣也可以影響矽控整流保護電路的觸發電壓，若減少一個二極體D2並增加一個二極體D1，則矽控整流保護電路的觸發電壓不變，但保持電壓增加。

上述的操作是用以提供正向的靜電放電保護，而二極體D3是用以提供逆向的靜電放電保護。具體來說，二極體D3(亦稱為第三二極體)的正極是耦接至電壓DVSS，而負極是耦接至電壓DVDD。當電源接墊320上出現很大的負電壓時，二極體D3會順偏，藉此提供低阻抗的電流路徑。

在一些實施例中，圖3的矽控整流保護電路還包括了二極體D4、D5。二極體D4(亦稱為第四二極體)的正極耦接至電壓DVSS，負極耦接至電壓VSS(亦稱為第三電壓)。二極體D5(亦稱為第五二極體)的正極是耦接至電壓VSS，負極是耦接至電壓DVSS。電壓VSS與另一個電壓VDD(繪示於圖5)為成對的，在此實施例中是用以提供類比電路的電源，但本發明並不在此限。

在一些實施例中，圖3的矽控整流電路還包括二極體D6(亦稱為第六二極體)。二極體D6的正極是耦接至電壓VSS，負極是耦接至電壓DVDD，用以提供另一個逆向的靜電放電保護路徑。

[第二實施例]

圖4是根據第二實施例繪示矽控整流保護電路的電路圖。在一些實施例中，由於積體電路的尺寸限制，使得矽控整流器的放電能力不夠，因此需要將圖3中的矽控整流保護電路重複設置，如圖4所示，然而圖4中各元件的功能與圖3類似，在此並不再贅述。

[第三實施例]

圖5是根據第三實施例繪示矽控整流保護電路的電路圖。請參照圖5，圖5與圖3類似，在此僅描述不同之處。在圖5的實施例中，矽控整流保護電路耦接的是接地接墊510。此外，二極體D7(亦稱第七二極體)的正極耦接至電壓DVSS，負極耦接至電壓VDD(亦稱為第四電壓)。如以上所述，本領域具有通常知識者當可以依照圖3與圖5的教示，稍作潤飾後將矽控整流保護電路設置於其他的接墊，並且耦接至其他的電壓。

[第四實施例]

圖6是根據第四實施例繪示矽控整流保護電路的電路圖。在第四實施例中是將第三實施例的矽控整流保護電路重複配置，藉此增加放電能力。

[第五實施例]

圖7是根據第五實施例繪示矽控整流器的製程剖面圖，圖8是根據第五實施例繪示矽控整流器的上視圖。具體來說，圖7所繪示的是沿著圖8中切線AB的剖面圖。請參照圖7與圖8，在此實施例中是以環型的方式來形成矽控整流器，藉此可以提供更寬的電流路徑。具體來說，矽控整流器310具有P型的基板(substrate)710，其中具有N型的第一井區711與P型的第二井區712，並且第一井區711圍繞第二井區712。第二井區712上具有P+型的第一電極721與N+型的第二電極722，第二電極722圍繞第一電極721，第二電極722與第一電極721之間具有淺溝渠隔離(Shallow trench isolation，STI)，並且第一電極721與第二電極722 都耦接至矽控整流器310的負極312。第一井區711上具有P+型的第三電極723與N+型的第四電極724。第三電極723圍繞第二電極722，並且第三電極723與第二電極722之間具有淺溝渠隔離。第四電極724圍繞第三電極723，並且第四電極724與第三電極723之間也具有淺溝渠隔離。第三電極723與第四電極724耦接至矽控整流器310的正極311。在此實施例中，電極721~724例如為參雜的多晶矽。在矽控整流器310中，P-N-P-N的半導體結構是從第三電極723，第一井區711，第二井區712，一直到第二電極722。如圖8所示，電流是從外圍流至中心，圍繞的設計可以增加路徑的寬度，進而增加矽控整流器310的放電能力。

值得注意的是，本領域具有通常知識者當有能力修改圖7與圖8中的參雜類型，本發明並不在此限。舉例來說，基板710可為N型，第一井區711可為P型，第二井區712可為P型，第一電極721可為N+型，第二電極722可為P+型，第三電極723可為N+型，且第四電極724可為P+型。換言之，第一井區711的參雜類型不同於第二井區712的參雜類型，第一電極721的參雜類型相同於該第二井區712的參雜類型，第二電極722的參雜類型不同於第二井區712的參雜類型，第三電極723的參雜類型不同於第一井區711的參雜類型，而第四電極的參雜類型相同於第一井區711的參雜類型。上述各個電極與井區的參雜類型並不限於圖7、8的實施例。

請參照回圖2，二極體941、942為中空 (hollow)二極體，以下將搭配圖示來說明中空二極體。圖9A是根據一實施例繪示中空二極體的上視圖，圖9B是沿著圖9A的切線AA’繪示中空二極體的剖面圖。請參照圖9A與圖9B，中空二極體包括形成在基板1050之中的第一參雜區1010與第二參雜區1020，其中第一參雜區1010的參雜類型不同於第二參雜區1020的參雜類型。例如，基板1050為P型矽基板，第一參雜區1010為重參雜的P型參雜區，而第二參雜區1020為重參雜的N型參雜區。然而，在一些實施例中，第一參雜區1010也可為重參雜的N型參雜區，而第二參雜區1020也可為重參雜的P型參雜區，本發明並不在此限。在圖9A中，第一參雜區1010圍繞中空區域1030，第二參雜區1020圍繞第一參雜區1010，並且第一參雜區1010與第二參雜區1020之間還具有絕緣區域1040。在一些實施例中，中空區域1030與絕緣區域1040都是絕緣材料。

作為靜電放電保護用的二極體可用兩個數值來衡量其功效，分別為導通時的電流值以及二極體的寄生電容。此電流值越大表示當靜電放電發生時能夠容納更大的電流，因此電流值是越大越好。寄生電容則會影響積體電路的操作，因此是越小越好。一般來說，二極體的寄生電容是正比於主動接面的面積，即圖9A中第一參雜區1010與第二參雜區1020的面積；而上述的電流值則是正比於第一參雜區1010、第二參雜區1020的周長。在圖9A的設計中，第二參雜區1020是圍繞第一參雜區1010，因此可以有較大的周長，另一方面第一參雜區1010中具有中空區域1030，因此 可以縮小第一參雜區1010的面積。如此一來，中空二極體可以有較佳的靜電放電防護能力。

第一參雜區1010具有寬度W，當要形成較大的中空區域1030時，寬度W會縮小。然而，若寬度W太小，則第一參雜區1010則不具有足夠的面積來釋放靜電放電所產生的電流。在一些實施例中，寬度W至少是大於等於2微米。

在圖9A的實施例中，第一參雜區1010的輪廓(外圍部分)為長方形，但在其他實施例中也可以為其他形狀。舉例來說，請參照圖10，為了簡化起見，圖10僅繪示中空二極體的上視圖而沒有繪示剖面圖。在圖10的實施例中，第一參雜區1010的輪廓具有第一邊1110與第二邊1120，並且第一邊1110與第二邊1120的交界處形成弧形部位1130。相較於圖9A來說，圖10中第一參雜區1010的直角被去除了，這是因為直角等尖端處會產生更大的崩潰電壓，容易損壞中空二極體。透過圖10的設計，在導通時可以更為均勻地分散電流，藉此提升靜電放電保護能力。此外，第一參雜區1010的寬度是大於等於2微米。

在圖11的實施例中，第一參雜區1010的輪廓為圓形。類似於圖10的設計，在圖11中可以均勻地分散電流，藉此提升靜電放電保護能力。此外，第一參雜區1010的寬度是大於等於2微米。

在圖12的實施例中，第一參雜區1010的輪廓為八邊形。然而，本領域具有通常知識者當可設計出其他的多 邊形。在一些實施例中，第一參雜區1010的輪廓為n邊形，其中n為大於等於4的正整數。同樣的，第一參雜區1010的寬度是大於等於2微米。

在本發明實施例提出的靜電放電保護電路中，透過二極體的設置可以降低觸發電壓並增加保持電壓。另外，藉由二維環形的設置，可以增加矽控整流器的放電能力。另外，藉由在靜電放電保護電路中設置中空二極體，可以進一步提升靜電放電保護能力。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

Claims (10)

1. 一種靜電放電保護電路，包括：一矽控整流保護電路，設置於系統電壓與接地電壓之間，該矽控整流保護電路包括：一矽控整流器，包括：一第一雙載子接面電晶體，其第一極耦接至該矽控整流器的正極；以及一第二雙載子接面電晶體，其第一極耦接至該第一雙載子接面電晶體的基極，基極耦接至該第一雙載子接面電晶體的第二極，第二極耦接至該矽控整流器的負極；至少一第一二極體，其正極耦接至一第一電壓，負極耦接至該矽控整流器的該正極；以及至少一第二二極體，其正極耦接至該第一雙載子接面電晶體的該基極，負極耦接至該矽控整流器的該負極；一輸入接墊；以及一中空二極體，設置於該輸入接墊與該系統電壓之間或該輸入接墊與該接地電壓之間，其中該中空二極體包括第一參雜區與第二參雜區，其中該第一參雜區的參雜類型不同於該第二參雜區的參雜類型，其中該第二參雜區圍繞該第一參雜區，並且該第一參 雜區圍繞一中空區域。
2. 如申請專利範圍第1項所述之靜電放電保護電路，其中該矽控整流器的該負極耦接至一第二電壓，該靜電放電保護電路更包括：一第三二極體，其正極耦接至該第二電壓，負極耦接至該第一電壓。
3. 如申請專利範圍第2項所述之靜電放電保護電路，更包括：一第四二極體，其正極耦接至該第二電壓，負極耦接至一第三電壓；以及一第五二極體，其正極耦接至該第三電壓，負極耦接至該第二電壓。
4. 如申請專利範圍第3項所述之靜電放電保護電路，更包括：一第六二極體，其正極耦接至該第三電壓，負極耦接至該第一電壓。
5. 如申請專利範圍第3項所述之靜電放電保護電路，更包括：一第七二極體，其正極耦接至該第二電壓，負極耦接至一第四電壓。
6. 如申請專利範圍第1項所述之靜電放電保護電路，其中該矽控整流器包括：一基板，具有一第一井區與一第二井區，其中該第一井區圍繞該第二井區，並且該第一井區的參雜類型不同於該第二井區的參雜類型；一第一電極，形成於該第二井區之上，其中該第一電極的參雜類型相同於該第二井區的該參雜類型；一第二電極，形成於該第二井區之上並圍繞該第一電極，其中該第二電極的參雜類型不同於該第二井區的該參雜類型，並且該第一電極與該第二電極耦接至該矽控整流器的該負極；一第三電極，形成於該第一井區之上並圍繞該第二電極，其中該第三電極的參雜類型不同於該第一井區的該參雜類型；以及一第四電極，形成於該第一井區之上並圍繞該第三電極，其中該第四電極的參雜類型相同於該第一井區的該參雜類型，並且該第三電極與該第四電極耦接至該矽控整流器的該正極。
7. 如申請專利範圍第1項所述之靜電放電保護電路，其中該第一參雜區的一寬度大於等於2微米。
8. 如申請專利範圍第7項所述之靜電放電保 護電路，其中該第一參雜區的輪廓具有一第一邊與一第二邊，該第一邊與該第二邊的交界形成一弧形部位。
9. 如申請專利範圍第1項所述之靜電放電保護電路，其中該第一參雜區的輪廓為圓形。
10. 如申請專利範圍第1項所述之靜電放電保護電路，其中該第一參雜區的輪廓為n邊形，n為大於4的正整數。