KR100898583B1 - 정전기 방전 보호 회로 - Google Patents

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Abstract

본 발명은 반도체 집적 회로 것으로, 보다 상세하게는 정전기 전류로부터 내부 회로를 보호하는 정전기 방전 보호 회로에 관하여 개시한다. 개시된 본 발명은 입출력 패드로 유입된 정전기 전류에 상응하여 검출 전압을 검출하는 검출부와, 정전기 전류를 검출부를 통해 외부 전압 라인 또는 접지 전압 라인 중 어느 하나로 전달하는 전달부를 포함하며, 검출부와 전달부는 입출력 패드와 외부 전압 라인 또는 접지 전압 라인 중 어느 하나에 직렬로 연결되는 전달수단 및 검출 전압에 의해 구동되어 외부 전압 라인과 접지 전압 라인을 도통시켜 외부 전압 라인 또는 접지 전압 라인 중 어느 하나로 전달된 정전기 전류의 방전 패스를 형성하는 방전수단을 구비하는 것을 특징으로 한다.

Description

정전기 방전 보호 회로{Electrostatic discharge protection circuit}
도 1은 종래의 정전기 방전 보호 회로도.
도 2는 본 발명의 제 1 실시예에 따른 정전기 방전 보호 회로도.
도 3은 도 2의 단면도.
도 4는 본 발명의 제 2 실시예에 따른 정전기 방전 보호 회로도.
도 5는 본 발명의 제 3 실시예에 따른 정전기 방전 보호 회로도.
도 6a 내지 6d는 종래의 정전기 방전 보호 회로와 본 발명에 따른 정전기 방전 보호 회로의 효과를 비교한 시뮬레이션 결과를 나타내는 그래프.
본 발명은 반도체 집적 회로에 관한 것으로, 보다 상세하게는 정전기 전류로부터 내부 회로를 보호하는 정전기 방전 보호 회로에 관한 것이다.
정전기 방전(electrostatic discharge : ESD)은 상호 절연되어 있던 물체가 접촉할 때 양 물체간의 매우 큰 전압차에 따른 전류가 순간적으로 흐르는 현상을 일컫는다.
이러한 ESD 전류로 인한 고전압이 반도체 장치로 유입될 경우 내부 회로가 파괴될 수 있으므로, 대부분의 반도체 장치는 내부 회로를 보호하기 위해 패드와 내부 회로 사이에 ESD 보호 회로를 구비한다.
도 1은 종래의 정전기 방전 보호 회로도이다.
도 1을 참조하면, 종래의 정전기 방전 보호 회로는, 전달부(20)와 구동부(30) 및 방전부(40)를 포함하여 구성된다.
전달부(20)는 입출력 패드(10)로 유입된 양(+) ESD 전류를 외부전압라인(VDD; 50)전달하는 제 1 다이오드(D1)와 입출력 패드(10)로 유입된 음(-) ESD 전류를 소멸하기 위해 접지전압라인(VSS; 60)으로부터 상기 입출력 패드(10)로 전류 패스를 형성하는 제 2 다이오드(D2)를 포함하여 구성된다.
구동부(30)는 외부전압라인(50)과 접지전압라인(60) 사이에 직렬로 연결되는 저항(R1)과 캐패시터(C1)를 포함하고, 이들과 병렬되게 외부전압라인(50)과 접지전압라인(60) 사이에 연결되는 CMOS 인버터(32)를 포함하여 구성된다.
방전부(40)는 외부전압라인(50)과 접지전압라인(60) 사이에 직렬로 연결되는 NMOS 트랜지스터(N1)를 포함하여 구성된다.
도 1을 참조하여 종래의 정전기 방전 보호 회로의 동작을 살펴보면, 입출력 패드(10)로 양의 ESD 전류가 유입되면, 전달부(20)는 ESD 전류가 내부 회로(70)로 유입되지 못하게 제 1 다이오드(D1)를 통해 외부전압라인(50)으로 ESD 전류를 전달한다.
이후, 구동부(30)는 ESD 초기의 교류 전류에 의해 캐패시터(C1)로 정전기 전류가 흐르면서 저항(R1)에서 발생하는 전압 강하를 CMOS 인버터(32)로 인가하여 이 를 증폭시켜 방전부(40)로 제공한다.
방전부(40)는 구동부(30)에서 증폭된 전압을 NMOS 트랜지스터(N1)의 게이트로 인가받아 턴온되어 외부전압라인(50)과 접지전압라인(60)을 상호 도통시켜 외부전압라인(50)으로 전달된 ESD 전류를 접지전압라인(60)으로 방전시킴으로써 내부 회로(70)를 ESD로부터 보호한다.
그러나, 도 1의 종래의 정전기 방전 보호 회로는, 구동부(30)가 ESD 전류 초기의 짧은 라이징 타임 구간에 발생하는 교류 전류로 인한 전압 강하를 이용하여 방전부(40)를 구동시킴으로써 정션 브레이크다운(Junction Breakdown) 시점보다 빠르게 정전기 방전 보호 회로를 동작시키는 반면, ESD 전류의 라이징 타임 이외의 구간, 예를 들면, ESD 전류 피크 구간 또는 폴링 구간 등에서 정전기 방전 보호 회로의 동작을 지속적으로 원활하게 유지하기 어려운 문제가 있다. 그 결과, ESD 전류에 의해 내부 회로(70)는 손상될 위험이 있다.
또한, 도 1의 종래의 정전기 방전 보호 회로는, 방전부(40)를 구동시키기 위해 다소 많은 회로, 예를 들면, 구동부(30)를 구성하는 저항(R1)과 캐패시터(C1) 및 CMOS 인버터(32) 등을 추가해야 하므로 면적이 증대되어 고집적화를 저해하는 요인이 되며, 제조 비용을 상승시키는 문제점이 있다.
따라서, 본 발명의 목적은, 정전기 전류 발생 전구간 동안 안정적으로 동작하는 정전기 방전 보호 회로를 제공하여 내부 회로를 안전하게 보호하는 데 있다.
본 발명의 다른 목적은, 소자의 면적을 줄인 정전기 방전 보호 회로를 제공 하여 고집적화에 부합되며 제조 비용을 절감하는 데 있다.
본 발명의 다른 목적은, 입출력 패드의 캐패시턴스를 줄여 고속동작에 적합한 정전기 방전 보호 회로를 제공하는 데 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 정전기 방전 보호 회로는 입출력 패드로 유입된 정전기 전류에 상응하여 검출 전압을 검출하는 검출부와, 상기 정전기 전류를 상기 검출부를 통해 외부 전압 라인 또는 접지 전압 라인 중 어느 하나로 전달하는 전달부를 포함하며, 상기 검출부와 상기 전달부는 상기 입출력 패드와 상기 외부 전압 라인 또는 상기 접지 전압 라인 중 어느 하나에 직렬로 연결되는 전달수단; 및 상기 검출 전압에 의해 구동되어 상기 외부 전압 라인과 상기 접지 전압 라인을 도통시켜 상기 외부 전압 라인 또는 상기 접지 전압 라인 중 어느 하나로 전달된 상기 정전기 전류의 방전 패스를 형성하는 방전수단;을 구비하는 것을 특징으로 한다.
상기 방전수단은 상기 외부전압라인과 상기 접지전압라인 사이에 제 1 저항과 NPN 바이폴라 트랜지스터가 직렬로 연결되고, 이와 병렬되게 상기 외부전압라인과 상기 접지전압라인 사이에 PNP 바이폴라 트랜지스터와 제 2 저항이 직렬로 연결되며, 상기 NPN 바이폴라 트랜지스터의 베이스와 상기 PNP 바이폴라 트랜지스터의 콜렉터가 상호 연결되어 상호 래치를 이루는 것이 바람직하다.
상기 전달수단은 애노드가 상기 입출력 패드를 향하여 연결되고 캐소드가 상기 외부전압라인을 향해 연결된 복수 개의 다이오드로 구성됨이 바람직하다.
상기 검출부는 각 다이오드의 애노드가 상기 입출력 패드와 연결되고 캐소드가 상기 전달부를 향해 연결된 적어도 1개 이상의 다이오드를 포함하고 상기 다이오드 수에 상응하는 상기 검출전압을 검출한다.
상기 검출부는 반도체 장치의 동작 전압보다 높은 전압이 검출되도록 상기 다이오드의 수를 조절하는 것이 바람직하다.
상기 검출전압은 상기 NPN 바이폴라 트랜지스터의 베이스와 상기 PNP 바이폴라 트랜지스터의 콜렉터가 상호 연결된 공통 노드로 전달되는 것이 바람직하다.
상기 전달부는 각 다이오드의 애노드가 상기 검출부를 향해 연결되고 캐소드가 상기 외부전압라인에 연결된 적어도 1개 이상의 다이오드를 포함하고 상기 입출력 패드에서 발생된 상기 정전기 전류를 상기 검출부를 통해 상기 외부전압라인으로 전달하는 것이 바람직하다.
상기 전달수단은 캐소드가 상기 입출력 패드를 향하여 연결되고, 애노드가 상기 접지전압라인을 향해 연결된 복수 개의 다이오드로 구성됨이 바람직하다.
상기 검출부는 각 다이오드의 캐소드가 상기 전달부를 향해 연결되고 애노드가 상기 접지전압라인을 향해 연결된 적어도 1개 이상의 다이오드를 포함하고 상기 검출 전압을 검출하는 것이 바람직하다.
상기 검출전압은 상기 NPN 바이폴라 트랜지스터의 콜렉터와 상기 PNP 바이폴라 트랜지스터의 베이스가 상호 연결된 공통 노드로 전달되는 것이 바람직하다.
상기 전달부는 각 다이오드의 캐소드가 상기 입출력 패드를 향해 연결되고 애노드가 상기 검출부를 향해 연결된 적어도 1개 이상의 다이오드를 포함하고 상기 접지전원라인으로부터 상기 검출부를 통해 상기 입출력 패드로 전류 패스를 형성한다.
상기와 같은 목적을 달성하기 위한 본 발명의 다른 정전기 방전 보호 회로는, 입출력 패드와 외부 전압 라인 사이에 직렬로 연결되며 상기 입출력 패드로 유입된 정전기 전류에 상응하여 제1 검출전압을 검출하는 제1 검출부와, 상기 정전기 전류를 상기 제1 검출부를 통해 상기 외부전압라인으로 전달하는 제1 전달부를 포함하는 제1 전달수단; 상기 입출력 패드와 접지 전압 라인 사이에 직렬로 연결되며 상기 입출력 패드로 유입된 상기 정전기 전류에 상응하여 제2 검출전압을 검출하는 제2 검출부와, 상기 접지 전압 라인으로부터 상기 제2 검출부를 통해 상기 입출력 패드로 상기 정전기 전류를 소멸시키는 전류 패스를 형성하는 제2 전달부를 포함하는 제2 전달수단; 및 상기 제1 또는 제2 검출전압에 의해 구동되어 상기 외부전압라인과 상기 접지전압라인을 도통시켜 상기 외부전압라인 또는 상기 접지전압라인으로 전달된 상기 정전기 전류의 방전 패스를 형성하는 방전수단;을 구비하는 것을 특징으로 한다.
상기 방전수단은 상기 외부전압라인과 상기 접지전압라인 사이에 제 1 저항과 NPN 바이폴라 트랜지스터가 직렬로 연결되고, 이와 병렬되게 상기 외부전압라인과 상기 접지전압라인 사이에 PNP 바이폴라 트랜지스터와 제 2 저항이 직렬로 연결되며, 상기 NPN 바이폴라 트랜지스터의 베이스와 상기 PNP 바이폴라 트랜지스터의 콜렉터가 상호 연결되어 상호 래치를 이루는 것이 바람직하다.
상기 제 1 전달수단은 애노드가 상기 입출력 패드를 향하여 연결되고 캐소드가 상기 외부전압라인을 향해 연결된 복수 개의 다이오드로 구성됨이 바람직하다.
상기 제 1 검출부는 각 다이오드의 애노드가 상기 입출력 패드를 향해 연결되고 캐소드가 상기 제 1 전달부를 향해 연결된 적어도 1개 이상의 다이오드를 포함하고 상기 다이오드 수에 상응하는 상기 제 1 검출전압을 검출하는 것이 바람직하다.
상기 제 1 검출부는 반도체 장치의 동작 전압보다 높은 전압이 검출되도록 상기 다이오드의 수를 조절하는 것이 바람직하다.
상기 제 1 검출전압은 상기 NPN 바이폴라 트랜지스터의 베이스와 상기 PNP 바이폴라 트랜지스터의 콜렉터가 상호 연결된 공통 노드로 전달되는 것이 바람직하다.
상기 제 2 전달수단은 캐소드가 상기 입출력 패드를 향하여 연결되고, 애노드가 상기 접지전압라인을 향해 연결된 복수 개의 다이오드로 구성됨이 바람직하다.
상기 제 2 검출부는 각 다이오드의 캐소드가 상기 제 2 전달부를 향해 연결되고 애노드가 상기 접지전압라인을 향해 연결된 적어도 1개 이상의 다이오드를 포함하고 상기 제 2 검출전압을 검출하는 것이 바람직하다.
상기 제 2 검출전압은 상기 NPN 바이폴라 트랜지스터의 콜렉터와 상기 PNP 바이폴라 트랜지스터의 베이스가 상호 연결된 공통 노드로 전달되는 것이 바람직하다.
상기 제 2 전달부는 각 다이오드의 캐소드가 상기 입출력 패드를 향해 연결 되고 애노드가 상기 제 2 검출부를 향해 연결된 적어도 1개 이상의 다이오드를 포함하고 상기 접지전원라인으로부터 상기 제 2 검출부를 통해 상기 입출력 패드로 형성되는 전류 패스를 형성한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예를 설명하기로 한다.
도 2는 본 발명의 제 1 실시예에 따른 정전기 방전 보호 회로도이다.
도 2를 참조하면, 본 발명의 제 1 실시예에 따른 정전기 방전 보호 회로는, 전달수단(120)과 방전수단(140)을 포함하여 구성된다.
전달수단(120)은 입출력 패드(110)와 외부전압라인(VDD; 150) 사이에 직렬로 연결된 복수 개의 다이오드(D11 내지 D1n)를 포함하는 제 1 다이오드 스트링(170)과 입출력 패드(110)와 접지전압라인(VSS; 160) 사이에 직렬로 연결된 복수 개의 다이오드(D21 내지 D2n)를 포함하는 제 2 다이오드 스트링(180)을 포함하여 구성된다.
여기서, 제 1 다이오드 스트링(170)은 각 다이오드의 캐소드(cathode)가 외부전압라인(150)을 향해 연결되고 애노드(anode)가 입출력 패드(110)를 향해 연결된다.
그리고, 제 1 다이오드 스트링(170)은 외부전압라인(150)과 직접 캐소드가 연결된 다이오드(D1n)를 포함하여 적어도 1개 이상의 다이오드를 포함하는 제 1 전달부(172)와 입출력 패드(110)과 직접 애노드가 연결된 다이오드(D11)를 포함하여 적어도 1개 이상의 다이오드를 포함하는 제 1 검출부(174)로 구성된다.
이때, 제 1 검출부(174)는 반도체 장치의 동작 전압보다 높은 전압에서 동작 하도록 구성됨이 바람직하다. 따라서, 제 1 검출부(174)를 구성하는 다이오드 수는 적어도 반도체 장치의 동작 전압보다 높은 검출 전압을 얻을 수 있도록 조절되어야 한다.
예를 들어, 반도체 장치의 동작 전압이 1.8V인 경우, 제 1 검출부(174)의 검출 전압은 1.8V보다 높아야하므로 제 1 검출부(174)는 3개 이상(0.7V * 3 = 2.1V)의 다이오드로 구성되어야 한다. 즉, 제 1 검출부(174)의 검출 전압은 다이오드의 1개의 동작 전압(약 0.7V)에 다이오드 수를 곱한 전압이 된다.
여기서, 제 2 다이오드 스트링(180)은 각 다이오드의 애노드가 접지전압라인(160)을 향해 연결되고 캐소드가 입출력 패드(110)를 향해 연결된다.
그리고, 제 2 다이오드 스트링(180)은 입출력 패드(110)와 직접 캐소드가 연결된 다이오드(D2n)를 포함하여 적어도 1개 이상의 다이오드를 포함하는 제 2 전달부(182)와 접지전압라인(160)과 직접 애노드가 연결된 다이오드(D21)를 포함하여 적어도 1 개 이상의 다이오드를 포함하는 제 2 검출부(184)로 구성된다.
방전수단(140)은 외부전압라인(150)과 접지전압라인(160) 사이에 제 1 저항(R10)과 NPN 바이폴라 트랜지스터(T1)가 직렬로 연결되고, 이와 병렬되게 외부전압라인(150)과 접지전압라인(160) 사이에 PNP 바이폴라 트랜지스터(T2)와 제 2 저항(R12)이 직렬로 연결된다.
그리고, NPN 바이폴라 트랜지스터(T1)의 베이스와 PNP 바이폴라 트랜지스터(T2)의 콜렉터가 상호 연결되고, NPN 바이폴라 트랜지스터(T1)의 콜렉터와 PNP 바이폴라 트랜지스터(T2)의 베이스가 상호 연결되어 래치(latch)를 이루며, PNPN으 로 동작하는 LVTSCR 구조를 형성한다.
그리고, NPN 바이폴라 트랜지스터(T1)의 베이스와 PNP 바이폴라 트랜지스터(T2)의 콜렉터가 상호 연결된 공통 노드(A)와 제 1 전달부(172)와 제 1 검출부(174)의 공통 노드(B)가 연결된다.
도 2를 참조하여 본 발명의 제 1 실시예에 따른 정전기 방전 보호 회로의 동작을 살펴보면, 입출력 패드(110)로부터 양(+)의 ESD 전류가 유입되는 경우, 전달수단(120)의 제 1 다이오드 스트링(170)은 제 1 검출부(174)에서 복수 개의 다이오드(D11 내지 D1n-1)로 인해 발생하는 양단간의 전압 강하를 검출하여 검출 전압을 방전수단(140)으로 인가하는 동시에 제 1 검출부(174)를 통과한 ESD 전류를 제 1 전달부(172)를 통해 외부전압라인(150)으로 전달한다.
그 후, 방전수단(140)은 NPN 바이폴라 트랜지스터(T1)의 노드(A)로 인가되는 검출 전압에 의해 NPN 바이폴라 트랜지스터(T1)의 동작 전압인 NP 접합 브레이크다운(junction breakdown) 전압보다 낮은 전압에서 턴온(turn-on)된다.
이에 따라 NPN 바이폴라 트랜지스터(T1)과 래치를 이루는 PNP 바이폴라 트랜지스터(T2)의 동작이 촉발되어 외부전압라인(150)과 접지전압라인(160)이 상호 도통되어 방전 패스를 형성한다.
따라서, ESD 전류가 발생하는 동안 지속적으로 방전 동작을 수행함으로써 ESD 전류로부터 내부 회로(190)를 안전하게 보호한다.
또한, 상기한 전달수단(120)의 제 1 및 제 2 다이오드 스트링(170, 180)를 구성하는 다이오드들이 입출력 패드(110)과 직렬로 연결됨으로써 입출력 패드(110) 의 캐패시턴스가 줄어드는 효과가 있다.
도 3은 도 2와 관련된 단면도로써, 반도체 동작 전압이 1.8V인 경우를 예시하고 있다.
상술한 바와 같이 반도체 동작 전압이 1.8V인 경우, 제 1 검출부(172)의 다이오드 수는 적어도 3개 이상이 되어야 한다. 따라서, 제 1 다이오드 스트링(170)을 구성하는 다이오드 수는 제 1 전달부(174)의 다이오드 1개를 포함하여 적어도 4개 이상으로 구성된다.
도 3을 참조하면, P형 반도체 기판(100)의 소정 영역에는 입출력 패드(110)와 외부전압라인(150) 사이에 연결된 제 1 다이오드 스트링(170)이 형성되고 이와 인접하여 외부전압라인(150)과 접지전압라인(160) 사이에 연결된 방전수단(140)이 형성된다.
먼저, 방전수단(140)은 P형 반도체 기판(100)의 소정 영역에 형성된 N웰(147)과 P웰(148) 내에 형성된다. N웰(147) 내부는 외부전압라인(150)과 연결된 N+ 영역(141)과 P+ 영역(142)이 형성된다.
그리고, P형 반도체 기판(100) 상의 소정 영역에 게이트(146)가 형성되고, 게이트(146)의 양측 아래로 N+ 영역(143)과 N+ 영역(144)이 형성된다. 이때, N+ 영역(143)은 N웰(147)과 P웰(148)의 경계부에 형성되며, N+ 영역(144)은 P웰(148) 내에 형성된다.
그리고, N+ 영역(144)으로부터 소정 간격 이격하여 P웰(148) 내에 P+ 영역(145)이 형성되며, N+ 영역(144)과 P+ 영역(145)은 접지전압라인(160)과 연결된 다.
이와 같이, 방전수단(140)은 N웰(147)과 P웰(148) 및 N+ 영역(144)을 각각 콜렉터, 베이스, 및 에미터로 하는 기생 NPN 바이폴라 트랜지스터(T1)과, P+ 영역(142)과 N웰(147) 및 P+ 영역(145)을 각각 에미터, 베이스, 및 콜렉터로 하는 기생 PNP 바이폴라 트랜지스터(T2)가 상호 래치되어 PNPN으로 동작하는 LVTSCR 구조를 갖는다.
이어서, 제 1 다이오드 스트링(170)은 P형 반도체 기판(100)의 소정 영역에 형성된 방전수단(140)과 소정 간격 이격되어 순차적으로 제 1 내지 제 4 다이오드(D11, D12, D13, D14)가 형성된다.
각 다이오드(D11, D12, D13, D14)는 N웰 내에 P+ 영역과 N+ 영역이 형성되어 있다.
다이오드(D11)의 P+ 영역은 입출력 패드(110)에 연결되고, N+ 영역은 인접한 다이오드(D12)의 P+ 영역에 연결된다. 그리고, 다이오드(D12)의 N+ 영역은 다이오드(D13)의 P+ 영역에 연결된다. 마찬가지로, 다이오드(D13)의 N+ 영역은 마지막 다이오드(D14)의 P+ 영역에 연결되고, 마지막 다이오드(D14)는 전달부(172)로써 N+ 영역이 외부전압라인(150)에 연결된다. 그리고, 마지막 다이오드(D14)와 그 전단의 다이오드(D13) 사이에 공통 노드(B)가 방전수단(140)의 P+ 영역(145)에 연결된다.
따라서, 입출력 패드(110)로부터 ESD 전류가 유입되면, 제 1 검출부(174)는 제 1 내지 제 3 다이오드(D11, D12, D13)에서 발생하는 전압 강하를 검출하여 검출전압을 방전수단(140)의 P+ 영역(145)으로 유입시키고, 제 1 전달부(172)는 제 1 검출부(174)를 통과한 ESD 전류를 외부전압라인(150)으로 전달한다.
이후, P+ 영역(145)으로 유입된 검출 전압에 의해 NPN 바이폴라 트랜지스터(T1)가 NP 접합 브레이크다운 전압보다 낮은 전압에서 동작을 시작하며, 이에 따라, 래치된 PNP 바이폴라 트랜지스터(T2)의 동작이 촉발되며 외부전압라인(150)으로 전달된 ESD 전류가 접지전압라인(160)을 통해 방전됨으로써 내부 회로가 보호된다.
도 4는 본 발명의 제 2 실시예에 따른 정전기 방전 보호 회로를 나타내는 도면이다.
도 4를 참조하면, 본 발명의 제 2 실시예에 따른 정전기 방전 보호 회로는 도 2의 제 1 실시예와 동일하게 전달수단(120)과 방전수단(140)을 포함하여 구성된다.
다시 말해, 전달수단(120)은 입출력 패드(110)와 외부전압라인(VDD; 150) 사이에 직렬로 연결된 복수 개의 다이오드(D11 내지 D1n)를 포함하는 제 1 다이오드 스트링(170)과 입출력 패드(110)와 접지전압라인(VSS; 160) 사이에 직렬로 연결된 복수 개의 다이오드(D21 내지 D2n)를 포함하는 제 2 다이오드 스트링(180)을 포함하여 구성된다.
방전수단(140)은 외부전압라인(150)과 접지전압라인(160) 사이에 제 1 저항(R10)과 NPN 바이폴라 트랜지스터(T1)가 직렬로 연결되고, 이와 병렬되게 외부전압라인(150)과 접지전압라인(160) 사이에 PNP 바이폴라 트랜지스터(T2)와 제 2 저항(R12)이 직렬로 연결되며, NPN 바이폴라 트랜지스터(T1)와 PNP 바이폴라 트랜지 스터(T2)가 상호 래치를 이루어 PNPN으로 동작하는 LVTSCR 구조를 형성한다.
여기서, 제 2 실시예에 따른 정전기 방전 보호 회로는, 전달수단(120)의 제 2 다이오드 스트링(180)의 제 2 전달부(182)와 제 2 검출부(184)의 공통 노드(C)에서 검출되는 검출 전압을 방전수단(140)의 NPN 바이폴라 트랜지스터(T1)의 콜렉터와 PNP 바이폴라 트랜지스터(T2)의 베이스가 상호 연결된 공통 노드(D)로 인가한다.
도 4를 참조하여 본 발명의 제 2 실시예에 따른 정전기 방전 보호 회로의 동작을 살펴보면, 입출력 패드(110)로부터 음(-)의 ESD 전류가 유입되는 경우, 제 2 다이오드 스트링(180)은 제 2 검출부(184)에서 접지전압라인(160)과 연결된 복수 개의 다이오드(D21 내지 D2n-1)에서 발생하는 양단간의 전압 강하를 검출하여 검출전압을 방전수단(140)으로 인가하는 동시에 접지전압라인(160)으로부터 제 2 전달부(182)를 통해 입출력 패드(110)로 전류 패스를 형성한다.
그 후, 방전수단(140)은 공통 노드(D)로 인가되는 검출 전압에 의해 PNP 바이폴라 트랜지스터(T2)의 동작 전압인 PN 접합 브레이크다운(junction breakdown) 전압보다 낮은 전압에서 턴온(turn-on)되며, 이에 따라 PNP 바이폴라 트랜지스터(T2)과 래치를 이루는 NPN 바이폴라 트랜지스터(T1)의 동작이 촉발되어 외부전압라인(150)과 접지전압라인(160)이 상호 도통되어 방전 패스를 형성하여 ESD 전류가 발생하는 동안 지속적으로 방전 동작을 수행함으로써 ESD 전류로부터 내부회로를 안전하게 보호한다.
도 5는 본 발명의 제 3 실시예에 따른 정전기 방전 보호 회로를 나타내는 도 면이다.
도 5를 참조하면, 본 발명의 제 3 실시예에 따른 정전기 방전 보호 회로는 도 2의 제 1 실시예와 동일하게 전달수단(120)과 방전수단(140)을 포함하여 구성된다.
다시 말해, 전달수단(120)은 입출력 패드(110)와 외부전압라인(VDD; 150) 사이에 직렬로 연결된 복수 개의 다이오드(D11 내지 D1n)를 포함하는 제 1 다이오드 스트링(170)과 입출력 패드(110)와 접지전압라인(VSS; 160) 사이에 직렬로 연결된 복수 개의 다이오드(D21 내지 D2n)를 포함하는 제 2 다이오드 스트링(180)을 포함하여 구성된다.
방전수단(140)은 외부전압라인(150)과 접지전압라인(160) 사이에 제 1 저항(R10)과 NPN 바이폴라 트랜지스터(T1)가 직렬로 연결되고, 이와 병렬되게 외부전압라인(150)과 접지전압라인(160) 사이에 PNP 바이폴라 트랜지스터(T2)와 제 2 저항(R12)이 직렬로 연결되며, NPN 바이폴라 트랜지스터(T1)와 PNP 바이폴라 트랜지스터(T2)가 상호 래치를 이루어 PNPN으로 동작되는 LVTSCR 구조를 형성한다.
여기서, 제 3 실시예에 따른 정전기 방전 보호 회로는, 제 1 다이오드 스트링(170)의 제 1 검출부(174)와 제 1 전달부의 공통 노드(B)와 방전수단(140)의 공통 노드(A)가 연결되고, 제 2 다이오드 스트링(180)의 제 2 검출부(184)와 제 2 전달부(182)의 공통 노드(C)와 방전수단(140)의 공통 노드(D)가 연결된다.
따라서, 입출력 패드(110)로 유입되는 모든 EDS 전류에 대해 방전 수단(140)의 동작 전압을 낮추어 빠르게 동작시키며 ESD 전류 발생 전 구간에 걸쳐 방전 동 작이 원활히 수행되도록함으로써 내부 회로가 안전하게 보호된다.
도 6a 내지 도 6d는 종래의 정전기 방전 보호 회로와 본 발명에 따른 정전기 방전 보호 회로의 효과를 비교한 시뮬레이션의 결과를 나타내는 그래프들이다.
상기한 그래프들은, 머신 모델(machine model) ESD를 회로에 인가하였을 때 입출력 패드의 전압을 세쿼이아 시뮬레이션(sequoia simulation)을 이용하여 비교한 그래프들이며, 시뮬레이션 조건은 접지전압라인을 그라운드(ground)로 하고 입출력 패드에 650V일 때의 머신 모델 ESD 펄스를 인가하였다.
도 6a 및 도 6b를 참조하면, 종래의 정전기 방전 보호 회로(도 6a)는 입출력 패드 전압(V1)이 최대 54V까지 상승하는 반면, 본 발명에 따른 정전기 방전 보호 회로(도 6b)는 입출력 패드 전압(V2)이 최대 35V까지 상승함을 보이고 있다. 이 결과는 본 발명에 따른 정전기 방전 보호 회로가 내부 회로를 더 효과적으로 보호할 수 있음을 의미한다.
도 6c 및 도 6d를 참조하면, 종래의 정전기 방전 보호 회로(도 6c)는 입출력 패드와 접지전압라인 사이에 연결된 역방향 다이오드의 전류(I1)가 최대 4.5A까지 상승하는 반면, 본 발명에 따른 정전기 방전 보호 회로(도 6d)는 역방향 다이오드의 전류(I2)가 최대 4.7mA로 역방향 다이오드의 열화 특성 또한 우수함을 알 수 있다. 이 또한, 본 발명에 따른 정전기 방전 보호 회로가 내부 회로를 더 효과적으로 보호할 수 있음을 의미한다.
따라서, 본 발명에 의하면, 정전기 전류 발생 전구간 동안 안정적으로 방전 동작을 수행하는 정전기 방전 보호 회로를 제공하여 내부 회로를 안전하게 보호하는 효과가 있다.
또한, 본 발명에 의하면, 소자의 면적을 줄인 정전기 방전 보호 회로를 제공하여 고집적화에 부합되며 제조 비용을 절감하는 효과가 있다.
또한, 본 발명에 의하면, 입출력 패드의 캐패시턴스를 감소시켜 고속동작에 적합한 정전기 방전 보호 회로를 제공하는 효과가 있다.

Claims (21)

  1. 입출력 패드로 유입된 정전기 전류에 상응하여 검출 전압을 검출하는 검출부와, 상기 정전기 전류를 상기 검출부를 통해 외부 전압 라인 또는 접지 전압 라인 중 어느 하나로 전달하는 전달부를 포함하며, 상기 검출부와 상기 전달부는 상기 입출력 패드와 상기 외부 전압 라인 또는 상기 접지 전압 라인 중 어느 하나에 직렬로 연결되는 전달수단; 및
    상기 검출 전압에 의해 구동되어 상기 외부 전압 라인과 상기 접지 전압 라인을 도통시켜 상기 외부 전압 라인 또는 상기 접지 전압 라인 중 어느 하나로 전달된 상기 정전기 전류의 방전 패스를 형성하는 방전수단;
    을 포함하는 것을 특징으로 하는 정전기 방전 보호 회로.
  2. 제 1 항에 있어서,
    상기 방전수단은 상기 외부전압라인과 상기 접지전압라인 사이에 제 1 저항과 NPN 바이폴라 트랜지스터가 직렬로 연결되고, 이와 병렬되게 상기 외부전압라인과 상기 접지전압라인 사이에 PNP 바이폴라 트랜지스터와 제 2 저항이 직렬로 연결되며, 상기 NPN 바이폴라 트랜지스터의 베이스와 상기 PNP 바이폴라 트랜지스터의 콜렉터가 상호 연결되어 상호 래치를 이루는 것을 특징으로 하는 정전기 방전 보호 회로.
  3. 제 1 항에 있어서,
    상기 전달수단은 애노드가 상기 입출력 패드를 향하여 연결되고 캐소드가 상기 외부전압라인을 향해 연결된 복수 개의 다이오드로 구성됨을 특징으로 하는 정전기 방전 보호 회로.
  4. 제 1 항에 있어서,
    상기 검출부는 각 다이오드의 애노드가 상기 입출력 패드와 연결되고 캐소드가 상기 전달부를 향해 연결된 적어도 1개 이상의 다이오드를 포함하고 상기 다이오드 수에 상응하는 상기 검출 전압을 검출하는 것을 특징으로 하는 정전기 방전 보호 회로.
  5. 제 4 항에 있어서,
    상기 검출부는 반도체 장치의 동작 전압보다 높은 전압이 검출되도록 상기 다이오드의 수를 조절하는 것을 특징으로 하는 정전기 방전 보호 회로.
  6. 제 2 항에 있어서
    상기 검출전압은 상기 NPN 바이폴라 트랜지스터의 베이스와 상기 PNP 바이폴라 트랜지스터의 콜렉터가 상호 연결된 공통 노드로 전달되는 것을 특징으로 하는 정전기 방전 보호 회로.
  7. 제 1 항에 있어서,
    상기 전달부는 각 다이오드의 애노드가 상기 검출부를 향해 연결되고 캐소드가 상기 외부전압라인에 연결된 적어도 1개 이상의 다이오드를 포함하고 상기 입출력 패드에서 발생된 상기 정전기 전류를 상기 검출부를 통해 상기 외부전압라인으로 전달하는 것을 특징으로 하는 정전기 방전 보호 회로.
  8. 제 1 항에 있어서,
    상기 전달수단은 캐소드가 상기 입출력 패드를 향하여 연결되고, 애노드가 상기 접지전압라인을 향해 연결된 복수 개의 다이오드로 구성됨을 특징으로 하는 정전기 방전 보호 회로.
  9. 제 2 항에 있어서,
    상기 검출부는 각 다이오드의 캐소드가 상기 전달부를 향해 연결되고 애노드가 상기 접지전압라인을 향해 연결된 적어도 1개 이상의 다이오드를 포함하고 상기 검출 전압을 검출하는 것을 특징으로 하는 정전기 방전 보호 회로.
  10. 제 9 항에 있어서,
    상기 검출전압은 상기 NPN 바이폴라 트랜지스터의 콜렉터와 상기 PNP 바이폴라 트랜지스터의 베이스가 상호 연결된 공통 노드로 전달되는 것을 특징으로 하는 정전기 방전 보호 회로.
  11. 제 1 항에 있어서,
    상기 전달부는 각 다이오드의 캐소드가 상기 입출력 패드를 향해 연결되고 애노드가 상기 검출부를 향해 연결된 적어도 1개 이상의 다이오드를 포함하고 상기 접지전원라인으로부터 상기 검출부를 통해 상기 입출력 패드로 전류 패스를 형성하는 것을 특징으로 하는 정전기 방전 보호 회로.
  12. 입출력 패드와 외부 전압 라인 사이에 직렬로 연결되며 상기 입출력 패드로 유입된 정전기 전류에 상응하여 제1 검출전압을 검출하는 제1 검출부와, 상기 정전기 전류를 상기 제1 검출부를 통해 상기 외부전압라인으로 전달하는 제1 전달부를 포함하는 제1 전달수단;
    상기 입출력 패드와 접지 전압 라인 사이에 직렬로 연결되며 상기 입출력 패드로 유입된 상기 정전기 전류에 상응하여 제2 검출전압을 검출하는 제2 검출부와, 상기 접지 전압 라인으로부터 상기 제2 검출부를 통해 상기 입출력 패드로 상기 정전기 전류를 소멸시키는 전류 패스를 형성하는 제2 전달부를 포함하는 제2 전달수단; 및
    상기 제1 또는 제2 검출전압에 의해 구동되어 상기 외부전압라인과 상기 접지전압라인을 도통시켜 상기 외부전압라인 또는 상기 접지전압라인으로 전달된 상기 정전기 전류의 방전 패스를 형성하는 방전수단;
    을 포함하는 것을 특징으로 하는 정전기 방전 보호 회로.
  13. 제 12 항에 있어서,
    상기 방전수단은 상기 외부전압라인과 상기 접지전압라인 사이에 제 1 저항과 NPN 바이폴라 트랜지스터가 직렬로 연결되고, 이와 병렬되게 상기 외부전압라인과 상기 접지전압라인 사이에 PNP 바이폴라 트랜지스터와 제 2 저항이 직렬로 연결되며, 상기 NPN 바이폴라 트랜지스터의 베이스와 상기 PNP 바이폴라 트랜지스터의 콜렉터가 상호 연결되어 상호 래치를 이루는 것을 특징으로 하는 정전기 방전 보호 회로.
  14. 제 12 항에 있어서,
    상기 제 1 전달수단은 애노드가 상기 입출력 패드를 향하여 연결되고 캐소드가 상기 외부전압라인을 향해 연결된 복수 개의 다이오드로 구성됨을 특징으로 하는 정전기 방전 보호 회로.
  15. 제 12 항에 있어서,
    상기 제 1 검출부는 각 다이오드의 애노드가 상기 입출력 패드를 향해 연결되고 캐소드가 상기 제 1 전달부를 향해 연결된 적어도 1개 이상의 다이오드를 포함하고 상기 다이오드 수에 상응하는 상기 제 1 검출전압을 검출하는 것을 특징으로 하는 정전기 방전 보호 회로.
  16. 제 15 항에 있어서,
    상기 제 1 검출부는 반도체 장치의 동작 전압보다 높은 전압이 검출되도록 상기 다이오드의 수를 조절하는 것을 특징으로 하는 정전기 방전 보호 회로.
  17. 제 13 항에 있어서,
    상기 제 1 검출전압은 상기 NPN 바이폴라 트랜지스터의 베이스와 상기 PNP 바이폴라 트랜지스터의 콜렉터가 상호 연결된 공통 노드로 전달되는 것을 특징으로 하는 정전기 방전 보호 회로.
  18. 제 12 항에 있어서,
    상기 제 2 전달수단은 캐소드가 상기 입출력 패드를 향하여 연결되고, 애노드가 상기 접지전압라인을 향해 연결된 복수 개의 다이오드로 구성됨을 특징으로 하는 정전기 방전 보호 회로.
  19. 제 12 항에 있어서,
    상기 제 2 검출부는 각 다이오드의 캐소드가 상기 제 2 전달부를 향해 연결되고 애노드가 상기 접지전압라인을 향해 연결된 적어도 1개 이상의 다이오드를 포함하고 상기 제 2 검출전압을 검출하는 것을 특징으로 하는 정전기 방전 보호 회로.
  20. 제 13 항 또는 제 17 항에 있어서,
    상기 제 2 검출전압은 상기 NPN 바이폴라 트랜지스터의 콜렉터와 상기 PNP 바이폴라 트랜지스터의 베이스가 상호 연결된 공통 노드로 전달되는 것을 특징으로 하는 정전기 방전 보호 회로.
  21. 제 12 항에 있어서,
    상기 제 2 전달부는 각 다이오드의 캐소드가 상기 입출력 패드를 향해 연결되고 애노드가 상기 제 2 검출부를 향해 연결된 적어도 1개 이상의 다이오드를 포함하고 상기 접지전원라인으로부터 상기 제 2 검출부를 통해 상기 입출력 패드로 형성되는 전류 패스를 형성하는 것을 특징으로 하는 정전기 방전 보호 회로.
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