KR20070070965A - 반도체 장치용 정전기 방전 보호 회로 - Google Patents

반도체 장치용 정전기 방전 보호 회로 Download PDF

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Abstract

본 발명은 반도체 장치용 정전기 보호 회로에 관한 것이다. 본 발명은 입출력 패드로 유입되는 정전기를 정전기 전류로부터 내부회로를 보호하는 반도체 장치용 정전기 보호 회로로, 상기 입출력 패드로 유입된 정전기 전류를 전압라인으로 유도하는 전달수단과 전압라인으로 유도된 상기 정전기 전류로써 검출전압을 검출하는 검출수단 및 검출전압에 의해 구동되며, 상기 전압라인으로 유도된 정전기 전류를 상기 접지라인으로 방전하는 제 1 방전수단을 구비한다.

Description

반도체 장치용 정전기 방전 보호 회로{Circuit to Protect Semiconductor Device from Electrostatic Discharge}
도 1은 종래의 반도체 장치용 정전기 방전 보호 회로를 설명하는 회로도.
도 2는 종래의 다른 반도체 장치용 정전기 방전 보호 회로를 설명하는 회로도.
도 3은 본 발명에 따른 반도체 장치용 정전기 방전 보호 회로의 바람직한 실시예를 나타내는 회로도.
도 4는 본 발명에 따른 반도체 장치용 정전기 방전 보호 회로의 다른 실시예를 나타내는 회로도.
본 발명은 반도체 장치용 정전기 방전 보호 회로에 관한 것으로, 보다 상세하게는, 정전기 방전(Electrostatic Discharge : ESD)에 의한 손상으로부터 반도체 장치를 보호하는 반도체 장치용 정전기 방전 보호 회로에 관한 것이다.
일반적으로, 정전기 방전은 반도체 칩의 신뢰성을 좌우하는 중요한 요소 중에 하나이다. 이러한 정전기 현상은 정전기의 발생 원인에 따라 인체 모델(Human Body Model : HBM), 머신 모델(Machine Model : MM), 디바이스 대전 모델(Charge Device Model : CDM)로 분류된다. 인체 모델은 인체에 의한 정전기 현상이고, 머신 모델은 측정 장비와의 접촉에 의한 정전기 현상이며, 디바이스 대전 모델은 소자 내에 축적된 정전기가 외부와의 순간적인 접지에 의해 순간적으로 방전되는 현상이다.
정전기에 의한 전류(이하, "정전기 전류"라 함)가 반도체 장치로 유입되면, 반도체 장치의 가장 취약한 부분으로 집중되어 흐른다. 이로 인하여, 반도체 장치 내부의 접합(Junction)이나 콘택(Contact) 또는 게이트 산화막 등이 용융(Melting)되어 불량(Failure)이 발생된다.
따라서, 반도체 장치는 정전기 전류로부터 내부회로를 보호하기 위하여 입출력 패드(PAD) 마다 정전기 보호 회로를 구비한다.
이하, 반도체 장치에 내장된 종래의 정전기 보호 회로를 도 1 내지 도 2를 통하여 살펴본다.
도 1은 종래의 반도체 장치용 정전기 보호 회로를 설명하는 회로도이다.
종래의 반도체 장치용 정전기 방전 보호 회로는, 입출력 패드(101)로 유입되는 정전기 전류로부터 내부회로(108)를 보호하기 위해, 전압라인(102)와 접지라인(103) 사이에 병렬 연결된 전달부(104), 제어부(105), 스위치부(106) 및 방전부(107)를 포함한다.
전달부(104)는, 입출력 패드(101)를 통해 유입된 정전기 전류를 내부회로(108)가 아닌 전압라인(102)으로 유도한다. 전압라인(102)으로 유도된 정전기 전류 는 제어부(105)와, 스위치부(106) 및 방전부(107)로 전달된다.
제어부(105)는, 전압라인(102)과 접지라인(103) 사이에 직렬로 연결된 저항소자(R1)와 캐패시터(C1)를 포함한다.
스위치부(106)는, 전압라인(102)과 접지라인(103) 사이에 직렬로 연결된 PMOS 트랜지스터(P1)와 NMOS 트랜지스터(N1)에 의해 형성된 CMOS형 인버터를 포함한다.
방전부(107)는, 전압라인(102)과 접지라인(103) 사이에 연결된 NMOS 트랜지스터(N2)를 포함한다.
정전기 전류는 유입 초기에 급격한 라이징(Rising) 특성을 갖는다. 그러므로, 정전기 전류는 유입 초기에 제어부(105)의 캐패시터(C1)를 통과하여 방전되며, 이에 따라 CMOS형 인버터인 스위치부(106)의 게이트 전압이 낮아진다. 따라서, 스위치부(106)의 PMOS 트랜지스터(P1)가 턴온되고, 상기 스위치부(106)의 PMOS 트랜지스터(P1)의 출력전압이 방전부(107)의 NMOS 트랜지스터(N2)의 게이트로 전달된다. 이에 따라 NMOS 트랜지스터(N2)가 턴온되어 전압라인(102)으로 유도된 정전기전류가 접지라인(103)으로 방전된다.
따라서, 반도체 장치용 정전기 보호 회로는, 입출력 패드(101)로 유입된 정전기 전류를 전압라인(102)로 유도한 다음, 접지라인(103)에서 방전시킨다. 그러므로 입출력 패드(101)로부터 유입되는 정전기 전류로부터 내부회로(108)가 보호된다.
이와 같은 종래의 반도체 장치용 정전기 보호 회로는 방전부(107)의 NMOS 트 랜지스터(N2)의 정션 브레이크다운(Junction Breakdown) 시점보다 빠르게 동작한다. 즉, 제어부(105)에서 전압 강하가 빠르게 일어나므로 빠른 동작 속도를 갖는다. 그러나, 제어부(105)에서의 전압 강하가 정전기 전류의 라이징(Rising) 구간에서만 발생하므로 스위치부(106) 또한 정전기 전류의 라이징 구간에서만 동작되어 정전기 전류를 방전한다. 그러므로 정전기 전류의 라이징 이외의 구간, 예를 들어, 정전기 전류의 피크 구간 또는 폴링 구간에서는 내부회로(108)가 보호되지 못하는 문제점이 있다.
도 2는 이러한 문제를 해결하기 위한 종래의 다른 반도체 장치용 정전기 보호 회로도이다.
도 2의 회로는, 입출력 패드(201)로 유입되는 정전기 전류로부터 내부회로(208)를 보호하기 위해, 전압라인(202)와 접지라인(203) 사이에 병렬 연결된 전달부(204), 검출부(205), 스위치부(206), 방전부(207) 및 충전부(209)를 구비한다.
전달부(204)는 전압라인(202)과 접지라인(203)에 직렬로 연결된 다이오드(D3, D4)를 포함하고 입출력 패드(201)를 통해 유입된 정전기 전류를 전압라인(202)으로 유도하고, 전압라인(202)으로 유도된 정전기 전류는 검출부(205)와, 스위치부(206), 방전부(207) 및 충전부(209)에 전달된다.
검출부(205)는 전압라인(202)과 내부회로(208) 입력 단자 사이에 직렬로 연결된 저항소자(R2)와 다이오드(D5)를 포함한다. 그리고 검출부(205)는 전달부(204)에 의해 전압라인(202)으로 유도된 정전기 전류를 검출하여, 검출된 검출전압을 스위치부(206)에 인가한다. 여기서, 상기 검출전압은 전압라인(202)으로 유도된 정전 기 전류가 저항소자(R2)로 흐름에 따라 발생되는 전압이다.
스위치부(206)는 검출부(205)의 공동 연결단자와 전압라인(202) 사이에 연결된 PMOS 트랜지스터(P2)를 포함한다. 검출부(205)로부터 검출된 검출전압이 상기 PMOS 트랜지스터(P2)의 소스 단자로 인가되고, 상기 PMOS 트랜지스터(P2)의 게이트 단자로 전압라인(202)의 정전기 전류가 인가되면, 상기 소스 단자와 상기 게이트 단자와의 전압차로 스위치부(206)가 동작된다. 즉, 정전기 전류의 초기 유입 단계에서, PMOS 트랜지스터(P2)가 턴온됨으로써 방전부(207)의 NMOS 트랜지스터(N3)가 턴온되며, 그 결과, 전압라인(202)의 정전기 전류는 방전부(207)를 통해 접지라인(203)으로 방전된다.
충전부(209)는 스위칭부(206)와 방전부(207) 사이에 병렬로 연결되며, 전압라인(202)와 접지라인(203) 사이에 직렬로 연결된 캐패시터(C2)와 저항소자(R3)를 포함한다. 충전부(209)는 정전기 전류의 라이징 구간에서 방전부(207)를 동작시켜 정전기 전류를 방전시키고, 그 후, 캐패시터(C3)의 충전에 의하여 방전부(207)의 턴온 상태를 유지시킨다.
도 2의 종래 회로는 입출력 패드(201)로 유입된 정전기 전류를 전압라인(202)으로 유도한 다음, 접지라인(203)에서 방전시키므로 내부회로(208)를 보호한다.
그러나, 도 2의 종래 회로는 정전기 전류를 방전시키기 위하여 캐패시터를 포함한 많은 수의 소자를 구비함으로써, 그에 따른 회로 구현이 복잡하고 회로를 구현하는데 필요한 영역이 큰 문제점이 있다.
따라서, 본 발명의 목적은, 반도체 장치로 유입되는 정전기 전류를 방전시키는 회로를 적은 수의 부품과 작은 면적으로 구현함에 있다.
상기한 바와 같은 목적을 달성하기 위하여, 본 발명의 입출력 패드로 유입되는 정전기 전류를 방전하여 내부회로를 보호하는 반도체 장치용 정전기 방전 보호 회로는, 입출력 패드로 유입된 정전기 전류를 전압라인으로 유도하는 전달수단과 전압라인으로 유도된 상기 정전기 전류로써 검출전압을 검출하는 검출수단 및 검출전압에 의해 구동되며, 전압라인으로 유도된 정전기 전류를 접지라인으로 방전하는 제 1 방전수단을 포함한다.
상기 검출수단은 전압라인과 입출력 패드 사이에 직렬로 연결된 저항과 다이오드를 포함할 수 있으며, 상기 저항에 상기 검출전압이 인가된다.
상기 방전수단은 검출전압에 의하여 구동되어 전압라인으로 유도된 정전기 전류를 접지라인으로 방전하는 바이폴라 트랜지스터를 포함할 수 있다.
또한, 상기 제 1 방전수단의 출력에 연동되어 상기 전압라인으로 유도된 정전기를 상기 접지라인으로 방전하는 제 2 방전수단이 더 구성될 수 있다.
상기 제 2 방전수단은 제 1 방전수단의 출력에 의하여 구동되어 전압라인으로 유도된 상기 정전기 전류를 상기 접지라인으로 방출하는 NMOS 트랜지스터를 포함할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상술하기로 한 다.
도 3은 본 발명에 따른 반도체 장치용 정전기 방전 보호 회로의 바람직한 실시예를 나타내는 회로도이다.
도 3의 실시예는 입출력 패드(301)로 유입되는 정전기 전류로부터 내부회로(308)를 보호하기 위해, 전압라인(302)와 접지라인(303) 사이에 병렬로 연결된 전달부(304), 검출부(305) 및 방전부(307)를 포함한다.
전달부(304)는 전압라인(302)와 접지라인(303)에 직렬로 연결된 다이오드(D6, D7)를 포함한다. 여기서, 다이오드(D6)의 캐소드(Cathode)는 전압라인(302)과 연결되고 애노드(Anode)는 입출력 패드(301)와 연결된다. 또, 다이오드(D7)의 캐소드(Cathode)는 입출력 패드(301)와 연결되고 애노드(Anode)는 접지라인(303)과 연결된다. 전달부(304)는 입출력 패드(301)로부터 유입된 정전기 전류를 전압라인(302)으로 유도한다. 전압라인(302)으로 유도된 정전기 전류는 검출부(305)와 방전부(307)에 전달된다.
검출부(305)는 전압라인(302)과 입출력 패드(301) 사이에 직렬로 연결된 저항소자(R4)와 다이오드(D8)를 포함한다. 검출부(305)는 전압라인(202)으로 유도된 정전기 전류가 저항소자(R4)로 흐름에 따라 발생되는 검출전압을 검출한다. 그리고 상기 검출전압에 의해 방전부(307)가 동작된다.
방전부(307)는 바이폴라 정션 트랜지스터(PNP1)를 포함하며, 전압라인(302)에 베이스 단자가 연결되고 접지라인(303)에 콜렉터 단자가 연결되며 검출부(305)의 검출전압에 의해 턴온되어 전압라인(302)의 정전기 전류를 접지라인(303)으로 방전한다. 방전부(307)는 바람직하게는 PNP 타입 트랜지스터로 구성될 수 있다.
도 3의 회로와 같이 구성됨으로써, 실시예는 전달부(304)를 통해 입출력 패드(301)로 유입된 정전기 전류를 전압라인(302)으로 유도하며, 검출부(305)에서 전압라인(302)의 정전기 전류를 검출한다. 특히, 검출부(302)의 검출전압은 정전기 전류가 존재하는 동안 검출된다. 따라서, 입출력 패드(301)로 정전기 전류가 유입될 경우, 정전기 전류가 존재하는 동안 전압라인(302)으로 유도된 정전기 전류는 방전부(307)의 동작에 의하여 방전되며, 그에 따라 정전기 전류로부터 내부회로(308)가 안정적으로 보호된다.
도 4는 본 발명에 따른 반도체 장치용 정전기 방전 보호 회로의 다른 실시예를 나타내는 회로도이다. 도 4에서는 도 3과 중복되는 구성 요소의 구성 및 동작의 설명은 생략한다.
도 4의 실시예는 입출력 패드(401)로 유입되는 정전기 전류로부터 내부회로(408)를 보호하기 위해 전압라인(402)와 접지라인(403) 사이에 병렬로 연결된 전달부(404), 검출부(405), 제 1 방전부(407), 및 제 2 방전부(409)를 포함한다.
상기 구성에서, 제 1 방전부(407)는 콜렉터 단자와 접지라인(403) 사이에 저항소자(R6)이 연결되어, 검출부(405)에 연결된 제 1 방전부(407)의 에미터 단자로 검출전압이 유입되어 제 1 방전부(407)가 동작된다.
제 2 방전부(409)는 상기 전압라인(402)으로 유입된 정전기 전류를 접지라인(403)으로 보다 빠르게 방전시키기 위해 제 1 방전부(407)와 병렬하여 추가된 NMOS 트랜지스터(N4)를 포함한다. NMOS 트랜지스터(N4)는 전압라인(402)에 드레인 단자 가 연결되고 접지라인(403)에 소스 단자가 연결되며, 제 1 방전부(407)의 콜렉터 단자와 저항소자(R6) 사이의 공동 연결단자에 게이트 단자가 연결되어, 상기 저항소자(R6)에서 인가되는 전압에 의해 턴온되어 전압라인(402)의 정전기 전류를 접지라인(403)으로 방전시킨다.
이와 같이, 도 4의 실시예는 전달부(404)를 통해 입출력 패드(401)로 유입된 정전기 전류를 전압라인(402)으로 유도하고 검출부(405)로써 전압라인(402)로 유도된 정전기 전류를 검출한다. 특히, 상기 검출전압은 정전기 전류가 존재하는 동안 검출된다. 따라서, 입출력 패드(401)로 정전기 전류가 유입될 경우, 제 1 방전부(407)가 동작되어 전압라인(402)으로 유도된 정전기 전류를 접지라인(403)으로 방전시키며, 더불어, 상기 제 1 방전부(407)가 동작되는 동안 계속하여 상기 제 2 방전부(409)가 전압라인(402)으로 유도된 정전기 전류를 접지라인(403)으로 빠르게 방전시킨다. 따라서 내부회로(308)는 보호된다.
따라서, 본 발명에 의하면, 적은 수의 부품으로 입출력 패드로 유입된 정전기 전류를 검출하여 정전기 전류가 유입되는 동안 계속하여 정전기 전류를 방전시킬 수 있는 효과가 있다.

Claims (5)

  1. 입출력 패드로 유입되는 정전기 전류를 방전하여 내부회로를 보호하는 반도체 장치용 정전기 방전 보호 회로에 있어서,
    상기 입출력 패드로 유입된 정전기 전류를 전압라인으로 유도하는 전달수단;
    상기 전압라인으로 유도된 상기 정전기 전류로써 검출전압을 검출하는 검출수단; 및
    상기 검출전압에 의해 구동되며, 상기 전압라인으로 유도된 정전기 전류를 상기 접지라인으로 방전하는 제 1 방전수단;을 구비하는 것을 특징으로 하는 반도체 장치용 정전기 방전 보호 회로.
  2. 제 1 항에 있어서,
    상기 검출수단은, 상기 전압라인과 상기 입출력 패드 사이에 직렬로 연결된 저항과 다이오드를 포함하고 상기 저항에 상기 검출전압이 인가됨을 특징으로 하는 반도체 장치용 정전기 방전 보호 회로.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 방전수단은, 상기 검출전압에 의하여 구동되어 상기 전압라인으로 유도된 정전기 전류를 상기 접지라인으로 방전하는 바이폴라 트랜지스터를 구비하는 것을 특징으로 하는 반도체 장치용 정전기 방전 보호 회로.
  4. 제 1 항에 있어서,
    상기 제 1 방전수단의 출력에 연동되어 상기 전압라인으로 유도된 정전기를 상기 접지라인으로 방전하는 제 2 방전수단을 더 구비하는 것을 특징으로 하는 반도체 장치용 정전기 방전 보호 회로.
  5. 제 4 항에 있어서,
    상기 제 2 방전수단은, 상기 제 1 방전수단의 출력에 의하여 구동되어 전압라인으로 유도된 상기 정전기 전류를 상기 접지라인으로 방출하는 NMOS 트랜지스터를 구비하는 것을 특징으로 하는 반도체 장치용 정전기 방전 보호 회로.
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