CN1638113A - 半导体集成电路器件 - Google Patents
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Abstract
本发明公开一种半导体集成电路器件，具备：和多个电源系统对应设置，相互间电源端子或接地端子的一方互相隔离的，或者相互间电源端子和接地端子互相隔离的多个电源系统电路；设于上述各电源系统电路，连接到电源端子·接地端子间的静电放电保护电路；设于上述各电源系统电路的内部电路；从上述多个电源系统电路中的第1电源系统电路的内部电路向第2电源系统电路的内部电路传输信号的内部信号传输布线；检测向上述多个电源端子任一个输入浪涌电压的浪涌输入检测电路；以及各自插入上述各内部电路的输入侧，限制从上述内部信号传输布线传输来的信号电压的输入保护电路和/或各自插入上述各内部电路输出侧，在上述浪涌输入检测电路检测浪涌电压输入时设定向上述内部信号传输布线输出的信号逻辑电平为“L”的输出逻辑设定电路。
Description
发明领域
本发明涉及一种半导体集成电路器件，特别是涉及为了保护内部电路免受加到外部端子的静电放电(Electro-Static Discharge)浪涌输入影响而内装的ESD保护电路，因而例如作为ESD保护用电压箝位器件，应用于采用可控硅(Siliconcontrolled rectifier：SCR)的低电源电压型的CMOS LSI。
背景技术
为了保护例如CMOS LSI的输入电路和输出电路不受ESD破坏，连接到外部端子与内部电路之间的ESD保护电路是使用二极管、晶体管或者SCR作为保护器件的电路。
用SCR的ESD保护电路，一般地说SCR的工作电压高，因而应用于使工作电源降低电压的微细化了的CMOS LSI场合，为了保护栅极耐压低的MOS晶体管，就需要降低触发电压。
根据这样的背景，“A Gete-Coupled PTLSCR/NTLSCR ESD ProtectionCircuit for Deep-Submicron Low-Voltage CMOS IC′s1”，IEEE JOURNAL OFSOLID-STATE CIRCUITS，VOL.32，NO.1，JANUARY 1997公开了应用把SCR用于低电源电压型CMOS LSI的ESD保护电路的例子。该ESD保护电路利用连接SCR的输入焊盘的浪涌电压输入时的过度性电位变化驱动触发，但是，不一定得到良好的保护特性。
为了解决这一点，本申请人提出，进行在特开2003-318265号说明书中公开的低电源电压化的LSI里，关于应用采用SCR的ESD保护电路，以外加低电压触发实现良好的保护特性，提高可靠性的技术。
提出的上述结构中，在浪涌电压的输入成为问题时，电源电位的焊盘未施加额定电源电位，触发输入用PMOS晶体管的栅极成了接地电位。
所以，在该状态给输入电路的输入焊盘输入正极性浪涌电压时，给上述触发输入用PMOS晶体管的栅极-源极间施加大于其栅阈值电压Vthp绝对值的正向偏压的话就变成接通。
因此，给SCR加上触发，SCR成了接通，浪涌电流向接地电位放电，保护输入电路的输入栅极。这时，因为上述触发输入用PMOS晶体管的栅阈值电压Vthp绝对值小，所以可用低电压触发启动SCR。
尽管，对于一般用薄膜器件的模拟·数字混合型的LSI，在多个电源系统的电路相互间接收低电压信号。作为多个电源系统的电路，关于搭载噪声信号干涉弱的模拟电路、可高速工作的低电压差分信号电路(LVDS)、动态型半导体存储器(ェンペデッドタィプ的DRAM)等，在多个电源系统电路相互间隔离接地线的接地线隔离技术，得到或降低多个电源系统电路相互间的噪声信号干涉，或选择性地把非使用状态电源系统电路设定为待机状态等方面是有效的。
关于由采用接地线隔离技术和多个电源的现有LSI里的各电源系统电路和ESD保护电路构成的结构，例如和3个第1到第3电源系统对应而设置第3电源系统电路，各自的电源端子互相隔离，并且，各自的接地端子也互相隔离起来。共用接地线和第2电源系统电路的接地端子直接连接起来。并且，上述共用接地线，经过并联连接正向方向的二极管器件和反向方向的二极管器件的背靠背连接二极管电路，和第1电源系统电路的接地端子连接起来。并且，上述共用接地线经过与上述同样构成的背看背连接二极管电路，和第3电源系统电路的接地端子连接起来。
在各电源系统电路里，各自对应地在电源端子·接地端子间连接ESD(Electrostatic Discharge)保护电路，并且，各自对应地设置内部电路。而且，从某内部电路到与其所属的电源系统电路另外的电源系统电路的内部电路输入栅极，连接传输信号的内部信号传输布线。
因为上述的各接地端子相互间的接地线存在电阻成分，所以浪涌输入时浪涌电流流过接地线之时随其电阻成分发生电压降，使各接地端子相互间的电位差扩大。假如，在将输入结点连接到上述内部信号传输布线的内部电路的输入栅极上外加标准以上的电压，就有输入栅极绝缘破坏的危险。
作为其防止对策，采用加大ESD保护器件尺寸的办法，确保很大接地线电阻成分R的允许值。但是，随着加大ESD保护器件尺寸而给LSI接地线以外的布线绕行及其电阻成分带来影响，对外部连接端子(管脚)的配置设计等产生显著的制约，这样的问题即使使用厚膜器件的LSI也同样发生。
如上述那样在采用接地线隔离技术和多个电源的现有LSI方面，起因于由浪涌电流流过接地线时的电阻成分而引起的电压降，扩大各电源系统电路间内部信号传输部分的电位差，存在破坏内部电路的输入栅极绝缘的危险。
发明内容
根据本发明的一个注视点，提供一种半导体集成电路器件，具备：
和多个电源系统对应设置，相互间电源端子或接地端子的一方互相隔离的，或者，相互间电源端子和接地端子互相隔离的多个电源系统电路；
设于上述各电源系统电路，连接到电源端子·接地端子间的静电放电保护电路；
设于上述各电源系统电路的内部电路；
从上述多个电源系统电路之中的第1电源系统电路的内部电路向第2电源系统电路的内部电路传输信号的内部信号传输布线；
检测向上述多个电源端子的任一个输入浪涌电压的浪涌输入检测电路；以及
各自插入上述各内部电路的输入侧，限制从上述内部信号传输布线传输来的信号电压的输入保护电路和/或各自插入上述各内部电路输出侧，在上述浪涌输入检测电路检测浪涌电压输入时设定向上述内部信号传输布线输出的信号逻辑电平为“L”的输出逻辑设定电路。(下面在这里，虽同样包括在独立权利要求里，但为了避免与权利要求书重复校阅而加以省略。包括在英文原稿内)。
附图说明
图1概略地表示CMOS LSI的一部分的框图。
图2表示图1的CMOS LSI内输入保护电路具体例1的电路图。
图3表示图1的CMOS LSI内浪涌输入检测电路具体例1(电平测定型电路)的电路图。
图4表示图1的CMOS LSI内浪涌输入检测电路具体例2(延迟型电路)的电路图。
图5表示图1的CMOS LSI内浪涌输入检测电路具体例3(高电压测定型电路)的电路图。
图6表示图1的CMOS LSI内输入保护电路具体例2的电路图。
图7表示图1的CMOS LSI内输入保护电路具体例3的电路图。
图8表示图1的CMOS LSI内输入保护电路具体例4的电路图。
图9表示图1的CMOS LSI内浪涌输入检测电路具体例4(相互参照电源端子电位的检测电路)的电路图。
图10表示图1的CMOS LSI内输出逻辑设定电路具体例的电路图。
图11是本发明第1实施例的半导体集成电路器件框图，用于说明浪涌电流流动时防止MOS器件栅极破坏的工作框图。
图12是本发明第2实施例的半导体集成电路器件框图，用于说明浪涌电流流动时防止MOS器件栅极破坏的工作框图。
图13是本发明第3实施例的半导体集成电路器件框图，用于说明浪涌电流流动时防止MOS器件栅极破坏的工作框图。
图14是本发明第4实施例的半导体集成电路器件框图，用于说明浪涌电流流动时防止MOS器件栅极破坏的工作框图。
图15是本发明第5实施例的半导体集成电路器件框图，用于说明浪涌电流流动时防止MOS器件栅极破坏的工作框图。
图16表示对电源系统设置n系统的LSI，将各信号反馈电路组视为电源系统是双系统电路，应用于第1到第4实施例的任一例框图。
图17表示对电源系统设置n系统的LSI，将各信号反馈电路组视为电源系统是双系统电路，应用于第5实施例的例子框图。
图18是本发明第6实施例的半导体集成电路器件框图，用于说明浪涌电流流动时防止MOS器件栅极破坏的工作框图。
图19表示对电源系统设置n系统的LSI，将各信号反馈电路组视为电源系统是双系统电路，应用于第2实施例的例子(第2应用例)的具体例框图。
具体实施方式
本发明是有关采用多个电源的LSI方面，应用于各电源系统相互隔离电源端子或接地端子一方的情况，或者，应用于电源端子和接地端子隔离的情况。
以下，参照附图详细地说明本发明的实施例。
在以下的各实施例中，多个焊盘形成在同一半导体芯片(LSI芯片)上边，封装了这个芯片的情况下，就是连接到半导体器件的多个外部连接端子(管脚、块状电极等)。
图1是表示CMOS LSI的一部分的框图，概略地表示一个电源系统内部电路，和各自对应于其输入侧及输出侧设置的输入保护电路以及输出逻辑设定电路的连接关系。
图1中，10是正常工作时施加电源电位VDD的VDD焊盘，11是给予接地电位GND的GND焊盘，在连到VDD焊盘10的电源线和连到GND焊盘11的接地线之间连接着该电源系统电路12。电源系统电路12包括：多个内部电路(图1里是2个)13、连到各内部电路13的输入侧的输入保护电路14、和连到各内部电路13输出侧的输出逻辑设定电路15。
各内部电路13包括：从其它电源系统的电源系统电路的内部电路经过内部信号传输布线(边界信号传输线)16输入信号的输入电路，和向其它电源系统的电源系统电路的内部电路经过内部信号传输布线16输出信号的输出电路。输入保护电路14，例如，利用限制输入电压电平的施加电压限制电路。给输出逻辑设定电路15施加用浪涌输入检测电路(图未示出)测定浪涌输入时发生的复位信号ESD-RESET。
各输入保护电路14设有输入保护电路14所属的输入电路的电源系统，用于在变成电位高于信号传输起源的输出电路所属电源系统的情况(接收接地电平以下信号的情况)下防止破坏上述输入电路的MOS器件。输入保护电路14有时不加复位信号ESD-RESET，对这些具体例以后再说。
各输出逻辑设定电路15设有输出逻辑设定电路15所属的输出电路的电源系统，采用变成电位高于信号传输起源的输入电路所属电源系统的情况下极力降低输出信号电位的办法，用于防止破坏信号传输起源的输入电路MOS器件，对其几个具体例以后再说。并且，即使关于测定浪涌输入时用于生成复位信号ESD-RESET的浪涌输入检测电路，对其几个具体例也以后再说。
还有，以下的说明中，总称浪涌输入测定时用于复位输入保护电路14和输出逻辑设定电路15的信号记为复位信号ESD-RESET，把ESD-RESET在活动(复位状态)时为“H”电平的信号记为ERESETB，把成为“L”电平的信号记为ERESET。
<输入保护电路的具体例1>
图2表示图1中输入保护电路14的具体例1。该输入保护电路在电源线VDD与接地线GND之间，串联连接着衬底·源极相互连接的第1PMOS晶体管QP1和衬底·源极连到接地线的第1NMOS晶体管QN1，各栅极相互连接起来。而且，在第1PMOS晶体管QP1的漏极与接地线之间，串联连接着衬底·源极相互连接的第2PMOS晶体管QP2和衬底·源极连到接地线的第2NMOS晶体管QN2，且各栅极相互连接起来。
第1PMOS晶体管QP1与第1NMOS晶体管QN1的栅极相互连接点和传输复位信号ERESETB的复位信号线连接起来。而且，第2PMOS晶体管QP2与第2NMOS晶体管QN2的栅极相互连接点(输入结点)和内部信号传输布线16连接，漏极相互连接点(输出结点)和内部电路的输入结点连接起来。
上述结构中，正常动作时，随ERESETB＝“L”而第1PMOS晶体管QP1接通，第1NMOS晶体管QN1断开，因此，第2PMOS晶体管QP2和第2NMOS晶体管QN2起倒相电路作用。
浪涌输入时，设电源线VDD的电压为例如12V、接地线GND的电压为例如6V、来自内部信号传输布线16的输入信号为0V的话，随ERESETB＝“H”而第1PMOS晶体管QP1转换为断开、第1NMOS晶体管QN1转换为接通，因此，第2PMOS晶体管QP2的源极和衬底区域与GND变成同电位。该状态下，输入保护电路的哪个器件也都给栅氧化膜施加的电压为6V。
即，图2所示的输入保护电路是兼备作为倒相器功能和用ERESETB保护器件的功能的电路。浪涌输入检测电路检测浪涌输入时，将PMOS晶体管QP2的源极和衬底的电位设定为PMOS晶体管QP2自身所属的电源系统电路的GND电位，输入保护电路的全部器件都限制对栅氧化膜施加的电压(栅极·源极间电压、栅极·漏极间、栅极·衬底间)，防止破坏。栅极耐压为6V时，对现有例而言，由于栅氧化膜加上12V而破坏器件，然而本例中只加上6V，所以不会破坏器件。
<浪涌输入检测电路的具体例1>
图3中示出的电平测定型浪涌输入检测电路是，在外加ESD的ESD施加点(端子或布线)SIN与接地线之间，串联连接正向方向任意数(本具体例中为3个)二极管D和电阻器R。而且，将倒相电路IV的输入点连到上述二极管D组与电阻器R的结点，供给该倒相电路IV的输出信号作为复位信号ERESET。
上述结构中，正常时，设ESD施加结点SIN的电压为例如1.5V的话，各二极管D正向电压不够并且各自断开，倒相电路IV的输入结点为接地电位“L”，输出信号ERESET为“H”。加上ESD时ESD施加结点的电压升高的话，各二极管各自变为接通，倒相电路IV的输入结点为“H”，输出信号ERESET为“L”。
还有，上述浪涌输入检测电路的阈值电压Vth只要在LSI的电源电压以上且在保护对象器件的栅极耐压以下就行。
<浪涌输入检测电路的具体例2>
图4中示出的延迟型浪涌输入检测电路是，在外加浪涌输入的结点(端子或布线)SIN与接地线之间，串联连接电阻器R和电容器C。而且，第1倒相电路IV1的输入结点连到上述电阻器R和电容器C的连接点NS，第2倒相电路IV2的输入结点和该第1倒相电路IV1的后级连接起来。上述二级的倒相电路的各输出信号ERESETB、ERESET用作互补复位信号。前级的倒相电路的输出信号ERESETB是浪涌输入检测时为“H”/正常时为“L”，后级的倒相电路的输出信号ERESET是浪涌输入检测时为“L”/正常时为“H”。
上述结构中，假如初始状态为RC连接点NS是与GND同电位。如外加浪涌输入，结点NS的电位上升的话，倒相电路IV1的输入电位就从GND电位跟随结点NS的电位变化而变化。其变化的速度依赖于RC时间常数。正常时，稳定状态下，倒相电路IV1的输入电位和结点NS的电位等同，所以倒相电路IV1的输出信号ERESETB为“L”，倒相电路IV2的输出信号ERESET变成“H”。在浪涌输入时，结点NS的电位和RC时间常数相比不但缩短时间，而且倒相电路IV1的输出信号ERESETB为“H”，倒相电路IV2的输出信号ERESET变成“L”。在这里，考虑到输入浪涌的时间(浪涌输入时间间隔)，该时间中间要设定RC时间常数，使得倒相电路IV1的输出信号ERESETB为“H”，倒相电路IV2的输出信号ERESET变成“L”。
<浪涌输入检测电路的具体例3>
图5中示出的高电压检测电路公开在特公平6-95545号公报上，对外部端子51输入正常工作电平的输入信号时以输入电路50进行检测，另一方面，例如测试模式设定时输入大于正常工作电平的高电压时以高电压检测电路52测定。施加ESD时也可以用高电压检测电路来检测，可用高电压检测电路52的检测输出作为复位信号ERESETB。
还有，图1中的输入保护电路14不限于需要复位信号ESD-RESET，也可以用例如如图6或图7所示那样的不用复位信号型的外加电压限制电路。
<输入保护电路的具体例2>
图6中示出不用复位信号型的输入保护电路是，在电源线与接地线之间，串联连接衬底·源极相互连接的第1PMOS晶体管QP1和衬底·源极连到接地线的第1NMOS晶体管QN1，第1NMOS晶体管QN1的栅极和从内部信号传输布线16输入信号的输入结点连接起来。
而且，在输入结点与第1PMOS晶体管QP1的栅极之间，连接衬底·源极相互连接后的第2PMOS晶体管QP2的源极·漏极间，其栅极和接地线连接起来。并且，在第1PMOS晶体管QP1的栅极与接地线之间，连接衬底·源极相互连接后的第2NMOS晶体管QN2的漏极·源极间，其栅极连到第1PMOS晶体管QP1和第1NMOS晶体管QN1的漏极相互连接结点(输出结点)。
上述结构中，假如初始状态，来自内部信号传输布线16的输入信号是“H”，PMOS晶体管QP2就接通、PMOS晶体管QP1的栅极为“H”，PMOS晶体管QP1断开，NMOS晶体管QN1接通，输出结点变成“L”。
正常时，PMOS晶体管QP1和NMOS晶体管QN1起倒相电路作用。来自内部信号传输布线16的输入信号向“L”变化的场合，NMOS晶体管QN1为断开，PMOS晶体管QP1的栅极电位下降，输出结点电位上升。随之，NMOS晶体管QN2接通，PMOS晶体管QP1的栅极电位向“L”变化，输出结点向“H”变化。
相反，来自内部信号传输布线16的输入信号向“H”变化的场合，NMOS晶体管QN1为接通，PMOS晶体管QP1的栅极电位上升，输出结点电位下降。随之，NMOS晶体管QN2断开，NMOS晶体管QP1断开，输出结点向“L”变化。
浪涌输入时，电源线VDD的电压设为例如12V，接地线GND的电压为例如6V，来自内部信号传输布线16的输入信号为0V。NMOS晶体管QN1变成断开，PMOS晶体管QP2使PMOS晶体管QP1的栅极电位降低，借助由PMOS晶体管QP1和NMOS晶体管QP2构成的正反馈电路，PMOS晶体管QP1的栅极电位变成与GND同电位，输出结点变成与VDD同电位。在该状态，输入保护电路的哪个器件也都给栅氧化膜施加的电压为6V。
即，图6中示出的不用复位信号型的输入保护电路是兼具作为倒相器功能和保护器件功能的电路。在输入GND电位以下的电位情况下，将PMOS晶体管QP2的源极与衬底的电位设定为PMOS晶体管QP2本身所属的电源系统电路的GND电位，输入保护电路的全部器件限制加到栅氧化膜上的电压(栅极·源极间电压、栅极·漏极间电压、栅极·衬底间电压)，防止破坏。栅极耐压为6V的情况下，如现有例就由于给栅氧化膜施加12V而破坏器件，然而本例中只施加6V，所以不会受到破坏。
<输入保护电路的具体例3>
图7中示出不用复位信号型的输入保护电路是，在从内部信号传输布线16输入信号的输入结点与对内部电路施加输入信号的输出结点之间连接限制电流用的电阻器R。而且，在接地线GND与输出结点之间以正向方向连接二极管D。
上述结构中，正常时，将二极管D反向偏置所以是断开状态。浪涌输入时，假定接地线GND的电压为例如6V，来自内部信号传输布线16的输入信号为0V。将二极管D正向偏置，电阻器R和二极管D的连接点(输出结点)的电位为由6V只下降二极管D的正向电压VF(约1V)的5V，并且输出结点对GND的电位限定为-1V。
还有，上述的输入保护电路的具体例3是依靠电阻器R和二极管D的寄生电容降低信号传输速度的电路，比上述的输入保护电路的具体例1和2适合低速信号。
<输入保护电路的具体例4>
图8表示图1中的输入保护电路的具体例4。图8中示出的不用复位信号型的输入保护电路是，在从内部信号传输布线16输入信号的输入结点与对内部电路施加输入信号的输出结点之间连接限制电流用的电阻器R。而且，在接地线GND与输出结点之间以正向方向连接第1二极管D，而且，输出结点与电源线VDD之间以正向方向连接第2二极管D。
上述结构中，正常时，任一二极管D都反向偏置所以是断开状态。浪涌输入时，接地线GND的电压为例如6V，来自内部信号传输布线16的输入信号为0V的情况下。接地线GND·输出结点间的上述第1二极管D被正向偏置。因此，电阻器R和第1二极管D的连接点(输出结点)的电位为由6V只下降第1二极管D的正向电压VF(约1V)的5V，并且输出结点对GND的电位限定为-1V。并且，浪涌输入时，电源线VDD的电压为例如0V，来自内部信号传输布线16的输入信号成了6V的情况下，输出结点·电源线间的上述第2二极管D被正向偏置。因此，输出结点的电位为由0V只上升第2二极管D的正向电压VF(约1V)的1V，输出结点对GND的电位限定为1V。
<浪涌输入检测电路的具体例4>
图9中示出的浪涌输入检测电路是，在输入浪涌信号的输入结点与GND之间串联连接限制电流用的电阻器R和反向方向的第1二极管D。并且，在浪涌输入检测电路本身所属的电源系统电路的VDD结点和上述电阻器R与上述第1二极管D的串联连接点之间，串联连接反向方向第2二极管D。而且，由二级倒相电路IV1、IV2整形电阻器R与上述第1二极管D的串联连接点电位波形，生成互补的复位信号ERESET、ERESETB。
<输出逻辑设定电路的具体例>
图1中的各输出逻辑设定电路15是，采用浪涌输入检测时强制性地把各对应的内部电路来的输出信号设定为“L”电平的办法，限制向供给该输出信号的后级电源系统内部电路的输入电压电平的电路。
即，各输出逻辑设定电路15，在复位信号ESD-RESET不活动时执行正常工作。在复位信号ESD-RESET是活动时(浪涌输入时)输出信号固定为“L”电平。
图10表示图1中输出逻辑设定电路15的一个部分具体例。
该输出逻辑设定电路是由来自对应的内部电路的信号和输入复位信号RESET的双输入“与非”门电路101和使“与非”门电路101的输出信号倒相输出的倒相电路102构成的“与”门电路。
该输出逻辑设定电路在复位信号ERESET为“H”电平时执行正常工作，内部电路的信号经由“与非”门电路101和倒相电路102输出。复位信号ERESET为“L”电平时，“与非”门电路101的信号变成“H”，而倒相电路102的输出信号固定在“L”电平。
倘若采用上述结构的LSI，因为把输入保护电路14和输出逻辑设定电路15连接到各电源系统内部电路，所以如后述那样，就容易避免浪涌输入保护各电源系统内部电路。并且，借助于背靠背二极管等隔离各电源系统的接地布线的情况下，不需要象现有例对策一样采用增大ESD保护器件尺寸的办法增加确保接地线的电阻成分允许值，缓和了对接地线电阻成分允许值的限制。并且，缓和不同电源间电位差的临界值，就能够缩小连到各电源系统的电压箝位器件尺寸。
<第1实施例>
图11是有关本发明的第1实施例的，采用了接地线隔离技术和双电源的LSI框图，两个电源系统电路具有各自检测本身电源端子浪涌输入的浪涌输入检测电路。以下，通过本实施例作为防止对器件栅极破坏的一例，说明有关防止对一方电源系统电路的电源端子输入浪涌而向另一方电源系统电路的电源端子流动浪涌电流时的MOS器件栅极的破坏。
就图11中示出的LSI电路来说，外加浪涌，浪涌电流IESDMAX从第1电源系统电路PS1的电源端子VDD1经由第1电源系统电路PS1的保护器件ESD1、隔离GND端子耦合电路17、第2电源系统电路PS2的保护器件ESD2，流到第2电源系统电路PS2的电源端子VDD2(＝0V)时，第1电源系统电路PS1的电源端子VDD1为12V、第1电源系统电路PS1的接地端子GND1为6V、第2电源系统电路PS2的接地端子GND2变成1.5V。这时，第1电源系统电路PS1的VDD1·GND1间电压是6V，第2电源系统电路PS2的VDD2·GND2间电压是-1.5V，第1电源系统电路PS1的浪涌输入检测电路18输出有效的ESD-RESET信号。即，输出第1电源系统电路PS1的接地端子GND1(6V)作为“L”电平信号ERESET，输出第1电源系统电路PS1的电源端子VDD1(12V)作为“H”电平信号ERESETB。将该复位信号ESD-RESET分别供给第1电源系统电路PS1的输入电路组131a里各自包含的输入保护电路和第1电源系统电路PS1的输出电路组132a里各自包含的输出逻辑设定电路。
因此，第1电源系统电路PS1的输出电路组132a里包含的输出逻辑设定电路输出电位固定在6V，第2电源系统电路PS2的输出电路组132a里各自包含的输出逻辑设定电路输出电位为0V～1.5V之间。
加到第1电源系统电路PS1的输入电路组131a上的最大电压是12V，然而因为由各自包含的输入保护电路进行保护工作，所以不会破坏第1电源系统电路PS1的输入电路组131a的MOS器件栅极。并且，因为加到第2电源系统电路PS2的输入电路组131a上的最大电压限定于6V，加上小于第2电源系统电路PS2的输入电路组131a的MOS器件栅极耐压6V的电压，所以不会破坏这些MOS器件的栅极。
还有，就图11中的输入电路组131a里所包含的输入保护电路来说，也可以用上述各具体例的任一例，不限于需要复位信号ESD-RESET，不用复位信号ESD-RESET也行。并且，就图11中的浪涌输入检测电路18来说，适合多级重叠如图3所示那样的二极管D而成的电路，或者由如图4所示那样的电阻R和电容C组成的电路。
<第2实施例>
图12是有关本发明的第2实施例的，采用了接地线隔离技术和双电源的LSI框图，两个电源系统电路具有相互检测电源端子浪涌输入的浪涌输入检测电路。以下，通过本实施例作为防止对器件栅极破坏的一例，说明有关防止对一方电源系统电路的电源端子输入浪涌而向另一方电源系统电路的电源端子流动浪涌电流时的MOS器件栅极的破坏。
就图12中示出的LSI电路来说，外加浪涌，浪涌电流IESDMAX从第1电源系统电路PS1的电源端子VDD1经由第1电源系统电路PS1的保护器件ESD1、隔离GND端子耦合电路17、第2电源系统电路PS2的保护器件ESD2，流到第2电源系统电路PS2的电源端子VDD2(＝0V)时，第1电源系统电路PS1的电源端子VDD1为12V、第1电源系统电路PS1的接地端子GND1为6V、第2电源系统电路PS2的接地端子GND1变成1.5V。这时，第1电源系统电路PS1的VDD1·GND1间电压是6V，第2电源系统电路PS2的VDD2·GND2间电压是-1.5V。而且，第1电源系统电路PS1的浪涌输入检测电路18检测由第2电源系统电路PS2的电源端子VDD2＝0V(第1电源系统电路PS1的接地端子GND1＝6V以下)施加浪涌的电位，输出有效的ESD-RESET信号。
即，输出第1电源系统电路PS1的接地端子GND1(6V)作为“L”电平信号ERESET。输出第1电源系统电路PS1的电源端子VDD1(12V)作为“H”电平信号ERESETB。将该复位信号ESD-RESET分别供给第1电源系统电路PS1的输入电路组131a里各自包含的保护电路和第1电源系统电路PS1的输出电路组132a里各自包含的输出逻辑设定电路。
因此，第1电源系统电路PS1的输出电路组132a里各自包含的输出逻辑设定电路输出电位固定在6V，加到第2电源系统电路PS2的输入电路组131a上的最大电压是6V。并且，第2电源系统电路PS2的输出电路组132a里各自包含的输出逻辑设定电路输出电位在0V～1.5V之间迁移。
这时，第1电源系统电路PS1的输入电路组131a由各自包含的输入保护电路进行保护工作，所以不会破坏第1电源系统电路PS1的输入电路组131a的MOS器件栅极。并且，因为加到第2电源系统电路PS2的输入电路组131a上的最大电压限定于6V，所以不会破坏第2电源系统电路PS2的输入电路组131a的MOS器件的栅极。
还有，就图12中的输入电路组131a里所包含的输入保护电路来说，也可以用上述各具体例的任一例，不限于需要复位信号ESD-RESET，不用复位信号ESD-RESET也行。并且，就图12中的浪涌输入检测电路18来说，适合例如图9所示那样的电阻R和电容C组成的只一个保护电路。
<第3实施例>
图13是有关本发明的第3实施例的，采用了接地线隔离技术和双电源的LSI框图，具有只对两个电源系统电路之中的一方检测其本身电源端子浪涌输入的浪涌输入检测电路。以下，通过本实施例作为防止对器件栅极破坏的一例，说明有关防止对一方电源系统电路的电源端子输入浪涌而向另一方电源系统电路的电源端子流动浪涌电流时的MOS器件栅极的破坏。
就图13中示出的LSI电路来说，外加浪涌，浪涌电流IESDMAX从第1电源系统电路PS1的电源端子VDD1经由第1电源系统电路PS1的保护器件ESD1、隔离GND端子耦合电路17、第2电源系统电路PS2的保护器件ESD2，流到第2电源系统电路PS2的电源端子VDD2(＝0V)时，第1电源系统电路PS1的电源端子VDD1为12V、第1电源系统电路PS1的接地端子GND1为6V、第2电源系统电路PS2的接地端子GND2变成1.5V。这时，第1电源系统电路PS1的VDD1·GND1间电压是6V，第2电源系统电路PS2的VDD2·GND2间电压是-1.5V，第1电源系统电路PS1的浪涌输入检测电路18输出有效的ESD-RESET信号。即，输出第1电源系统电路PS1的接地端子GND1(6V)作为“L”电平信号ERESET，输出第1电源系统电路PS1的电源端子VDD1(12V)作为“H”电平信号ERESETB。将该复位信号ESD-RESET分别供给第1电源系统电路PS1的输入电路组131a里各自包含的保护电路和第1电源系统电路PS1的输出电路组132a里各自包含的输出逻辑设定电路。
并且，复位信号ESD-RESET虽然也分别供给第2电源系统电路PS2的输入电路组131a里各自包含的输入保护电路和第2电源系统电路PS2的输出电路组132a里各自包含的输出逻辑设定电路，但是这时第2电源系统电路PS2的输入电路组131a和输出电路组132a的电源电压为负电压，电路处于非工作状态，输入复位信号ESD-RESET变为无效。
因此，第1电源系统电路PS1的输出电路组132a里各自包含的输出逻辑设定电路输出电位固定在6V，第2电源系统电路PS2的输入电路组131a里各自包含的输出逻辑设定电路输出电位在0V～1.5V之间。
这时，虽然加到第1电源系统电路PS1的输入电路组131a上的最大电压是12V，但是因为相对于GND1基准输入负电压，并由各自包含的输入保护电路进行保护工作，所以不会破坏第1电源系统电路PS1的输入电路组131a的MOS器件栅极。并且，因为加到第2电源系统电路PS2的输入电路组131a上的最大电压限定于6V，所以不会破坏第2电源系统电路PS2的输入电路组131a的MOS器件的栅极。
还有，就图13中的输入电路组131a里所包含的输入保护电路来说，也可以用上述各具体例的任一例，并不限于需要复位信号ESD-RESET，不用复位信号ESD-RESET也行。并且，就图13中的浪涌输入检测电路18来说，例如适合多级重叠如图3所示那样的二极管D而成的电路和由如图4所示那样的电阻R和电容C组成的电路。
<第4实施例>
图14是有关本发明的第4实施例的，采用了接地线隔离技术和双电源的LSI框图，具有只对两个电源系统电路之中的一方检测其本身电源端子浪涌输入的浪涌输入检测电路。以下，通过本实施例作为防止对器件栅极破坏的一例，说明有关防止对一方电源系统电路的电源端子输入浪涌而向另一方电源系统电路的电源端子流动浪涌电流时的MOS器件栅极的破坏。
就图14中示出的LSI电路来说，外加浪涌，浪涌电流IESDMAX从第1电源系统电路PS1的电源端子VDD1经由第1电源系统电路PS1的保护器件ESD1、隔离GND端子耦合电路17、第2电源系统电路PS2的保护器件ESD2，流到第2电源系统电路PS2的电源端子VDD2(＝0V)时，第1电源系统电路PS1的电源端子VDD1为12V、第1电源系统电路PS1的接地端子GND1为6V、第2电源系统电路PS2的接地端子GND1变成1.5V。这时，第1电源系统电路PS1的VDD1·GND1间电压是6V，第2电源系统电路PS2的VDD2·GND2间电压是-1.5V，第2电源系统电路PS2的浪涌输入检测电路18输出有效的ESD-RESET信号(1.5V)。
该复位信号ESD-RESET虽然也分别供给第2电源系统电路PS2的输入电路组131a里各自包含的输入保护电路和第2电源系统电路PS2的输出电路组132a里各自包含的输出逻辑设定电路，但是这时，第2电源系统电路PS2的输入电路组131a和输出电路组132a的电源电压为负电压，电路处于非工作状态，输入复位信号ESD-RESET变为无效。
并且，1.5V的复位信号ESD-RESET也分别供给第1电源系统电路PS1的输入电路组131a里各自包含的输入保护电路和第1电源系统电路PS1的输出电路组132a里各自包含的输出逻辑设定电路。这种情况下，因为1.5V的复位信号ESD-RESET低于第1电源系统电路PS1接地端子GND1的6V，对第1电源系统电路PS1而言判定为“L”电平。
因此，第1电源系统电路PS1的输出电路组132a里各脏包含的输出逻辑设定电路输出电位固定在6V，第2电源系统电路PS2的输出电路组132a里各自包含的输出逻辑设定电路输出电位在0V～1.5V之间。
这时，虽然加到第1电源系统电路PS1的输入电路组131a上的最大电压是12V，但是因为由各自包含的输入保护电路进行保护工作，所以不会破坏第1电源系统电路PS1的输入电路组131a的MOS器件的栅极。并且，因为加到第2电源系统电路PS2的输入电路组131a上的最大电压限定于6V，所以不会破坏第2电源系统电路PS2的输入电路组131a的MOS器件栅极。
还有，就图14中的输入电路组131a里所包含的输入保护电路来说，也可以用上述各具体例的任一例，并不限于需要复位信号ESD-RESET，不用复位信号ESD-RESET也行。并且，就图14中的浪涌输入检测电路来说，例如适合多级重叠如图3所示那样的二极管D而成的电路和由如图4所示那样的电阻R和电容C组成的电路。用图4所示电路的情况下，具体点说，假如ESD-RESET作为给予第1电源系统电路PS1的信号，就需要由图4中的RC连接结点NS的信号生成ERESET和ERESETB。其理由是，因为对第2电源系统电路PS2施加负的电源电压，倒相器IV1和IV2不能正常工作，所以不能得到正常的ERESET和ERESETB。为了向第1电源系统电路PS1的输入电路组131a和输出电路组132a提供上述ESD-RESET，在第1电源系统电路PS1内部设置和图4中示出那样的倒相器IV1和IV2同样的电路，借助于该倒相器IV1和IV2的工作由RC连接结点NS的信号生成ERESET和ERESETB。
<第5实施例>
在上述的第1实施例到第4实施例中，表示使用从设于浪涌电流流动的两个电源系统电路之中的双方或一方的浪涌输入检测电路输出的复位信号ESD-RESET的例子，然而第5实施例中，说明有关把从设于没有浪涌电流流动的电源系统电路的浪涌输入检测电路输出的复位信号ESD-RESET供给浪涌电流流动的另外电源系统电路的例子。
图15是有关本发明的第5实施例的，采用了接地线隔离技术和三电源的LSI框图，具有只对一个电源系统电路检测其本身电源端子的浪涌输入的浪涌输入检测电路。以下，通过本实施例作为防止对器件栅极破坏的一例，说明有关防止对不具有浪涌输入检测电路的两个电源系统电路一方的电源系统电路的电源端子输入浪涌而向不具有浪涌输入检测电路的两个电源系统电路的另一方电源系统电路的电源端子流动浪涌电流时的MOS器件栅极的破坏。即使本实施例中，对另外的两个电源系统电路之中的一方电源系统电路的电源端子输入浪涌并向另一方电源系统电路的电源端子流动浪涌电流时防止破坏MOS器件栅极。
就图15中示出的LSI电路来说，外加浪涌，浪涌电流IESDMAX从第1电源系统电路PS1的电源端子VDD1经由第1电源系统电路PS1的保护器件ESD1、隔离GND耦合电路17、第2电源系统电路PS2的保护器件ESD2，流到第2电源系统电路PS2的电源端子VDD2(＝0V)时，第1电源系统电路PS1的电源端子VDD1为12V、第1电源系统电路PS1的接地端子GND1为6V、第2电源系统电路PS2的接地端子GND1变成1.SV。这时，第1电源系统电路PS1的VDD1·GND1间电压是6V，第2电源系统电路PS2的VDD2·GND2间电压是-1.5V。
另一方面，第3电源系统电路PS3是浪涌电流路径外的电路，其电源端子VDD3和接地端子GND3各自是0V。第3电源系统电路PS3的浪涌输入检测电路18输出有效的ESD-RESET信号(1.5V)。
该复位信号ESD-RESET分别供给第1电源系统电路PS1的输入电路组131a里各自包含的输入保护电路和第1电源系统电路PS1的输出电路组132a里各自包含的输出逻辑设定电路，这种情况下，0V的复位信号ESD-RESET低于第1电源系统电路PS1的接地端子GND1的6V，因而对第1电源系统电路PS1而言判定为“L”电平。
并且，复位信号ESD-RESET虽然也分别供给第2电源系统电路PS2的输入电路组131a各自包含的输入保护电路和第2电源系统电路PS2的输出电路组132a各自包含的输出逻辑设定电路，但是这时，第2电源系统电路PS2的输入电路组131a和输出电路组132a是电源电压为负电压，电路处于非工作状态，输入复位信号ESD-RESET变为无效。
因此，第1电源系统电路PS1的输出电路组132a里各自包含的输出逻辑设定电路输出电位固定在6V，第2电源系统电路PS2的输出电路组132a里各自包含的输出逻辑设定电路输出电位是在0V～1.5V之间。
这时，虽然加到第1电源系统电路PS1的输入电路组131a上的最大电压是12V，但是因为由各自包含的输入保护电路进行保护工作，所以不会破坏第1电源系统电路PS1的输入电路组131a的MOS器件栅极。并且，因为加到第2电源系统电路PS2的输入电路组131a上的最大电压限制于6V，所以不会破坏第2电源系统电路PS2的输入电路组131a的MOS器件栅极。
在图15中的第3电源系统电路PS3中，虽然除电源端子VDD3、接地端子GND3和浪涌输入检测电路18以外都没有表示出来，但是这意味着不管内部电路组、输入电路组、输出电路组的有无。
还有，就图15中的输入电路组131a里所包含的输入保护电路来说，也可以用上述各具体例的任一例，并不限于需要复位信号ESD-RESET，不用复位信号ESD-RESET也行。就浪涌输入检测电路18来说，例如适合由如图4所示那样的电阻R和电容C组成的电路。用图4所示电路的情况下，具体点说，假如ESD-RESET作为给予第1电源系统电路PS1和第2电源系统电路PS2的信号，就需要由图4中的RC连接结点NS的信号生成ERESET和ERESETB。其理由是，因为对第3电源系统电路PS3没有施加电源电压，倒相器IV1和IV2不能正常工作，所以不能得到正常的ERESET和ERESETB。为了向第1电源系统电路PS1和第2电源系统电路PS2的输入电路组131a和输出电路组132a提供上述ESD-RESET，在第1电源系统电路PS1和第2电源系统电路PS2的内部设置和图4中示出那样的倒相器IV1和IV2同样的电路，借助于该倒相器IV1和IV2的工作由RC连接结点NS的信号生成ERESET和ERESETB。
<电源系统是n系统的情况>
若把各电源系统电路的输入电路组和输出电路组总称为输入输出电路组的话，上述的第1实施例到第4实施例中，虽然示出了在某电源系统电路的输入输出电路组与另外一个电源系统电路的输入输出电路组之间收发信号的例子，但是下面，在采用接地线隔离技术和n系统电源的LSI方面，说明有关某电源系统电路的输入输出电路组与另外(n-1)个电源系统电路的输入输出电路组之间收发信号的几个例子。
还有，在图16和图17示出的LSI中，假设把任意2个电源系统电路间相互收发信号的输入输出电路组1-2、2-1汇集总称为信号收发电路组161，同样，把输入输出电路组1-n、n-1汇集总称为信号收发电路组162，同样，把输入输出电路组2-n、n-2汇集总称为另外的信号收发电路组。在各电源系统电路PS1、PS2中，除去输入输出电路组1-2～1-n、2-1～2-n以外的电路要件(内部电路组、电源端子、接地端子、隔离GND端子耦合电路、VDD、GND间保护器件等)图上都省略表示出来。
<第1适用例(就电源系统设有n系统的LSI，对各信号收发电路组视为电源系统为双系统电路，并适用第1实施例>
在图16示出的LSI中，在每个电源系统电路PS1、PS2、…PSn都设置浪涌输入检测电路(例如图3中示出的电路)。
<第2适用例(就电源系统设有n系统的LSI，对各信号收发电路组视电源系统为双系统电路，并适用第2实施例>
在图16示出的LSI中，在第1电源系统电路PS1与第2电源系统电路PS2之间的信号收发电路组161和第1电源系统电路PS1与第n电源系统电路PSn之间的信号收发电路组162，参照电源电路的电源端子电位设置各自相互独立浪涌输入检测电路(例如图10中示出的)。
而且，在第1电源系统电路PS1方面，给信号收发电路组161的输入输出电路组1-2输入由参照第2电源系统电路PS2的电源端子VDD2电位的浪涌输入检测电路生成的复位信号ESD-RESET。在第2电源系统电路PS2方面，给信号收发电路组161的输入输出电路组2-1输入由参照第1电源系统电路PS1的电源端子VDD1电位的浪涌输入检测电路生成的复位信号ESD-RESET。
另一方面，在第1电源系统电路PS1方面，给信号收发电路组162的输入输出电路组1-n输入由参照第n电源系统电路PSn的电源端子VDDn电位的浪涌输入检测电路生成的复位信号ESD-RESET。在第n电源系统电路PSn方面，给信号收发电路组162的输入输出电路组n-1输入由参照第1电源系统电路PS1的电源端子VDD1电位的浪涌输入检测电路生成的复位信号ESD-RESET。
<第3适用例(就电源系统设有n系统的LSI，对各信号收发电路组视电源系统为双系统电路，并适用第3实施例或第4实施例的例子>
在图16示出的LSI中，生成在第1电源系统电路PS1与第2电源系统电路PS2之间的信号收发电路组161使用的复位信号ESD-RESET的浪涌输入检测电路，由例如图4中所示那样的电阻R和电容C构成，并设置在第1电源系统电路PS1或第2电源系统电路PS2的任一方。生成在第1电源系统电路PS1与第n电源系统电路PSn之间的信号收发电路组162使用的复位信号ESD-RESET的浪涌输入检测电路也，由例如图4中所示那样的电阻R和电容C构成，并设置在第1电源系统电路PS1或第2电源系统电路PS2的任一方。
在同样电源系统电路设置生成上述信号收发电路组161用的复位信号ESD-RESET的浪涌输入检测电路和生成上述信号收发电路组162用的复位信号ESD-RESET的浪涌输入检测电路的情况下，不一定需要各自分开设置，由于共用，能够减少电路规模。
还有，关于除信号收发电路组161、162以外的信号收发电路组，也按照上述结构设置浪涌输入检测电路，也可以如上述一样共用。
<第4适用例(就电源系统设有n系统的LSI，对各信号收发组视电源系统为双系统电路，并适用第5实施例>
在图17示出的LSI中，生成在第1电源系统电路PS1与第2电源系统电路PS2之间的信号收发电路组161使用的复位信号ESD-RESET的浪涌输入检测电路18，设置在另外的电源系统电路(本例中，第3电源系统电路PS3)。
作为这种情况的条件，需要同时关闭浪涌输入检测电路18所属的电源系统电路(本例中第3电源系统电路PS3)和包括信号收发电路组161的2个电源系统电路(本例中第1电源系统电路PS1和第2电源系统电路PS2)之中的至少一方电源系统电路。本例中，需要同时关闭第1电源系统电路PS1和第3电源系统电路PS3，或者第2电源系统电路PS2和第3电源系统电路PS3的至少任一方。
还有，即使信号收发电路组161以外的信号收发电路组(第1电源系统电路PS1与第n电源系统电路PSn之间的信号收发电路组162等)，也能按照上述结构设置浪涌输入检测电路，也可以如上述那样共用。
<第6实施例>
图18表示第6实施例。在图18示出的LSI电路中，例如3个电源系统电路PS1、PS2、PS3是各自电源电压为1.5V，各接地端子GND1、GND2、GND3之中，连到第2电源系统电路PS2的接在端子GND2的第2接地线32和连到第1电源系统电路PS1的接地端子GND1的第1接地线31，经过由背靠背连接二极管DF、DR构成的二极管电路连接起来。并且，第2接地线32和连到第3电源系统电路PS3的接地端子GND3的第3接地线33，经过由背靠背连接二极管DF、DR构成的二极管电路连接起来。为此，各接地线31、32、33互相隔离起来。还有，以R表示第2接地线32的电阻成分。
在电源系统电路PS1、PS2、PS3方面，在电源线与接地线之间，例如将1.5V系统的ESD保护电路ESD1、ESD2、ESD3对应地连接起来。并且，在各电源系统电路PS1、PS2、PS3方面，例如将不用复位信号型的输入保护电路14连到内部电路的输入侧，将输出逻辑设定电路15连到内部电路的输出侧。
其次，说明图18的电路动作例。现在，外加浪涌，假设浪涌电流IESDMAX从第2电源系统电路PS2的电源端子VDD2开始按ESD保护电路ESD2→第2接地线32→第3接地线33→ESD保护电路ESD3→第3电源系统电路PS3的电源端子VDD3的路径流动。这时，如果第2电源系统电路PS2的电源端子VDD2为例如12V，第3电源系统电路PS3的电源端子VDD3为0V的话，则连到第2接地线32的接地端子GND2为6V、第2接地线32的电阻成分R的电压降为3V、第3接地线33和与其连接的接地端子GND3变成1.5V。第1接地线31、与其连接的接地端子GND1和第1电源系统电路PS1的电源端子VDD1，因为第1电源系统电路PS1不包括在浪涌电流路径里，所以照样是0V。在这里，要是器件的耐压为7V，各栅极输入与VDD/GND之间的电压都是7V以下的话，就不会破坏器件。
关于第2电源系统电路PS2，从第1电源系统电路PS1输入的信号电平为0V时，输入保护电路14的次级倒相电路IV的输入结点为5V，该倒相电路IV的输入结点与外加ESD电压时的电源电压12V的电压差是7V，没有耐压方面的问题。
并且，关于第1电源系统电路PS1，接地端子GND1和从第2电源系统电路PS2的输出逻辑设定电路15输出的信号(“L”电平的6V)输入的倒相电路IV的输入结点的电压差为6V，该倒相电路IV的输入结点与外加ESD电压时的电源电压0V的电压差是6V，各自没有耐压方面的问题。
并且，关于第3电源系统电路PS3，从接地端子GND3和第2电源系统电路PS2的输出逻辑设定电路15输出的信号(“L”电平的6V)，与输入的输入保护电路14的次级倒相电路IV的输入结点的电压差为4.5V，该输入结点与外加ESD电压时的电源电压0V的电压差是6V，各自没有耐压方面的问题。
<第2适用例的具体例>
图19作为上述的第2适用例的具体例，概略地表示具有动作中通电的3个电源端子的一部分CMOS LSI。这里，表示接地线隔离后的3个电源系统电路PS1～PS3中的内部电路组和其输入侧和输出侧附有的输入保护电路和输出逻辑设定电路的连接关系。
图19中，911是正常工作时加上第1电源电位VDD1的电源端子(VDD1焊盘)，921是给予第1接地电位GND1的接地端子(GND1焊盘)。912是正常工作时加上第2电源电位VDD2的电源端子(VDD2焊盘)，922是给予第2接地电位GND2的接地端子(GND2焊盘)。913是正常工作时加上第3电源电位VDD3的电源端子(VDD3焊盘)，923是给予第3接地电位GND3的接地端子(GND3焊盘)。
在第1电源系统电路PS1～第3电源系统电路PS3中，在电源端子·接地端子间，虽图上未示出，但连接着各自如图18中所示那样的ESD保护电路ESD1、ESD2、ESD3，并在GND1焊盘和GND2焊盘与GND3焊盘之间，虽图上未示出，但各自连接着由如图18中示出那样的背靠背连接二极管DF、DR构成的二极管电路。并且，对各电源系统电路PS1～PS3的接地线进行隔离。
本例中，第1电源系统电路PS1的内部电路组二等分为内部电路组(A)、(B)。与一方的内部电路组(A)对应设置象上述那样的输入保护电路组(A)14A和输出逻辑设定电路组(A)15A，并且，设置浪涌输入检测电路1a检测加到第2电源系统电路PS2的电源线上的外加ESD输入。该浪涌输入检测电路1a的检测输出作为复位信号ESD-RESET供给输入保护电路组(A)14A和输出逻辑设定电路组(A)15A。
与上述同样，与第1电源系统电路PS1的另一方内部电路组(B)对应设置输入保护电路组(B)14B和输出逻辑设定电路组(B)15B，并且，设置浪涌输入检测电路1b检测加到第3电源系统电路PS3的电源线上的外加ESD输入。该浪涌输入检测电路1b的检测输出作为复位信号ESD-RESET供给输入保护电路组(B)14B和输出逻辑设定电路组(B)15B。
而且，与第2电源系统电路PS2的内部电路组(C)对应连接输入保护电路组(C)14C和输出逻辑设定电路组(C)15C，设置浪涌输入检测电路2检测加到第1电源系统电路PS1的电源线上的外加ESD输入。该浪涌输入检测电路2的检测输出作为复位信号ESD-RESET供给输入保护电路组(C)14C和输出逻辑设定电路组(C)15C。
与上述同样，与第3电源系统电路PS3的内部电路组(D)对应连接输入保护电路组(D)14D和输出逻辑设定电路组(D)15D，并设置浪涌输入检测电路3检测加到第1电源系统电路PS1的电源线上的浪涌输入。该浪涌输入检测电路3的检测输出作为复位信号ESD-RESET供给输入保护电路组(D)14D和输出逻辑设定电路组(D)15D。
就是，第1电源系统电路PS1中的一方内部电路组(A)和第2电源系统电路PS2中的一方内部电路组(C)相互参照电源电位，检测向对方电源线的外加ESD输入，使自身的输入保护电路组和输出逻辑设定电路组工作而进行ESD保护动作。还有，在正常工作中禁止由输入保护电路组和输出逻辑设定电路组产生的保护动作。
与上述同样，第1电源系统电路PS1中的另一方内部电路组(B)和第3电源系统电路PS3中的内部电路组(D)相互参照电源电位，检测向对方电源线的外加ESD输入，使自身的输入保护电路组和输出逻辑设定电路组工作而进行ESD保护动作。还有，在正常工作中禁止由输入保护电路组和输出逻辑设定电路组产生的保护动作。
还有，就上述各浪涌输入检测电路1a、1b、2、3来说，依靠使用例如由图9所示那样的电阻R和二极管D组成的结构，而不必设置象图3中所示的那样的电平检测型ESD-RESET信号发生电路和象图4中所示那样的延迟型ESD-RESET信号发生电路，将容易LSI化。
接着，说明图19中示出的CMOS LSI工作例。
基本的工作是，给某电源系统电路外加浪涌输入时，用另外的电源系统电路的浪涌输入检测电路来检测它，利用其检测输出，保护来自上述某电源系统电路的信号输入的输入电路，使向上述某电源系统电路输出信号的输出电路的输出逻辑电平变成“L”的这一工作。
图19中所示CMOS LSI的特征是，在连接各输入电路/输出电路之前，对应各自独立地设置检测电路。所以，例如在仅关闭了第2电源系统电路PS2时，在第1电源系统电路PS1中，就借助浪涌输入检测电路1a检测其关闭。而且，根据其检测输出，在与第2电源系统电路PS2的内部电路组(C)对应的输出逻辑设定电路组(C)15C和输入保护电路组(C)14C之间交换信号的输入保护电路组(A)14A和输出逻辑设定电路组(A)15A成为进行了保护动作的状态。这时，因为第2电源系统电路PS2正在关闭，所以不会发生什么故障。并且，在第1电源系统电路PS1中，在与第3电源系统电路PS3的内部电路组(D)对应的输出逻辑设定电路组(D)15D和输入保护电路组(D)14D之间交换信号的输入保护电路组(B)14B和输出逻辑设定电路组(B)15B的工作，不受第2电源系统电路PS2的关闭或输入保护电路组(A)14A和输出逻辑设定电路组(A)15A的保护动作影响。
并且，在只关闭了第3电源系统电路PS3时，在第1电源系统电路PS1中，就借助浪涌输入检测电路1b检测关闭。而且，根据其检测输出，在内部电路组(B)15B的输入侧的输入保护电路组(B)14B和输出逻辑设定电路组(B)15B变成进行了保护动作的状态。这时，因为第3电源系统电路PS3正在关闭，所以不会发生什么故障。并且，在第1电源系统电路PS1中，在与第2电源系统电路PS2的内部电路组(C)对应的输出逻辑设定电路组(C)15C或输入保护电路组(C)14C之间交换信号的输入保护电路组(A)14A和输出逻辑设定电路组(A)15A的工作，不受第3电源系统电路PS3的关闭或输入保护电路组(B)14B和输出逻辑设定电路组(B)15B的保护动作影响。
并且，在只关闭了第1电源系统电路PS1时，在第2电源系统电路PS2中，就借助浪涌输入检测电路2检测关闭。而且，根据其检测输出，内部电路组(C)的输入侧的输入保护电路组(C)14C和输出逻辑设定电路组(C)15C变成进行了保护动作的状态。同时，在第3电源系统电路PS3，也借助于浪涌输入检测电路3检测关闭，根据其检测输出，内部电路组(D)15D的输入侧的输入保护电路组(D)14D和输出逻辑设定电路组(D)15D变成进行了保护动作的状态。这时，因为第1电源系统电路PS1正在关闭着，所以不会发生什么故障。
<有关供给ESD-RESET信号的其它例子>
上述的实施例中，在内部电路输入侧的输入保护电路和输出侧的输出逻辑设定电路需要复位信号的情况下，虽然利用通过测定浪涌输入来生成的复位信号ESD-RESET，但是也可以设法从外部提供复位信号ESD-RESET。
并且，对LSI芯片投入电源中为了使电路工作停止以便抑制电流消耗，而为供给LSI芯片的电源断开信号和用于对LSI芯片电源投入时生成的电源接通复位信号而准备的已有布线即使作为ESD-RESET信号布线也能共用。为此，例如把电源断开信号(活动电平为“H”)和ERESETB(活动电平为“H”)输入到“或”门，其输出连接到上述共用布线，因此，就该向上述共用布线提供电源断开信号和ERESETB的信息。而且，不仅利用电源断开信号和电源接通复位信号的已有电路，而且也把上述共用布线连接到上述输入保护电路和输出逻辑设定电路。
并且，不仅对内部电路的一部分(例如，AD转换器、DA转换器、PLL等的模拟电路块、数字电路块等的微电路)的电源断开信号端子和复位信号端子，与上述同样，提供电源断开信号和电源接通复位信号的信息，而且提供ESD-RESET信号的信息。为此，由能保护输入的电路和能固定输出逻辑的电路构成上述一部分的内部电路的输入电路和输出电路。而且，上述内部电路的电源断开信号端子和复位信号端子的布线，也连到上述内部电路的能保护输入的电路和能固定输出逻辑的电路。
<适用于逻辑合成和自动配置布线的自动设计时的设计办法>
将上述的各实施例应用于逻辑合成和自动配置布线的自动设计时，采用分别登记象上述那样的附有输入保护电路的输入电路、附有输出逻辑控制电路的输出电路、浪涌输入检测电路作为单元的办法，RTL(Register Transfer Level：寄存器传输级)设计者就能够不怎么意识上述这些输入保护电路、输出逻辑控制电路、浪涌输入检测电路而如以往一样进行设计。
例如，在逻辑成时，或者逻辑合成后的布局设计前等，根据电源隔离电路(电源系统电路)的有无或者各电源系统电路的关闭组合信息，自动地把各电源系统电路的输入电路、输出电路转换为附有输入保护电路的输入电路、附有输出逻辑控制电路的输出电路，而且插入用于连接浪涌输入检测电路的信号线也行。
倘若采用本发明各实施例的半导体集成电路器件，在采用接地线隔离技术和多个电源的情况下，防止起因于由浪涌电流流过接地线时的电阻成分而引起的电压降对内部电路输入栅极的破坏，能够提高可靠性。
另外的优点和改进，对本领域普通技术人员将是显而易见。因此，本发明概括起来说并不限于这里表示和描述的具体细节和表现的各实施例。所以，应该能够作各种各样的修改而不脱离由附属权利要求书及其等同物所限定的本发明总构思的精神或范围。
Claims (17)
1.一种半导体集成电路器件，其特征在于，具备：
和多个电源系统对应设置，相互间电源端子或接地端子的一方互相隔离的，或者相互间电源端子和接地端子互相隔离的多个电源系统电路；
设于所述各电源系统电路，并连接到电源端子·接地端子间的静电放电保护电路；
设于所述各电源系统电路的内部电路；
从所述多个电源系统电路之中的第1电源系统电路的内部电路向第2电源系统电路的内部电路传输信号的内部信号传输布线；
检测向所述多个电源端子的任一个输入浪涌电压的浪涌输入检测电路；以及
各自插入所述各内部电路的输入侧、限制从所述内部信号传输布线传输来的信号电压的输入保护电路，和/或各自插入所述各内部电路输出侧、在所述浪涌输入检测电路检测浪涌电压输入时，设定向所述内部信号传输布线输出的信号逻辑电平为“L”的输出逻辑设定电路。
2.按照权利要求1所述的半导体集成电路器件，其特征在于，
所述浪涌输入检测电路是，正常工作时不检测对所述电源端子施加正常电源电压的状态，具有检测施加电压高于所述正常电源电压的浪涌电压状态的高阈值电压电平的电平检测电路。
3.按照权利要求1所述的半导体集成电路器件，其特征在于，
所述浪涌输入检测电路，在施加到所述电源端子上的正常电源电压投入时间不响应，对施加到所述电源端子上的浪涌的电压瞬时脉冲响应。
4.按照权利要求1所述的半导体集成电路器件，其特征在于，
所述浪涌输入检测电路具备对一端施加浪涌输入的电流限制用的电阻器，和各自连接到所述电阻器的另一端与自身所属的电源系统电路的接地电位和电源线之间的二极管。
5.按照权利要求1所述的半导体集成电路器件，其特征在于，
所述输入保护电路包括一端连接到所述内部信号传输线的PMOS晶体管，所述浪涌输入检测电路检测浪涌电压输入时，将所述内部信号传输布线来的信号输入的所述PMOS晶体管衬底电位设为该输入保护电路自身所属的所述电源系统电路的接地端子电位。
6.按照权利要求1所述的半导体集成电路器件，其特征在于，
所述输入保护电路包括一端连接到所述内部信号传输线的PMOS晶体管，在输入正常电源电压范围以下电位的情况下，将所述PMOS晶体管衬底电位设为该输入保护电路自身所属的所述电源系统电路的接地端子电位。
7.按照权利要求1所述的半导体集成电路器件，其特征在于，
所述输入保护电路，是由连接到从所述内部信号传输线输入信号的输入结点和向与该输入保护电路对应的内部电路施加输入信号的输出结点之间的电流限制用电阻器和正向连接到接地线和所述输出结点之间的二极管器件构成的输入保护电路。
8.按照权利要求1所述的半导体集成电路器件，其特征在于，
所述输入保护电路，是由连接到从所述内部信号传输线输入信号的输入结点和向与该输入保护电路对应的内部电路施加输入信号的输出结点之间的电流限制用电阻器、正向连接到接地线和所述输出结点之间的第1二极管器件、和正向连接到所述输出结点与电源线之间的第2二极管构成的保护电路。
9.按照权利要求1所述的半导体集成电路器件，其特征在于，
所述输出逻辑设定电路由运算与该输出逻辑设定电路对应的所述内部电路的输出和根据所述浪涌输入检测电路的浪涌电压输入的检测输出的逻辑积的逻辑积电路而构成，所述浪涌输入检测电路检测浪涌电压输入时输出该输出逻辑设定电路自身所属的所述电源系统电路的接地端子电位。
10.按照权利要求1所述的半导体集成电路器件，其特征在于，
所述浪涌输入检测电路检测对自身所属的电源施加浪涌的电压。
11.按照权利要求1所述的半导体集成电路器件，其特征在于，
所述浪涌输入检测电路检测对非自身所属的电源施加浪涌的电压。
12.按照权利要求1所述的半导体集成电路器件，其特征在于，
在所述多个电源系统电路相互间隔离了的所述接地端子的相互间，插入双向电流路径。
13.按照权利要求1所述的半导体集成电路器件，其特征在于，
设置所述输入电路配置附有单元登记的输入保护电路的输入电路，设置所述输出电路配置附有单元登记的输出逻辑设定电路的输出电路，设置所述浪涌输入检测电路配置已单元登记的浪涌输入检测电路。
14.一种半导体集成电路器件，其特征在于，具备：
与2个电源系统对应设置，相互间电源端子或接地端子的一方互相隔离的，或者相互间电源端子和接地端子互相隔离的第1电源系统电路和第2电源系统电路；
直接连接到所述第1电源系统电路的接地端子，经过双向电流路径连接到所述第2电源系统电路接地端子的共同接地线；
设于所述各电源系统电路，连接到电源端子·接地端子间的静电放电保护电路；
设于所述各电源系统电路的内部电路；
从所述第1电源系统电路的内部电路向第2电源系统电路的内部电路传输信号的第1内部信号传输布线；
从所述第2电源系统电路的内部电路向第1电源系统电路的内部电路传输信号的第2内部信号传输布线；
设于所述第1或第2的电源系统电路至少一方，检测向所述第1或第2的电源系统电路至少一方的电源端子的浪涌电压输入的浪涌输入检测电路；
插入所述第1电源系统电路的内部电路输入侧、限制从所述第2内部信号传输布线传输来的信号电压的第1输入保护电路，和插入所述第1电源系统电路的内部电路输出侧、在所述浪涌输入检测电路检测浪涌电压输入时设定向所述第1内部信号传输布线输出的信号逻辑电平为“L”的第1输出逻辑设定电路的至少一方；以及
插入所述第2电源系统电路的内部电路输入侧、限制从所述第1内部信号传输布线传输来的信号电压的第2输入保护电路，和插入所述第2电源系统电路的内部电路输出侧、在所述浪涌输入检测电路检测浪涌电压输入时设定向所述第2内部信号传输布线输出的信号逻辑电平为“L”的第2输出逻辑设定电路的至少一方。
15.按照权利要求14所述的半导体集成电路器件，其特征在于，
所述浪涌输入检测电路由设于所述第1电源系统电路，并检测浪涌电压输入所述第1电源系统电路的电源端子的浪涌输入检测电路构成。
16.按照权利要求14所述的半导体集成电路器件，其特征在于，
所述浪涌输入检测电路包括，设于所述第1电源系统电路，检测浪涌电压输入所述第2电源系统电路的电源端子的第1浪涌输入检测电路，和设于所述第2电源系统电路，检测浪涌电压输入所述第1电源系统电路的电源端子的第2浪涌输入检测电路；
所述第1输出逻辑设定电路，在所述第1浪涌输入检测电路检测浪涌电压输入时设定向所述第1内部信号传输布线输出的信号的逻辑电平为“L”；
所述第2输出逻辑设定电路，在所述第2浪涌输入检测电路检测浪涌电压输入时设定向所述第2内部信号传输布线输出的信号的逻辑电平为“L”。
17.一种半导体集成电路器件，其特征在于，具备：
与3个电源系统对应设置，相互间电源端子或接地端子的一方互相隔离的，或者相互间电源端子和接地端子互相隔离的第1电源系统电路、第2电源系统电路和第3电源系统电路；
与所述第1到第3的电源系统电路的接地端子，直接或经过双向电流路径连接起来的共同接地线；
设于所述各电源系统电路，连接到电源端子·接地端子间的静电放电保护电路；
设于所述各电源系统电路的内部电路；
从所述第1电源系统电路的内部电路向第2电源系统电路的内部电路传输信号的第1内部信号传输布线；
从所述第2电源系统电路的内部电路向第1电源系统电路的内部电路传输信号的第2内部信号传输布线；
设于所述第3电源系统电路，检测浪涌电压输入所述第3电源系统电路的电源端子的浪涌输入检测电路；
插入所述第1电源系统电路的内部电路输入侧，限制从所述第2内部信号传输布线传输来的信号电压的第1输入保护电路，和插入所述第1电源系统电路的内部电路输出侧，在所述浪涌输入检测电路检测浪涌电压输入时设定向所述第1内部信号传输布线输出的信号的逻辑电平为“L”的第1输出逻辑设定电路的至少一方；以及
插入所述第2电源系统电路的内部电路输入侧，限制从所述第1内部信号传输布线传输来的信号电压的第
2输入保护电路，和插入所述第2电源系统电路的内部电路输出侧，在所述浪涌输入检测电路检测浪涌电压输入时设定向所述第2内部信号传输布线输出的信号逻辑电平为“L”的第2输出逻辑设定电路的至少一方。
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Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7633096B2 (en) | 2005-08-10 | 2009-12-15 | Samsung Electronics Co., Ltd. | Silicon-controlled rectifier for electrostatic discharge protection circuits and structure thereof |
| CN101924545A (zh) * | 2009-03-16 | 2010-12-22 | Arm有限公司 | 预充电的逻辑中的错误检测 |
| CN104253410A (zh) * | 2014-09-11 | 2014-12-31 | 北京大学 | 防过压击穿型输入级esd保护电路 |
| CN104518777A (zh) * | 2013-10-01 | 2015-04-15 | 德克萨斯仪器股份有限公司 | 减小输入/输出(io)驱动器的应力的方案 |
| CN106209063A (zh) * | 2014-12-17 | 2016-12-07 | 新唐科技股份有限公司 | 具有电压电平移位器的电路及芯片 |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100544205C (zh) * | 2005-12-07 | 2009-09-23 | 群康科技(深圳)有限公司 | 防治静电放电导致电子装置复位的方法 |
| US8213894B2 (en) * | 2005-12-29 | 2012-07-03 | Intel Corporation | Integrated circuit passive signal distribution |
| JP4986459B2 (ja) * | 2006-01-24 | 2012-07-25 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置 |
| JP5045027B2 (ja) * | 2006-08-15 | 2012-10-10 | 富士通セミコンダクター株式会社 | 静電気放電保護回路及び半導体装置 |
| JP4516102B2 (ja) * | 2007-09-26 | 2010-08-04 | 株式会社東芝 | Ｅｓｄ保護回路 |
| JP2009130119A (ja) * | 2007-11-22 | 2009-06-11 | Toshiba Corp | 半導体集積回路 |
| JP2009182123A (ja) * | 2008-01-30 | 2009-08-13 | Toshiba Corp | 半導体装置 |
| US8683247B2 (en) * | 2008-06-12 | 2014-03-25 | Advanced Micro Devices, Inc. | Method and apparatus for controlling power supply to primary processor and portion of peripheral devices by controlling switches in a power/reset module embedded in secondary processor |
| JP5509573B2 (ja) * | 2008-10-28 | 2014-06-04 | 富士通セミコンダクター株式会社 | 静電気放電保護回路及びそれを有する集積回路装置 |
| TW201035570A (en) * | 2009-03-20 | 2010-10-01 | Niko Semiconductor Co Ltd | System open testing method |
| EP2293331A1 (en) * | 2009-08-27 | 2011-03-09 | Imec | Method for designing integrated electronic circuits having ESD protection and circuits obtained thereof |
| KR101634377B1 (ko) | 2009-10-26 | 2016-06-28 | 삼성전자주식회사 | 내부 전압 생성 회로, 그 방법, 및 이를 이용하는 반도체 장치 |
| JP2011114324A (ja) * | 2009-11-30 | 2011-06-09 | Sony Corp | 固体撮像装置及び電子機器 |
| US8634174B2 (en) | 2011-05-25 | 2014-01-21 | International Business Machines Corporation | Gate dielectric breakdown protection during ESD events |
| JP5813459B2 (ja) * | 2011-10-28 | 2015-11-17 | ローム株式会社 | 半導体チップ及びこれをパッケージングした半導体装置 |
| CN104852704B (zh) * | 2014-02-14 | 2018-08-14 | 快捷半导体(苏州)有限公司 | 静电放电的滤波电路和方法、以及复位电路和电子设备 |
| JP6503915B2 (ja) * | 2015-06-19 | 2019-04-24 | 株式会社ソシオネクスト | 半導体装置 |
| CN109450432B (zh) * | 2018-12-18 | 2024-04-02 | 珠海泰芯半导体有限公司 | 一种射频输入端口保护电路 |
| KR20200077746A (ko) * | 2018-12-21 | 2020-07-01 | 주식회사 실리콘웍스 | 정전기 방전 보호 회로 |
| JP7110162B2 (ja) * | 2019-09-13 | 2022-08-01 | 株式会社東芝 | 保護回路 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08316418A (ja) | 1995-05-17 | 1996-11-29 | Hitachi Ltd | 半導体集積回路装置 |
| JP2636804B2 (ja) * | 1995-05-30 | 1997-07-30 | 日本電気株式会社 | 半導体装置 |
| JP2937923B2 (ja) * | 1997-02-25 | 1999-08-23 | 日本電気アイシーマイコンシステム株式会社 | 半導体集積回路 |
| JP2000269432A (ja) | 1999-03-18 | 2000-09-29 | Hitachi Ltd | 半導体集積回路装置 |
| JP2002118253A (ja) | 2000-10-11 | 2002-04-19 | Sony Corp | 半導体装置およびその製造方法 |
| JP4008744B2 (ja) | 2002-04-19 | 2007-11-14 | 株式会社東芝 | 半導体装置 |
| JP2004119883A (ja) | 2002-09-27 | 2004-04-15 | Toshiba Corp | 半導体装置 |
-
2003
- 2003-12-22 JP JP2003424693A patent/JP3990352B2/ja not_active Expired - Fee Related
-
2004
- 2004-12-20 US US11/020,069 patent/US7307822B2/en not_active Expired - Fee Related
- 2004-12-22 CN CN200410082055.8A patent/CN1638113B/zh not_active Expired - Fee Related
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7633096B2 (en) | 2005-08-10 | 2009-12-15 | Samsung Electronics Co., Ltd. | Silicon-controlled rectifier for electrostatic discharge protection circuits and structure thereof |
| CN101924545A (zh) * | 2009-03-16 | 2010-12-22 | Arm有限公司 | 预充电的逻辑中的错误检测 |
| CN101924545B (zh) * | 2009-03-16 | 2014-09-24 | Arm有限公司 | 预充电的逻辑中的错误检测 |
| CN104518777A (zh) * | 2013-10-01 | 2015-04-15 | 德克萨斯仪器股份有限公司 | 减小输入/输出(io)驱动器的应力的方案 |
| CN104518777B (zh) * | 2013-10-01 | 2019-05-03 | 德克萨斯仪器股份有限公司 | 减小输入/输出（io）驱动器的应力的方案 |
| CN104253410A (zh) * | 2014-09-11 | 2014-12-31 | 北京大学 | 防过压击穿型输入级esd保护电路 |
| CN106209063A (zh) * | 2014-12-17 | 2016-12-07 | 新唐科技股份有限公司 | 具有电压电平移位器的电路及芯片 |
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