JP2010153444A - 保護回路およびそれを用いた半導体装置 - Google Patents

Abstract

【課題】ＥＯＳに対する耐性を高めた保護回路を提供する。
【解決手段】第１ＮＭＯＳトランジスタＮＭＯＳ１および第２ＮＭＯＳトランジスタＮＭＯＳ２は、第１ノードＮ１と第１ノードＮ１よりも低い電位に固定される第２ノードＮ２の間に直列に順に設けられる。第１ＮＭＯＳトランジスタＮＭＯＳ１および第２ＮＭＯＳトランジスタＮＭＯＳ２それぞれのゲートＧ１、Ｇ２および第２ＮＭＯＳトランジスタＮＭＯＳ２のバックゲートＢＧ２は第２ノードＮ２と接続される。第１ＮＭＯＳトランジスタＮＭＯＳ１のバックゲートＢＧ１は電気的なフローティング状態である。
【選択図】図２

Description

本発明は、半導体集積回路をサージ電圧などから保護する保護回路に関する。

携帯電話やＰＤＡ（Personal Digital Assistant）、デジタルカメラ、ノート型パーソナルコンピュータをはじめとするさまざまな電子機器、あるいは自動車の内部の電気系統において多くの半導体集積回路が使用されている。このような半導体集積回路は、あらゆる状況での使用が想定されるため、高い信頼性が要求される。特に静電放電（ＥＳＤ：Electric Static Discharge）に対する信頼性を向上するために、回路の外部と接続される入出力端子のボンディングパッドやバンプ（単にパッドとも称する）ごとに保護回路（Ｉ／Ｏバッファとも称される）が設けられる場合がある。

図１（ａ）、（ｂ）は、一般的な保護回路２００の構成を示す回路図である。図１（ａ）に示すように、保護回路２００は、ＮＭＯＳトランジスタＭ１０を含む。図１（ｂ）は保護回路２００の断面図を示す。ＮＭＯＳトランジスタＭ１０は、そのドレインＤがパッド２０２と接続され、そのソースＳ、ゲートＧ、バックゲートＢＧは接地されている。パッド２０２に瞬間的なサージが印加されると、ドレインＤと基板（バックゲート）間のボディダイオードＤｂ１が逆方向に導通し、パッド２０２の電位がボディダイオードＤｂ１のツェナー電圧Ｖｚにクランプされ、内部回路２０４が保護される。
特開２００２−３２４８４２号公報

半導体集積回路を試験する際に、試験項目として、直流的なＤＣの電圧（たとえば１０Ｖ程度）を印加するものが知られている。このような試験はＥＯＳ（Electrical Over-stress）試験と称される。ＥＯＳ試験において、図１（ａ）、（ｂ）の回路では、ボディダイオードＤｂ１に対して直流的な大電圧（ＥＯＳ電圧とも称する）がパッド２０２に印加されると、ジャンクションの信頼性が損なわれるおそれがある。

本発明はかかる課題に鑑みてなされてものであり、その目的はＥＯＳに対する耐性を備えた保護回路の提供にある。

本発明のある態様は、過電圧が印加されるおそれがある第１ノードに接続される保護回路（Ｉ／Ｏバッファ）に関する。この保護回路は、第１ノードと第１ノードよりも低い電位に固定される第２ノードの間に直列に順に設けられた、第１、第２ＮＭＯＳトランジスタを備える。第１、第２ＮＭＯＳトランジスタそれぞれのゲートおよび第２ＮＭＯＳトランジスタのバックゲートは第２ノードと接続され、第１ＮＭＯＳトランジスタのバックゲートは電気的なフローティング状態である。

本発明の別の態様もまた、過電圧が印加されるおそれがある第１ノードに接続される保護回路に関する。この保護回路は、第１ノードと第１ノードよりも高い電位に固定される第３ノードの間に直列に順に設けられた、第１、第２ＰＭＯＳトランジスタを備える。第１、第２ＰＭＯＳトランジスタそれぞれのゲートおよび第２ＰＭＯＳトランジスタのバックゲートは第３ノードと接続され、第１ＰＭＯＳトランジスタのバックゲートは電気的なフローティング状態である。

これらの態様によると、２段のトランジスタを縦積みし、一方のトランジスタのバックゲートをフローティング状態とすることにより、第１ノードに直流的なＥＯＳが印加された場合に、２つのトランジスタそれぞれのボディダイオードに過電圧が印加されるのを防止でき、保護回路の耐性を高めることができる。「フローティング状態」とは、ある観点において、その電位が不定な状態を意味し、オープン状態またはハイインピーダンス状態を意味する。

本発明のさらに別の態様は、半導体装置である。この半導体装置は、パッドと、パッドと接続される内部回路と、パッドと内部回路の結線上の一点が第１ノードとなるよう接続された上述のいずれかの態様の保護回路と、第１ノードと内部回路の間に設けられた第１抵抗と、を備える。

上述のいずれかの態様の保護回路を設けることにより、内部回路をＥＳＤから好適に保護することができ、またＥＯＳに対しても高い耐性を提供できる。

ある態様の半導体装置は、パッドと第１ノードの間に設けられた第２抵抗をさらに備えてもよい。

ある態様の半導体装置は、第１ノードと第１ＮＭＯＳトランジスタの間、または第１ノードと第１ＰＭＯＳトランジスタの間に設けられた第３抵抗をさらに備えてもよい。

第１、第２、第３抵抗を設けることにより、内部回路をＥＳＤからより好適に保護できる。

本発明のさらに別の態様は、保護回路に関する。この保護回路は、Ｐ型半導体基板と、Ｐ型半導体基板に形成されたディープＮウェルと、ディープＮウェル内に形成されたＰウェルと、Ｐウェルに形成された、第１ソース電極、第１ゲート電極および第１ドレイン電極と、を含む第１ＮＭＯＳトランジスタと、Ｐ型半導体基板の第１ＮＭＯＳトランジスタと隣接する領域に形成された、第２ソース電極、第２ゲート電極および第２ドレイン電極と、を含む第２ＮＭＯＳトランジスタと、を備える。第１ドレイン電極は保護対象のパッドと接続され、第１ソース電極と第２ドレイン電極は互いに接続され、第１、第２ゲート電極、第２ソース電極およびＰ型半導体基板は接地される。
ディープＮウェルを設けることにより、第１ＮＭＯＳトランジスタのバックゲートはフローティング状態となる。この態様によれば、第１ノードに直流的なＥＯＳが印加された場合に、２つのトランジスタそれぞれのボディダイオードに過電圧が印加されるのを防止でき、保護回路の耐性を高めることができる。

本発明のさらに別の態様もまた、保護回路に関する。この保護回路は、Ｐ型半導体基板と、Ｐ型半導体基板に形成された第１Ｎウェルと、第１Ｎウェルに形成された、第１ソース電極、第１ゲート電極および第１ドレイン電極と、を含む第１ＰＭＯＳトランジスタと、Ｐ型半導体基板の第１Ｎウェルと隣接する領域に形成された第２Ｎウェルと、第２Ｎウェルに形成された、第２ソース電極、第２ゲート電極および第２ドレイン電極と、を含む第２ＰＭＯＳトランジスタと、を備える。第１ドレイン電極は保護対象のパッドと接続され、第１ソース電極と第２ドレイン電極は互いに接続され、第１、第２ゲート電極、第２ソース電極および２Ｎウェルには、電源電位が印加され、第１Ｎウェルは電気的にフローティングな状態である。

なお、以上の構成要素の任意の組み合わせや本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。

本発明に係る保護回路によれば、内部回路をＥＳＤから好適に保護できる上、さらにそれ自身の直流的なＥＯＳに対する耐性を高めることができる。

以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。

本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合のほか、部材Ａと部材Ｂが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。

図２（ａ）は、第１の実施の形態に係る保護回路１０ａの構成を示す回路図である。保護回路１０ａは、過電圧が印加されるおそれがある第１ノードＮ１と接続される。第１ノードＮ１は、パッド２０から内部回路２２へと至る経路上の一点である。
保護回路１０ａは、第１ＮＭＯＳトランジスタＮＭＯＳ１、第２ＮＭＯＳトランジスタＮＭＯＳ２を備える。第１ＮＭＯＳトランジスタＮＭＯＳ１および第２ＮＭＯＳトランジスタＮＭＯＳ２は、第１ノードＮ１と第１ノードＮ１よりも低い電位（好ましくは接地電位ＧＮＤ）に固定される第２ノードＮ２の間に直列に順に設けられる。つまり第１ＮＭＯＳトランジスタＮＭＯＳ１のドレインＤ１は第１ノードＮ１と接続され、第２ＮＭＯＳトランジスタＮＭＯＳ２のソースＳ２は第２ノードＮ２と接続される。

第１ＮＭＯＳトランジスタＮＭＯＳ１および第２ＮＭＯＳトランジスタＮＭＯＳ２それぞれのゲートＧ１、Ｇ２および第２ＮＭＯＳトランジスタＮＭＯＳ２のバックゲートＢＧ２は、第２ノードＮ２と接続される。

第１ＮＭＯＳトランジスタＮＭＯＳ１のバックゲートＢＧ１は電気的なフローティング状態である。

以上が保護回路１０ａの構成である。続いてその動作を説明する。パッド２０にＥＯＳ試験時にＥＯＳ電圧が印加されると、第１ＮＭＯＳトランジスタＮＭＯＳ１のバックゲートＢＧ１はオープンであるため、その電位が上昇し、第１ＮＭＯＳトランジスタＮＭＯＳ１および第２ＮＭＯＳトランジスタＮＭＯＳ２の各ジャンクションに集中的に大電圧が印加されるのを防止することができ、保護回路１０ａのＥＯＳ耐性を高めることができる。

図３（ａ）は、図２（ａ）の保護回路１０ａの構成を示す断面図である。保護回路１０ａは、Ｐ型半導体基板Ｐ−Ｓｕｂ上に形成される。半導体基板Ｐ−Ｓｕｂには、ディープＮウェル１２が形成される。Ｐウェル１４は、ディープＮウェル１２内に形成される。このＰウェル１４には、第１ソース電極Ｓ１、第１ゲート電極Ｇ１および第１ドレイン電極Ｄ１が形成され、これらは第１ＮＭＯＳトランジスタＮＭＯＳ１として機能する。

また、半導体基板Ｐ−Ｓｕｂの第１ＮＭＯＳトランジスタＮＭＯＳ１と隣接する領域には、第２ソース電極Ｓ２、第２ゲート電極Ｇ２および第２ドレイン電極Ｄ２が形成され、これらは第２ＮＭＯＳトランジスタＮＭＯＳ２として機能する。第１ＮＭＯＳトランジスタＮＭＯＳ１、第２ＮＭＯＳトランジスタＮＭＯＳ２の構造は、ディープＮウェル１２が設けられていることを除き、一般的なＭＯＳＦＥＴの構造と同じである。

第１ドレイン電極Ｄ１は保護対象のパッド２０と接続される。第１ソース電極Ｓ１と第２ドレイン電極Ｄ２は互いに接続され、第１ゲート電極Ｇ１、第２ゲート電極Ｇ２および第２ソース電極Ｓ２は接地される。また、Ｐ型半導体基板Ｐ−Ｓｕｂに形成された電極ＢＧ２は接地される。この電極ＢＧ２は、第２ＮＭＯＳトランジスタＮＭＯＳ２のバックゲートに相当する。

ディープＮウェル１２は、Ｐウェル１４と半導体基板Ｐ−Ｓｕｂを絶縁する。その結果、第１ＮＭＯＳトランジスタＮＭＯＳ１のバックゲート（つまりＰウェル１４）は、電気的にフローティングな状態となる。

図２（ｂ）は、第２の実施の形態に係る保護回路１０ｂの構成を示す回路図である。保護回路１０ｂは、過電圧が印加されるおそれがある第１ノードＮ１と接続される。

保護回路１０ｂは、第１ＰＭＯＳトランジスタＰＭＯＳ１、第２ＰＭＯＳトランジスタＰＭＯＳ２を備える。第１ＰＭＯＳトランジスタＰＭＯＳ１および第２ＰＭＯＳトランジスタＰＭＯＳ２は、第１ノードＮ１と第１ノードＮ１よりも高い電位（好ましくは電源電位ＶＤＤ）に固定される第３ノードＮ３の間に直列に順に設けられる。つまり第１ＰＭＯＳトランジスタＰＭＯＳ１のドレインＤ１は第１ノードＮ１と接続され、第２ＰＭＯＳトランジスタＰＭＯＳ２のソースＳ２は第３ノードＮ３と接続される。

第１ＰＭＯＳトランジスタＰＭＯＳ１および第２ＰＭＯＳトランジスタＰＭＯＳ２それぞれのゲートＧ１、Ｇ２および第２ＰＭＯＳトランジスタＰＭＯＳ２のバックゲートＢＧ２は、第３ノードＮ３と接続される。

第１ＰＭＯＳトランジスタＰＭＯＳ１のバックゲートＢＧ１は電気的なフローティング状態である。

図３（ｂ）は、図２（ｂ）の保護回路１０ｂの構成を示す断面図である。保護回路１０ｂは、Ｐ型の半導体基板Ｐ−Ｓｕｂ上に形成される。半導体基板Ｐ−Ｓｕｂには、隣接して第１Ｎウェル１６、第２Ｎウェル１８が形成される。第１Ｎウェル１６には、第１ソース電極Ｓ１、第１ゲート電極Ｇ１および第１ドレイン電極Ｄ１が形成され、これらは第１ＰＭＯＳトランジスタＰＭＯＳ１として機能する。また、第２Ｎウェル１８には、第２ソース電極Ｓ２、第２ゲート電極Ｇ２および第２ドレイン電極Ｄ２が形成され、これらは第２ＰＭＯＳトランジスタＰＭＯＳ２として機能する。

第１Ｎウェル１６および第２Ｎウェル１８にはそれぞれ、バックゲート電極ＢＧ１、ＢＧ２が形成されている。第１ドレイン電極Ｄ１は保護対象のパッド２０と接続され、第１ソース電極Ｓ１と第２ドレイン電極Ｄ２は互いに接続される。第１ゲート電極Ｇ１、第２ゲート電極Ｇ２および第２ソース電極Ｓ２には電源電位Ｖｄｄが印加される。さらにバックゲート電極ＢＧ２にも電源電位Ｖｄｄが印加され、第２Ｎウェル１８の電位は電源電位ＶＤＤとなっている。バックゲート電極ＢＧ１は、いかなる電位にも接続されておらず、第１Ｎウェル１６は電気的にフローティングな状態である。

以上が保護回路１０ｂの構成である。続いてその動作を説明する。パッド２０にＥＯＳ試験時にＥＯＳ電圧が印加されると、第１ＰＭＯＳトランジスタＰＭＯＳ１のバックゲートＢＧ１はオープンであるため、その電位が変化し、第１ＰＭＯＳトランジスタＰＭＯＳ１および第２ＰＭＯＳトランジスタＰＭＯＳ２の各ジャンクションに集中的に大電圧が印加されるのを防止することができ、保護回路１０ｂのＥＯＳ耐性を高めることができる。

図４は、図２（ａ）の保護回路１０ａを備えた半導体装置２の構成を示す回路図である。半導体装置２は、パッド２０、内部回路２２、保護回路１０ａおよび第１抵抗Ｒ１、第２抵抗Ｒ２、第３抵抗Ｒ３を備える。

内部回路２２は、パッド２０と電気的に接続される。保護回路１０ａは、パッド２０と内部回路２２の結線上の一点が、上述の第１ノードＮ１となるように接続されている。

第１抵抗Ｒ１は、第１ノードＮ１と内部回路２２の間に設けられる。第１抵抗Ｒ１を設けることにより、保護回路１０ａのみを設けた場合に比べて、内部回路２２をＥＳＤからより好適に保護することができる。

第２抵抗Ｒ２は、パッド２０と第１ノードＮ１の間に設けられる。第２抵抗Ｒ２を設けることにより、保護回路１０ａのみを設けた場合に比べて、内部回路２２をＥＳＤからより好適に保護することができる。さらに、パッド２０にＥＯＳ電圧を印加したときに、ＥＯＳ電圧の一部が、第２抵抗Ｒ２に印加されることになるため、保護回路１０ａに印加される電圧を減らすことができ、保護回路１０ａのＥＯＳ耐性を高めることができる。

第３抵抗Ｒ３は、第１ノードＮ１と保護回路１０ａの内部の第１ＮＭＯＳトランジスタＮＭＯＳ１の間に設けられる。保護回路１０ａに代えて、保護回路１０ｂが使用される場合、第３抵抗Ｒ３は、第１ノードＮ１と保護回路１０ｂの内部の第１ＰＭＯＳトランジスタＰＭＯＳ１の間に設けられる。第３抵抗Ｒ３を設けることにより、パッド２０にＥＯＳ電圧を印加したときに、ＥＯＳ電圧の一部が、第３抵抗Ｒ３に印加されることになるため、保護回路１０ａに印加される電圧を減らすことができ、保護回路１０ａのＥＯＳ耐性を高めることができる。

図４に示される第１抵抗Ｒ１〜第３抵抗Ｒ３は、いずれかひとつのみを設けてもよいし、いくつかの組み合わせを設けてもよい。また図４の変形例に示される第１抵抗Ｒ１〜第３抵抗Ｒ３は、図２（ｂ）の保護回路１０ｂを用いた半導体装置２にも同様に適用できる。

上記実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。

たとえば図２（ａ）の保護回路１０ａの構成は、図３（ａ）に示されたものには限定されない。当業者であれば、Ｐ型半導体基板ではなくＮ型半導体基板上に、保護回路１０ａを形成することが可能であることが理解でき、こうした態様も本発明の範囲に含まれる。同様に、図２（ｂ）の保護回路１０ｂの構成は、図３（ｂ）のそれには限定されない。

図１（ａ）、（ｂ）は、一般的な保護回路の構成を示す回路図である。 図２（ａ）、（ｂ）は、実施の形態に係る保護回路の構成を示す回路図である。 図３（ａ）、（ｂ）は、それぞれ図２（ａ）、（ｂ）の保護回路の構成を示す断面図である。 図２（ａ）の保護回路を備えた半導体装置の構成を示す回路図である。

符号の説明

２…半導体装置、１０…保護回路、１２…ディープＮウェル、１４…Ｐウェル、１６…第１Ｎウェル、１８…第２Ｎウェル、２０…パッド、２２…内部回路、ＮＭＯＳ１…第１ＮＭＯＳトランジスタ、ＮＭＯＳ２…第２ＮＭＯＳトランジスタ、ＰＭＯＳ１…第１ＰＭＯＳトランジスタ、ＰＭＯＳ２…第２ＰＭＯＳトランジスタ、Ｎ１…第１ノード、Ｎ２…第２ノード、Ｎ３…第３ノード、Ｒ１…第１抵抗、Ｒ２…第２抵抗、Ｒ３…第３抵抗。

Claims (7)

1. 過電圧が印加されるおそれがある第１ノードに接続される保護回路であって、
   前記第１ノードと前記第１ノードよりも低い電位に固定される第２ノードの間に直列に順に設けられた、第１、第２ＮＭＯＳトランジスタを備え、
   前記第１、第２ＮＭＯＳトランジスタそれぞれのゲートおよび前記第２ＮＭＯＳトランジスタのバックゲートは前記第２ノードと接続され、前記第１ＮＭＯＳトランジスタのバックゲートは電気的なフローティング状態であることを特徴とする保護回路。
2. 過電圧が印加されるおそれがある第１ノードに接続される保護回路であって、
   前記第１ノードと前記第１ノードよりも高い電位に固定される第３ノードの間に直列に順に設けられた、第１、第２ＰＭＯＳトランジスタを備え、
   前記第１、第２ＰＭＯＳトランジスタそれぞれのゲートおよび前記第２ＰＭＯＳトランジスタのバックゲートは前記第３ノードと接続され、前記第１ＰＭＯＳトランジスタのバックゲートは電気的なフローティング状態であることを特徴とする保護回路。
3. パッドと、
   前記パッドと接続される内部回路と、
   前記パッドと前記内部回路の結線上の一点が前記第１ノードとなるよう接続された請求項１または２に記載の保護回路と、
   前記第１ノードと前記内部回路の間に設けられた第１抵抗と、
   を備えることを特徴とする半導体装置。
4. 前記パッドと前記第１ノードの間に設けられた第２抵抗をさらに備えることを特徴とする請求項３に記載の半導体装置。
5. 前記第１ノードと前記第１ＮＭＯＳトランジスタの間、または前記第１ノードと前記第１ＰＭＯＳトランジスタの間に設けられた第３抵抗をさらに備えることを特徴とする請求項３に記載の半導体装置。
6. Ｐ型半導体基板と、
   前記Ｐ型半導体基板に形成されたディープＮウェルと、
   前記ディープＮウェル内に形成されたＰウェルと、
   前記Ｐウェルに形成された、第１ソース電極、第１ゲート電極および第１ドレイン電極と、を含む第１ＮＭＯＳトランジスタと、
   前記Ｐ型半導体基板の前記第１ＮＭＯＳトランジスタと隣接する領域に形成された、第２ソース電極、第２ゲート電極および第２ドレイン電極と、を含む第２ＮＭＯＳトランジスタと、
   を備え、
   前記第１ドレイン電極は保護対象のパッドと接続され、前記第１ソース電極と前記第２ドレイン電極は互いに接続され、前記第１、第２ゲート電極、前記第２ソース電極および前記Ｐ型半導体基板は接地されることを特徴とする保護回路。
7. Ｐ型半導体基板と、
   前記Ｐ型半導体基板に形成された第１Ｎウェルと、
   前記第１Ｎウェルに形成された、第１ソース電極、第１ゲート電極および第１ドレイン電極と、を含む第１ＰＭＯＳトランジスタと、
   前記Ｐ型半導体基板の前記第１Ｎウェルと隣接する領域に形成された第２Ｎウェルと、
   前記第２Ｎウェルに形成された、第２ソース電極、第２ゲート電極および第２ドレイン電極と、を含む第２ＰＭＯＳトランジスタと、
   を備え、
   前記第１ドレイン電極は保護対象のパッドと接続され、前記第１ソース電極と前記第２ドレイン電極は互いに接続され、前記第１、第２ゲート電極、前記第２ソース電極および前記２Ｎウェルには、電源電位が印加され、前記第１Ｎウェルは電気的にフローティングな状態であることを特徴とする保護回路。

Images