JP2010153444A - 保護回路およびそれを用いた半導体装置 - Google Patents

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Abstract

【課題】EOSに対する耐性を高めた保護回路を提供する。
【解決手段】第1NMOSトランジスタNMOS1および第2NMOSトランジスタNMOS2は、第1ノードN1と第1ノードN1よりも低い電位に固定される第2ノードN2の間に直列に順に設けられる。第1NMOSトランジスタNMOS1および第2NMOSトランジスタNMOS2それぞれのゲートG1、G2および第2NMOSトランジスタNMOS2のバックゲートBG2は第2ノードN2と接続される。第1NMOSトランジスタNMOS1のバックゲートBG1は電気的なフローティング状態である。
【選択図】図2

Description

本発明は、半導体集積回路をサージ電圧などから保護する保護回路に関する。
携帯電話やPDA(Personal Digital Assistant)、デジタルカメラ、ノート型パーソナルコンピュータをはじめとするさまざまな電子機器、あるいは自動車の内部の電気系統において多くの半導体集積回路が使用されている。このような半導体集積回路は、あらゆる状況での使用が想定されるため、高い信頼性が要求される。特に静電放電(ESD:Electric Static Discharge)に対する信頼性を向上するために、回路の外部と接続される入出力端子のボンディングパッドやバンプ(単にパッドとも称する)ごとに保護回路(I/Oバッファとも称される)が設けられる場合がある。
図1(a)、(b)は、一般的な保護回路200の構成を示す回路図である。図1(a)に示すように、保護回路200は、NMOSトランジスタM10を含む。図1(b)は保護回路200の断面図を示す。NMOSトランジスタM10は、そのドレインDがパッド202と接続され、そのソースS、ゲートG、バックゲートBGは接地されている。パッド202に瞬間的なサージが印加されると、ドレインDと基板(バックゲート)間のボディダイオードDb1が逆方向に導通し、パッド202の電位がボディダイオードDb1のツェナー電圧Vzにクランプされ、内部回路204が保護される。
特開2002−324842号公報
半導体集積回路を試験する際に、試験項目として、直流的なDCの電圧(たとえば10V程度)を印加するものが知られている。このような試験はEOS(Electrical Over-stress)試験と称される。EOS試験において、図1(a)、(b)の回路では、ボディダイオードDb1に対して直流的な大電圧(EOS電圧とも称する)がパッド202に印加されると、ジャンクションの信頼性が損なわれるおそれがある。
本発明はかかる課題に鑑みてなされてものであり、その目的はEOSに対する耐性を備えた保護回路の提供にある。
本発明のある態様は、過電圧が印加されるおそれがある第1ノードに接続される保護回路(I/Oバッファ)に関する。この保護回路は、第1ノードと第1ノードよりも低い電位に固定される第2ノードの間に直列に順に設けられた、第1、第2NMOSトランジスタを備える。第1、第2NMOSトランジスタそれぞれのゲートおよび第2NMOSトランジスタのバックゲートは第2ノードと接続され、第1NMOSトランジスタのバックゲートは電気的なフローティング状態である。
本発明の別の態様もまた、過電圧が印加されるおそれがある第1ノードに接続される保護回路に関する。この保護回路は、第1ノードと第1ノードよりも高い電位に固定される第3ノードの間に直列に順に設けられた、第1、第2PMOSトランジスタを備える。第1、第2PMOSトランジスタそれぞれのゲートおよび第2PMOSトランジスタのバックゲートは第3ノードと接続され、第1PMOSトランジスタのバックゲートは電気的なフローティング状態である。
これらの態様によると、2段のトランジスタを縦積みし、一方のトランジスタのバックゲートをフローティング状態とすることにより、第1ノードに直流的なEOSが印加された場合に、2つのトランジスタそれぞれのボディダイオードに過電圧が印加されるのを防止でき、保護回路の耐性を高めることができる。「フローティング状態」とは、ある観点において、その電位が不定な状態を意味し、オープン状態またはハイインピーダンス状態を意味する。
本発明のさらに別の態様は、半導体装置である。この半導体装置は、パッドと、パッドと接続される内部回路と、パッドと内部回路の結線上の一点が第1ノードとなるよう接続された上述のいずれかの態様の保護回路と、第1ノードと内部回路の間に設けられた第1抵抗と、を備える。
上述のいずれかの態様の保護回路を設けることにより、内部回路をESDから好適に保護することができ、またEOSに対しても高い耐性を提供できる。
ある態様の半導体装置は、パッドと第1ノードの間に設けられた第2抵抗をさらに備えてもよい。
ある態様の半導体装置は、第1ノードと第1NMOSトランジスタの間、または第1ノードと第1PMOSトランジスタの間に設けられた第3抵抗をさらに備えてもよい。
第1、第2、第3抵抗を設けることにより、内部回路をESDからより好適に保護できる。
本発明のさらに別の態様は、保護回路に関する。この保護回路は、P型半導体基板と、P型半導体基板に形成されたディープNウェルと、ディープNウェル内に形成されたPウェルと、Pウェルに形成された、第1ソース電極、第1ゲート電極および第1ドレイン電極と、を含む第1NMOSトランジスタと、P型半導体基板の第1NMOSトランジスタと隣接する領域に形成された、第2ソース電極、第2ゲート電極および第2ドレイン電極と、を含む第2NMOSトランジスタと、を備える。第1ドレイン電極は保護対象のパッドと接続され、第1ソース電極と第2ドレイン電極は互いに接続され、第1、第2ゲート電極、第2ソース電極およびP型半導体基板は接地される。
ディープNウェルを設けることにより、第1NMOSトランジスタのバックゲートはフローティング状態となる。この態様によれば、第1ノードに直流的なEOSが印加された場合に、2つのトランジスタそれぞれのボディダイオードに過電圧が印加されるのを防止でき、保護回路の耐性を高めることができる。
本発明のさらに別の態様もまた、保護回路に関する。この保護回路は、P型半導体基板と、P型半導体基板に形成された第1Nウェルと、第1Nウェルに形成された、第1ソース電極、第1ゲート電極および第1ドレイン電極と、を含む第1PMOSトランジスタと、P型半導体基板の第1Nウェルと隣接する領域に形成された第2Nウェルと、第2Nウェルに形成された、第2ソース電極、第2ゲート電極および第2ドレイン電極と、を含む第2PMOSトランジスタと、を備える。第1ドレイン電極は保護対象のパッドと接続され、第1ソース電極と第2ドレイン電極は互いに接続され、第1、第2ゲート電極、第2ソース電極および2Nウェルには、電源電位が印加され、第1Nウェルは電気的にフローティングな状態である。
なお、以上の構成要素の任意の組み合わせや本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。
本発明に係る保護回路によれば、内部回路をESDから好適に保護できる上、さらにそれ自身の直流的なEOSに対する耐性を高めることができる。
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
本明細書において、「部材Aが、部材Bと接続された状態」とは、部材Aと部材Bが物理的に直接的に接続される場合のほか、部材Aと部材Bが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。同様に、「部材Cが、部材Aと部材Bの間に設けられた状態」とは、部材Aと部材C、あるいは部材Bと部材Cが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
図2(a)は、第1の実施の形態に係る保護回路10aの構成を示す回路図である。保護回路10aは、過電圧が印加されるおそれがある第1ノードN1と接続される。第1ノードN1は、パッド20から内部回路22へと至る経路上の一点である。
保護回路10aは、第1NMOSトランジスタNMOS1、第2NMOSトランジスタNMOS2を備える。第1NMOSトランジスタNMOS1および第2NMOSトランジスタNMOS2は、第1ノードN1と第1ノードN1よりも低い電位(好ましくは接地電位GND)に固定される第2ノードN2の間に直列に順に設けられる。つまり第1NMOSトランジスタNMOS1のドレインD1は第1ノードN1と接続され、第2NMOSトランジスタNMOS2のソースS2は第2ノードN2と接続される。
第1NMOSトランジスタNMOS1および第2NMOSトランジスタNMOS2それぞれのゲートG1、G2および第2NMOSトランジスタNMOS2のバックゲートBG2は、第2ノードN2と接続される。
第1NMOSトランジスタNMOS1のバックゲートBG1は電気的なフローティング状態である。
以上が保護回路10aの構成である。続いてその動作を説明する。パッド20にEOS試験時にEOS電圧が印加されると、第1NMOSトランジスタNMOS1のバックゲートBG1はオープンであるため、その電位が上昇し、第1NMOSトランジスタNMOS1および第2NMOSトランジスタNMOS2の各ジャンクションに集中的に大電圧が印加されるのを防止することができ、保護回路10aのEOS耐性を高めることができる。
図3(a)は、図2(a)の保護回路10aの構成を示す断面図である。保護回路10aは、P型半導体基板P−Sub上に形成される。半導体基板P−Subには、ディープNウェル12が形成される。Pウェル14は、ディープNウェル12内に形成される。このPウェル14には、第1ソース電極S1、第1ゲート電極G1および第1ドレイン電極D1が形成され、これらは第1NMOSトランジスタNMOS1として機能する。
また、半導体基板P−Subの第1NMOSトランジスタNMOS1と隣接する領域には、第2ソース電極S2、第2ゲート電極G2および第2ドレイン電極D2が形成され、これらは第2NMOSトランジスタNMOS2として機能する。第1NMOSトランジスタNMOS1、第2NMOSトランジスタNMOS2の構造は、ディープNウェル12が設けられていることを除き、一般的なMOSFETの構造と同じである。
第1ドレイン電極D1は保護対象のパッド20と接続される。第1ソース電極S1と第2ドレイン電極D2は互いに接続され、第1ゲート電極G1、第2ゲート電極G2および第2ソース電極S2は接地される。また、P型半導体基板P−Subに形成された電極BG2は接地される。この電極BG2は、第2NMOSトランジスタNMOS2のバックゲートに相当する。
ディープNウェル12は、Pウェル14と半導体基板P−Subを絶縁する。その結果、第1NMOSトランジスタNMOS1のバックゲート(つまりPウェル14)は、電気的にフローティングな状態となる。
図2(b)は、第2の実施の形態に係る保護回路10bの構成を示す回路図である。保護回路10bは、過電圧が印加されるおそれがある第1ノードN1と接続される。
保護回路10bは、第1PMOSトランジスタPMOS1、第2PMOSトランジスタPMOS2を備える。第1PMOSトランジスタPMOS1および第2PMOSトランジスタPMOS2は、第1ノードN1と第1ノードN1よりも高い電位(好ましくは電源電位VDD)に固定される第3ノードN3の間に直列に順に設けられる。つまり第1PMOSトランジスタPMOS1のドレインD1は第1ノードN1と接続され、第2PMOSトランジスタPMOS2のソースS2は第3ノードN3と接続される。
第1PMOSトランジスタPMOS1および第2PMOSトランジスタPMOS2それぞれのゲートG1、G2および第2PMOSトランジスタPMOS2のバックゲートBG2は、第3ノードN3と接続される。
第1PMOSトランジスタPMOS1のバックゲートBG1は電気的なフローティング状態である。
図3(b)は、図2(b)の保護回路10bの構成を示す断面図である。保護回路10bは、P型の半導体基板P−Sub上に形成される。半導体基板P−Subには、隣接して第1Nウェル16、第2Nウェル18が形成される。第1Nウェル16には、第1ソース電極S1、第1ゲート電極G1および第1ドレイン電極D1が形成され、これらは第1PMOSトランジスタPMOS1として機能する。また、第2Nウェル18には、第2ソース電極S2、第2ゲート電極G2および第2ドレイン電極D2が形成され、これらは第2PMOSトランジスタPMOS2として機能する。
第1Nウェル16および第2Nウェル18にはそれぞれ、バックゲート電極BG1、BG2が形成されている。第1ドレイン電極D1は保護対象のパッド20と接続され、第1ソース電極S1と第2ドレイン電極D2は互いに接続される。第1ゲート電極G1、第2ゲート電極G2および第2ソース電極S2には電源電位Vddが印加される。さらにバックゲート電極BG2にも電源電位Vddが印加され、第2Nウェル18の電位は電源電位VDDとなっている。バックゲート電極BG1は、いかなる電位にも接続されておらず、第1Nウェル16は電気的にフローティングな状態である。
以上が保護回路10bの構成である。続いてその動作を説明する。パッド20にEOS試験時にEOS電圧が印加されると、第1PMOSトランジスタPMOS1のバックゲートBG1はオープンであるため、その電位が変化し、第1PMOSトランジスタPMOS1および第2PMOSトランジスタPMOS2の各ジャンクションに集中的に大電圧が印加されるのを防止することができ、保護回路10bのEOS耐性を高めることができる。
図4は、図2(a)の保護回路10aを備えた半導体装置2の構成を示す回路図である。半導体装置2は、パッド20、内部回路22、保護回路10aおよび第1抵抗R1、第2抵抗R2、第3抵抗R3を備える。
内部回路22は、パッド20と電気的に接続される。保護回路10aは、パッド20と内部回路22の結線上の一点が、上述の第1ノードN1となるように接続されている。
第1抵抗R1は、第1ノードN1と内部回路22の間に設けられる。第1抵抗R1を設けることにより、保護回路10aのみを設けた場合に比べて、内部回路22をESDからより好適に保護することができる。
第2抵抗R2は、パッド20と第1ノードN1の間に設けられる。第2抵抗R2を設けることにより、保護回路10aのみを設けた場合に比べて、内部回路22をESDからより好適に保護することができる。さらに、パッド20にEOS電圧を印加したときに、EOS電圧の一部が、第2抵抗R2に印加されることになるため、保護回路10aに印加される電圧を減らすことができ、保護回路10aのEOS耐性を高めることができる。
第3抵抗R3は、第1ノードN1と保護回路10aの内部の第1NMOSトランジスタNMOS1の間に設けられる。保護回路10aに代えて、保護回路10bが使用される場合、第3抵抗R3は、第1ノードN1と保護回路10bの内部の第1PMOSトランジスタPMOS1の間に設けられる。第3抵抗R3を設けることにより、パッド20にEOS電圧を印加したときに、EOS電圧の一部が、第3抵抗R3に印加されることになるため、保護回路10aに印加される電圧を減らすことができ、保護回路10aのEOS耐性を高めることができる。
図4に示される第1抵抗R1〜第3抵抗R3は、いずれかひとつのみを設けてもよいし、いくつかの組み合わせを設けてもよい。また図4の変形例に示される第1抵抗R1〜第3抵抗R3は、図2(b)の保護回路10bを用いた半導体装置2にも同様に適用できる。
上記実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。
たとえば図2(a)の保護回路10aの構成は、図3(a)に示されたものには限定されない。当業者であれば、P型半導体基板ではなくN型半導体基板上に、保護回路10aを形成することが可能であることが理解でき、こうした態様も本発明の範囲に含まれる。同様に、図2(b)の保護回路10bの構成は、図3(b)のそれには限定されない。
図1(a)、(b)は、一般的な保護回路の構成を示す回路図である。 図2(a)、(b)は、実施の形態に係る保護回路の構成を示す回路図である。 図3(a)、(b)は、それぞれ図2(a)、(b)の保護回路の構成を示す断面図である。 図2(a)の保護回路を備えた半導体装置の構成を示す回路図である。
符号の説明
2…半導体装置、10…保護回路、12…ディープNウェル、14…Pウェル、16…第1Nウェル、18…第2Nウェル、20…パッド、22…内部回路、NMOS1…第1NMOSトランジスタ、NMOS2…第2NMOSトランジスタ、PMOS1…第1PMOSトランジスタ、PMOS2…第2PMOSトランジスタ、N1…第1ノード、N2…第2ノード、N3…第3ノード、R1…第1抵抗、R2…第2抵抗、R3…第3抵抗。

Claims (7)

  1. 過電圧が印加されるおそれがある第1ノードに接続される保護回路であって、
    前記第1ノードと前記第1ノードよりも低い電位に固定される第2ノードの間に直列に順に設けられた、第1、第2NMOSトランジスタを備え、
    前記第1、第2NMOSトランジスタそれぞれのゲートおよび前記第2NMOSトランジスタのバックゲートは前記第2ノードと接続され、前記第1NMOSトランジスタのバックゲートは電気的なフローティング状態であることを特徴とする保護回路。
  2. 過電圧が印加されるおそれがある第1ノードに接続される保護回路であって、
    前記第1ノードと前記第1ノードよりも高い電位に固定される第3ノードの間に直列に順に設けられた、第1、第2PMOSトランジスタを備え、
    前記第1、第2PMOSトランジスタそれぞれのゲートおよび前記第2PMOSトランジスタのバックゲートは前記第3ノードと接続され、前記第1PMOSトランジスタのバックゲートは電気的なフローティング状態であることを特徴とする保護回路。
  3. パッドと、
    前記パッドと接続される内部回路と、
    前記パッドと前記内部回路の結線上の一点が前記第1ノードとなるよう接続された請求項1または2に記載の保護回路と、
    前記第1ノードと前記内部回路の間に設けられた第1抵抗と、
    を備えることを特徴とする半導体装置。
  4. 前記パッドと前記第1ノードの間に設けられた第2抵抗をさらに備えることを特徴とする請求項3に記載の半導体装置。
  5. 前記第1ノードと前記第1NMOSトランジスタの間、または前記第1ノードと前記第1PMOSトランジスタの間に設けられた第3抵抗をさらに備えることを特徴とする請求項3に記載の半導体装置。
  6. P型半導体基板と、
    前記P型半導体基板に形成されたディープNウェルと、
    前記ディープNウェル内に形成されたPウェルと、
    前記Pウェルに形成された、第1ソース電極、第1ゲート電極および第1ドレイン電極と、を含む第1NMOSトランジスタと、
    前記P型半導体基板の前記第1NMOSトランジスタと隣接する領域に形成された、第2ソース電極、第2ゲート電極および第2ドレイン電極と、を含む第2NMOSトランジスタと、
    を備え、
    前記第1ドレイン電極は保護対象のパッドと接続され、前記第1ソース電極と前記第2ドレイン電極は互いに接続され、前記第1、第2ゲート電極、前記第2ソース電極および前記P型半導体基板は接地されることを特徴とする保護回路。
  7. P型半導体基板と、
    前記P型半導体基板に形成された第1Nウェルと、
    前記第1Nウェルに形成された、第1ソース電極、第1ゲート電極および第1ドレイン電極と、を含む第1PMOSトランジスタと、
    前記P型半導体基板の前記第1Nウェルと隣接する領域に形成された第2Nウェルと、
    前記第2Nウェルに形成された、第2ソース電極、第2ゲート電極および第2ドレイン電極と、を含む第2PMOSトランジスタと、
    を備え、
    前記第1ドレイン電極は保護対象のパッドと接続され、前記第1ソース電極と前記第2ドレイン電極は互いに接続され、前記第1、第2ゲート電極、前記第2ソース電極および前記2Nウェルには、電源電位が印加され、前記第1Nウェルは電気的にフローティングな状態であることを特徴とする保護回路。
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