TWI552472B - 具有保護電路之半導體元件 - Google Patents

Description

具有保護電路之半導體元件

本發明係關於一種半導體元件，尤指一種具有一保護電路以保護一輸出級的半導體元件。

隨著半導體製程技術的發展，電子元件的尺寸逐漸縮小。因此，元件的散熱能力和防止故障的設計已成為電子元件設計的重要課題。在音訊系統中由於輸出級係設計以驅動大電流，因此元件的散熱能力和防止故障的設計也額外重要。一個可能讓輸出級出現故障的狀況是在輸出級意外短路至地端或供電端時，此時會有一過電流狀況發生。如果該過電流持續流入輸出級，輸出級會因過熱而造成損害。在習知技術中，該短路狀況發生時會藉由導通一二極體以箝制輸出級的驅動電壓，藉以降低輸出級的電流至一固定值。然而，該種箝制方式所產生的輸出級的電流大於一正常運作電流數倍，故若該短路狀況持續發生時，該輸出級還是可能會產生損害。

本發明係提供一種半導體元件，其包括一輸出級 和一第一電壓箝制電路。該輸出級包括一輸出端、一PMOS電晶體和一NMOS電晶體。該輸出端用以產生一輸出信號。該PMOS電晶體具有耦接至一第一電源電壓的一源極。該NMOS電晶體具有耦接至該PMOS電晶體的一汲極的一汲極和具有耦接至一第二電源電壓的一源極。該第一電壓箝制電路包括一第一電晶體、一第二電晶體和一第一開關。該等第一和第二電晶體用以箝制該輸出級的該PMOS電晶體的一閘極的電壓。該等第一和第二電晶體以串聯方式連接於該第一電源電壓和該PMOS電晶體的該閘極之間。該第一開關連接於該第一電源電壓和一第一節點之間，該第一節點位於該第一電晶體和該第二電晶體的交越點間。該第一開關用以選擇性地連接該第一電源電壓至該第一節點。

100‧‧‧保護電路

102‧‧‧回授電路

104‧‧‧輸出級驅動電路

110‧‧‧電壓箝制電路

120‧‧‧電壓箝制電路

130‧‧‧控制電路

300‧‧‧邏輯電路

301‧‧‧邏輯電路

302‧‧‧比較器

303‧‧‧反相器

310‧‧‧反或閘

320‧‧‧反或閘

350‧‧‧反相器

MP‧‧‧電晶體

MN‧‧‧電晶體

M1~M4‧‧‧電晶體

Mb1~Mb2‧‧‧偏壓電晶體

SW1~SW2‧‧‧開關

第一圖顯示結合本發明一實施例之半導體元件之方塊示意圖。

第二圖顯示結合本發明一實施例之該等電壓箝制電路之部分電路圖。

第三圖顯示結合本發明一實施例之該保護電路中的該控制電路之電路圖。

第四圖顯示當該保護電路運作於該返折模式時的電路圖。

第五圖顯示結合本發明一實施例之該保護電路由該返折模式回到正常模式下之運作示意圖。

第六圖顯示當該保護電路運作於該返折模式時的電路圖。

第七圖顯示結合本發明一實施例之該保護電路由返折模式回到正常模式下之運作示意圖。

第八圖顯示結合本發明一實施例之輸出電壓和輸出電流運作於正常模式和返折模式下之波形圖。

第九圖顯示結合本發明另一實施例之該等電壓箝制電路之部分電路圖。

在說明書及後續的申請專利範圍當中使用了某些詞彙來指稱特定的元件。所屬領域中具有通常知識者應可理解，製造商可能會用不同的名詞來稱呼同樣的元件。本說明書及後續的申請專利範圍並不以名稱的差異來作為區分元件的方式，而是以元件在功能上的差異來作為區分的準則。在通篇說明書及後續的請求項當中所提及的「包含」係為一開放式的用語，故應解釋成「包含但不限定於」。另外，「耦接」一詞在此係包含任何直接及間接的電氣連接手段。因此，若文中描述一第一裝置耦接於一第二裝置，則代表該第一裝置可直接電氣連接於該第二裝置，或透過其他裝置或連接手段間接地電氣連接至該第二裝置。

第一圖顯示結合本發明一實施例之半導體元件 之方塊示意圖，該半導體元件包含一保護電路100以防止一過電流狀況發生於一輸出級。如第一圖所示，該保護電路100包含一回授電路102、一輸出級驅動電路104、電壓箝制電路110和120以及一控制電路130。該輸出級包含兩電晶體MP和MN以及用以輸出一輸出電壓Vout的一輸出端。

如第一圖所示，一電壓源VB提供該輸出級的偏壓電壓。該回授電路102用以回饋該輸出電壓Vout至該輸出級驅動電路104以穩定系統。該輸出級驅動電路104用以驅動該輸出級。該電壓箝制電路110用以箝制該輸出級的電晶體MP的一閘極端電壓。當該輸出電壓Vout下降至接近於一地端電壓VSS時，該電壓箝制電路110運作於一返折(Fold-back)模式以避免大電流流過該電晶體MP而造成損害。該電壓箝制電路120用以箝制該輸出級的電晶體MN的一閘極端電壓。當該輸出電壓Vout上升至接近於一電源電壓VDD時，該電壓箝制電路120運作於該返折模式以避免大電流流過該電晶體MN而造成損害。該控制電路130用以控制該等電壓箝制電路110和120進入該返折模式。

第二圖顯示結合本發明一實施例之該等電壓箝制電路110和120之部分電路圖。參照第二圖，該電壓箝制電路110包含兩電晶體M1和M2、一開關SW1以及一偏壓電晶體Mb1。該等電晶體M1和M2以串聯方式連接，其用以箝制該輸出級的電晶體MP的該閘極端電壓。該電晶體M1的一源極耦 接至該電源電壓VDD。該電晶體M2的一汲極耦接至該輸出級中電晶體MP的一閘極。該電晶體M2的一源極和該電晶體M1的一汲極耦接至一節點N1。該電晶體M2的一閘極和該電晶體M1的一閘極耦接至該輸出級中該電晶體MP的該閘極。

該開關SW1耦接於該電源電壓VDD和該節點N1之間。當該開關SW1導通時，該節點N1會電性連接至該電源電壓VDD。在本實施例中，該開關SW1是由一PMOS電晶體所構成。該偏壓電晶體Mb1用以鏡射(mirror)電晶體M1的電流。 該偏壓電晶體Mb1的一源極耦接至該電源電壓VDD，一閘極耦接至電晶體M1的該閘極，且一汲極耦接至一電流源。

參照第二圖，該電壓箝制電路120包含兩電晶體M3和M4、一開關SW2以及一偏壓電晶體Mb2。該等電晶體M3和M4以串聯方式連接，其用以箝制該輸出級的電晶體MN的該閘極端電壓。該電晶體M3的一源極耦接至該接地電壓VSS。該電晶體M4的一汲極耦接至該輸出級中電晶體MN的一閘極。該電晶體M4的一源極和該電晶體M3的一汲極耦接至一節點N2。該電晶體M4的一閘極和該電晶體M3的一閘極耦接至該輸出級中該電晶體MN的該閘極。

該開關SW2耦接於該接地電壓VSS和該節點N2之間。當該開關SW2導通時，該節點N2會電性連接至該接地電壓VSS。在本實施例中，該開關SW2是由一NMOS電晶體所構成。該偏壓電晶體Mb2用以鏡射(mirror)電晶體M3的電流。 該偏壓電晶體Mb2的一源極耦接至該接地電壓GND，一閘極耦接至該電晶體M3的該閘極，且一汲極耦接至一電流源。

第三圖顯示結合本發明一實施例之該保護電路100中的該控制電路130之電路圖。參照第三圖，該控制電路130包含兩邏輯電路300和301、一比較器302以及一反相器303。該邏輯電路300用以產生一控制信號Q1，藉以導通或關閉該開關SW1以控制該電壓箝制電路110運作於正常模式或返折模式。該邏輯電路301用以產生一控制信號Q2，藉以導通或關閉該開關SW2以控制該電壓箝制電路120運作於正常模式或返折模式。

該比較器302用以比較該輸出電壓Vout和一共同電壓VCM以產生一信號Preset，其中該共同電壓VCM為該輸出電壓Vout的電壓擺幅的中心值。該信號Preset用以指示該電壓箝制電路110由返折模式回到正常模式運作。該反相器303用以反向該信號Preset以產生一信號Nreset。該信號Nreset用以指示該電壓箝制電路120由返折模式回到正常模式運作。

該邏輯電路300包含兩反或閘(NOR)310和320。如第三圖所示，該等反或閘310和320構成一SR閂鎖器，其接收該等信號S1和Preset以輸出信號Q1至該開關SW1的該閘極。該邏輯電路301包含兩反或閘330和340和一反相器350。如第三圖所示，該等反或閘330和340構成一SR閂鎖器，其接收該信號S2的反相信號和該信號Nreset以輸出信號Q2至該開 關SW2的該閘極。

第四圖顯示當該保護電路100運作於該返折模式時的電路圖，在本例中由於有一故障狀況發生，例如輸出端意外短路至接地電壓VSS，使得該輸出電壓Vout突然下降。當該輸出電壓Vout下降至低於一第一臨界電壓，該輸出級驅動電路104會經由第二圖中的回授電路102得知，並據以降低輸出級中電晶體MP的閘極電壓，藉以增加流過電晶體MP的電流以提高該輸出電壓Vout。如第四圖所示，當電晶體MP的閘極電壓降低時，偏壓電晶體Mb1的閘極電壓也隨之降低，這會使得流過偏壓電晶體Mb1的電流增加。當流過偏壓電晶體Mb1的電流大於電流源的電流Ib1時，該信號S1轉態為邏輯1，且該電壓箝制電路110進入返折模式。當該信號S1轉態為邏輯1時，該控制信號Q1根據SR閂鎖器的特性會轉態為邏輯0。該控制信號Q1傳送至該開關SW1的閘極，使得開關SW1導通。藉由該開關SW1，該節點N1會連接至該電源電壓VDD使得節點N1的電壓上升。因此，電晶體M2的閘極電壓(亦即電晶體MP的閘極電壓)會上升。當電晶體MP的閘極電壓上升後，流過電晶體MP的電流會下降，避免電晶體MP造成損害。同時，伴隨電晶體M2的閘極電壓之上升，偏壓電晶體Mb1的電流會下降，使得該信號S1回到邏輯0。當該故障狀況解除且該輸出電壓Vout再次超過該共同電壓VCM時，該電壓箝制電路110回到正常模式。

第五圖顯示結合本發明一實施例之該保護電路100由該返折模式回到正常模式下之運作示意圖。如第五圖所示，由於該輸出電壓Vout大於該共同電壓VCM，該比較器302輸出邏輯1的信號Preset。該信號Preser送至邏輯電路300中的該反或閘320，使得該控制信號Q1轉態為邏輯1。邏輯1的該控制信號會關閉該開關SW1，因此，該電壓箝制電路110由折返模式回到正常模式下運作。

第六圖顯示當該保護電路100運作於該返折模式時的電路圖，在本例中由於有一故障狀況發生，例如輸出端意外短路至電源電壓VDD，使得該輸出電壓Vout突然上升。當該輸出電壓Vout上升至高於一第二臨界電壓時，該輸出級驅動電路104會經由第二圖中的回授電路102得知，並據以增加輸出級中電晶體MN的閘極電壓，藉以增加流過電晶體MN的電流以降低該輸出電壓Vout。如第六圖所示，當電晶體MN的閘極電壓增加時，偏壓電晶體Mb2的閘極電壓也隨之增加，這會使得流過偏壓電晶體Mb2的電流增加。當流過偏壓電晶體Mb2的電流大於電流源的電流Ib2時，該信號S2轉態為邏輯0，且該電壓箝制電路120進入返折模式。同時，由於該輸出電壓Vout大於該共同電壓VCM，該信號Nreset如第六圖所示變成邏輯0。因此，該控制信號Q2根據SR閂鎖器的特性會轉態為邏輯1。該控制信號Q2傳送至該開關SW2的閘極，使得開關SW2導通。藉由開關SW2，該節點N2會連接至該接 地電壓VSS使得節點N2的電壓下降。由於節點N2的電壓下降，電晶體M4的閘極電壓(亦即電晶體MN的閘極電壓)會下降。當電晶體MN的閘極電壓下降後，流過電晶體MN的電流會下降，避免電晶體MN造成損害。同時，伴隨電晶體MN的閘極電壓之下降，偏壓電晶體Mb2的電流會下降，使得該信號S2回到邏輯1。當該故障狀況解除且該輸出電壓Vout低於該共同電壓VCM時，該電壓箝制電路120回到正常模式。

第七圖顯示結合本發明一實施例之該保護電路100由返折模式回到正常模式下之運作示意圖。如第七圖所示，由於該輸出電壓Vout低於該共同電壓VCM時，該反相器303輸出邏輯1的信號Nreset。該信號Nreser送至邏輯電路301中的該反或閘340，使得該控制信號Q2轉態為邏輯0。邏輯0的該控制信號Q2會關閉該開關SW2，因此，該電壓箝制電路120由折返模式回到正常模式下運作。

第八圖顯示結合本發明一實施例之輸出電壓Vout和輸出電流I_load運作於正常模式和返折模式下之波形圖。如第八圖所示，該輸出電壓Vout為以該共同電壓VCM為中心的弦波電壓。在正常模式運作時，當一故障狀況使得該輸出電壓Vout下降至接近該接地電壓VSS時，該電晶體MP的閘極電壓會藉由該輸出級驅動電路104下拉以增加流過該電晶體MP的輸出電流I_load。接著，該電壓箝制電路110進入折返模式以減少該輸出電流I_load，避免該電晶體MP損害。在該故 障狀態移除時，該輸出電壓回復至高於該共同電壓VCM。此時，該電壓箝制電路110回到正常模式下運作。

第二圖至第七圖中的電晶體M1,M2,M3和M4是由PMOS電晶體和NMOS電晶體所實施。然而，本發明不以此為限。在其他實施例中，電晶體M1,M2,M3和M4可由其他元件，例如二極體或是以二極體連接方式所實施的電晶體元件，如第九圖所示。此外，第二圖至第七圖中的開關SW1和SW2是由PMOS電晶體和NMOS電晶體所實施。然而，本發明不以此為限。在其他實施例中，可以將節點N1連接至電源電壓VDD和將節點N2連接至接地電壓VSS的元件，均可實施為開關元件。

雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

本發明之技術內容及技術特點已揭示如上，然而熟悉本項技術之人士仍可能基於本發明之教示及揭示而作種種不背離本發明精神之替換及修飾。因此，本發明之保護範圍應不限於實施例所揭示者，而應包括各種不背離本發明之替換及修飾，並為隨後之申請專利範圍所涵蓋。

100‧‧‧保護電路

102‧‧‧回授電路

104‧‧‧輸出級驅動電路

110‧‧‧電壓箝制電路

120‧‧‧電壓箝制電路

MP‧‧‧電晶體

MN‧‧‧電晶體

M1~M4‧‧‧電晶體

Mb1~Mb2‧‧‧偏壓電晶體

SW1~SW2‧‧‧開關

Claims (11)

1. 一種半導體元件，包括：一輸出級，該輸出級包括：一輸出端，用以產生一輸出信號；一PMOS電晶體，具有耦接至一第一電源電壓的一源極；和一NMOS電晶體，具有耦接至該PMOS電晶體的一汲極的一汲極和具有耦接至一第二電源電壓的一源極；以及一第一電壓箝制電路，該第一電壓箝制電路包括：一第一電晶體；一第二電晶體；和一第一開關；其中，該等第一和第二電晶體用以箝制該輸出級的該PMOS電晶體的一閘極的電壓，該等第一和第二電晶體以串聯方式連接於該第一電源電壓和該PMOS電晶體的該閘極之間；且其中，該第一開關連接於該第一電源電壓和一第一節點之間，該第一節點位於該第一電晶體和該第二電晶體的交越點間，該第一開關用以選擇性地連接該第一電源電壓至該第一節點。
2. 根據申請專利範圍第1項之半導體元件，其中該第一電晶體為一PMOS電晶體，該第二電晶體為一PMOS電晶體，該 第一電晶體具有耦接至該第一電源電壓的一源極，而該第二電晶體具有耦接至該第一電晶體的一汲極的一源極和耦接至該輸出級的該PMOS電晶體的該閘極的一汲極，且該第一開關用以選擇性地連接該第一電源電壓至該第一電晶體的該汲極。
3. 根據申請專利範圍第2項之半導體元件，其中該第一電晶體的一閘極和該第二電晶體的一閘極耦接至該輸出級的該PMOS電晶體的該閘極。
4. 根據申請專利範圍第1項之半導體元件，更包括：一控制電路，用以根據該輸出級的該PMOS電晶體的該閘極的電壓值控制該第一開關的狀態。
5. 根據申請專利範圍第4項之半導體元件，其中該控制電路更包括：一邏輯電路，用以接收一第一信號和一第二信號以產生一控制信號，該控制信號用以控制該第一開關的狀態；以及一比較器，用以比較該輸出級的該輸出信號和一共同電壓以產生該第二信號，其中該共同電壓為該輸出電信號的電壓擺幅的中心值。
6. 根據申請專利範圍第5項之半導體元件，其中該第一電壓箝制電路更包括： 一偏壓電晶體，該偏壓電晶體具有耦接至該第一供應電壓的一源極，耦接至該輸出級的該PMOS電晶體的該閘極的一閘極，和用以提供該第一信號的一汲極。
7. 根據申請專利範圍第1項之半導體元件，更包括：一第二電壓箝制電路，該第二電壓箝制電路包括：一第三電晶體；一第四電晶體；和一第二開關；其中，該等第三和第四電晶體用以箝制該輸出級的該NMOS電晶體的一閘極的電壓，該等第三和第四電晶體以串聯方式連接於該第二電源電壓和該NMOS電晶體的該閘極之間；且其中，該第二開關連接於該第二電源電壓和一第二節點之間，該第二節點位於該第三電晶體和該第四電晶體的交越點間，該第二開關用以選擇性地連接該第二電源電壓至該第二節點。
8. 根據申請專利範圍第7項之半導體元件，其中該第一電晶體為一PMOS電晶體，該第二電晶體為一PMOS電晶體，該第一電晶體具有耦接至該第一電源電壓的一源極，和耦接至該第二電晶體的一源極的一汲極，而該第二電晶體具有耦接至該輸出級的該PMOS電晶體的該閘極的一汲極，且該第一開關用以選擇性地連接該第一電源電壓至該第一電 晶體的該汲極，其中該第三電晶體為一NMOS電晶體，該第四電晶體為一NMOS電晶體，該第三電晶體具有耦接至該第二電源電壓的一源極，該第四電晶體具有耦接至第二電晶體的一汲極的一源極，和耦接至該輸出級的該NMOS電晶體的該閘極的一汲極，且該第二開關用以選擇性地連接該第二電源電壓至該第三電晶體的該汲極。
9. 根據申請專利範圍第8項之半導體元件，其中該第一電晶體的一閘極和該第二電晶體的一閘極耦接至該輸出級的該PMOS電晶體的該閘極，且該第三電晶體的一閘極和該第四電晶體的一閘極耦接至該輸出級的該NMOS電晶體的該閘極。
10. 根據申請專利範圍第9項之半導體元件，更包括：一第一邏輯電路，用以接收一第一信號和一第二信號以產生一第一控制信號，該第一控制信號用以控制該第一開關的狀態；一第二邏輯電路，用以接收一第三信號和一第四信號以產生一第二控制信號，該第二控制信號用以控制該第二開關的狀態；以及一比較器，用以比較該輸出信號和一共同電壓以產生該等第二和第四信號，其中該共同電壓為該輸出電信號的電壓擺幅的中心值。
11. 根據申請專利範圍第10項之半導體元件，其中該第一電壓箝制電路更包括一第一偏壓電晶體，該第一偏壓電晶體具有耦接至該第一供應電壓的一源極，耦接至該輸出級的該PMOS電晶體的該閘極的一閘極，和用以提供該第一信號的一汲極，且該第二電壓箝制電路更包括一第二偏壓電晶體，該第二偏壓電晶體具有耦接至該第二供應電壓的一源極，耦接至該輸出級的該NMOS電晶體的該閘極的一閘極，和用以提供該第三信號的一汲極。