JPH03293814A - デジタル・パワー・スイッチ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ 本発明は、デジタル・パワー・スイッチ回路、さらには
スイッチ出力素子としてパワーＦＥＴを用いるデジタル
・パワー・スイッチ回路に適用して有効な技術に関する
もので、例えばランプやモータのパワー駆動に利用して
有効な技術に関するものである。

［従来の技術］ 最近、ランプやモータなどのパワー負荷の駆動をコンピ
ュータなどのデジタル制御機器を使って制御するために
、オン抵抗の低いパワーＦＥＴをスイッチ出力素子とし
て使用し、このパワーＦＥＴを高レベルと低レベルの２
値論理信号にしたがってオン・オフ制御するデジタル・
パワー・スイッチ回路が実用化されるようになってきた
（例えば、ＣＱ出版社１９８２年９月１０日発行「実用
電子回路ハンドブック５Ｊ　２３４〜２３６頁参照）。

従来のこの種の回路は、第６図に示すように、出力端子
ｏｕｔを介して負荷ＲＬとパワー電源Ｖｃｏｄの間に直
列に介在するパワーＦＥＴ（ＭＯＳトランジスタ）１と
、このパワーＦＥＴＩを高しベルと低レベルの２値論理
信号ｉｎにしたがってオン／オフ制御するゲート駆動回
路２とともに、上記パワーＦＥＴＩに流れる電流が一定
以上になったときに、上記パワーＦＥＴＩを一定時間だ
け強制的にオフ状態にデジタル制御する自動復帰型の保
護回路３が設けられていた。

上記保護回路３は、例えば第６図に示すように、パワー
ＦＥＴＩに流れる電流■０を検出するためのシャント抵
抗３１と、このシャント抵抗３１に分圧される電圧レベ
ルＶｏが所定の基準レベルＶｒｅｆを超えたか否かを高
レベル又は低レベルの２値論理信号で出力するレベル検
出器３２と、このレベル検出器３２の検出出力によって
一定時間の計時動作を開始するタイマー３３と、このタ
イマー３３の計時中に上記ゲート駆動回路２の論理入力
を強制的に非能動レベル（低レベル）にする論理ゲート
３４とによって構成される。

上述した従来のデジタル・パワー・スイッチ回路では、
短絡などよってパワーＦＥＴＩに過電流が流れる障害が
生じると、そのパワーＦＥＴＩを上記タイマー３３で計
時される一定時間だけ強制的にオフ状態にする動作が行
われる。この強制オフ状態は一定時間後に解除されるが
、上記障害が残ってした場合は、再び一定時間だけ繰り
返される。一方、上記障害が解消された場合は、強制オ
フ状態は繰り返されずに、通常の動作状態に復帰する。

以上のようにして、過電流に対する自動復帰形式の保護
動作が行われるようになっていた。

［発明が解決しようとする課題］ しかしながら、上述した技術には、次のような問題のあ
ることが本発明者らによってあきらかとされた。

すなわち、一般に、この種のデジタル・パワー・スイッ
チ回路は、コンピュータなどの精密デジタル機器と一緒
に組み合わされて使用される。このコンピュータなどの
精密デジタル機器は、ノイズとくにパルス性のノイズに
よって誤動作等の悪影響を受けやすい。

ところが、上記デジタル・パワー・スイッチ回路で過電
流に対する自動復帰形式の保護動作が行われると、その
自動復帰形式の保護動作、すなわちパワーＦＥＴの強制
オフおよび一定時間ごとに行われる強制オフの解除によ
って、非常に大きな電流の断続が行われる。この大電流
の断続によって非常に強力かつ先鋭なパルス性ノイズが
生じ、このノイズが上記精密デジタル機器の動作に著し
い悪影響をもたらす、という問題があった。

本発明の目的は、デジタル・パワー・スイッチ回路にお
ける自動復帰形式の過電流保護を、周辺の機器に誤動作
等の悪影響をおよぼすことなく行わせる、という技術を
提供することにある。

本発明の前記ならびにそのほかの目的と特徴は、本明細
書の記述および添付図面から明らかになるであろう。

［課題を解決するための手段］ 本願において開示される発明のうち、代表的なものの概
要を説明すれば、下記のとおりである。

すなわち、スイッチ出力素子をなすパワーＦＥＴを高レ
ベルと低レベルの２値論理信号にしだがっでオン・オフ
制御するとともに、上記パワーＦＥＴにリニアー制御に
よる電流制限を行わせる、というものである。

［作用コ 上記した手段によれば、強力かつ先鋭なパルス性ノイズ
を周囲に撒き散らす大電流の断続を伴わずに、過電流に
対する保護動作および過電流の原因が解消されたときの
自動復帰動作を行わせることができる。

これにより、デジタル・パワー・スイッチ回路における
自動復帰形式の過電流保護を、周辺の機器に誤動作等の
悪影響をおよぼすことなく行わせる、という目的が達成
される。

［実施例］ 以下、本発明の好適な実施例を図面を参照しながら説明
する。

なお、図において、同一符号は同一あるいは相当部分を
示すものとする。

第１図は本発明の技術が適用されたデジタル・パワー・
スイッチ回路の一実施例を示す。

同図に示すデジタル・パワー・スイッチ回路は、出力端
子ｏｕｔを介して負荷ＲＬと電源Ｖｄｄの間に直列に介
在するパワーＦＥＴ（ＭＯＳトランジスタ）１と、この
パワーＦＥＴＩを高レベルと低レベルの２値論理信号ｉ
ｎにしたがってオン／オフ制御するゲート駆動回路２と
、上記パワーＦＥＴＩにリニアー制御による電流制限（
カレント・リミット）を行わせる回路手段４とを有する
。

ここで、上記回路手段４は、上記パワーＦＥＴ１に流れ
る電流Ｉｏを検出する電流検出手段４１と、この電流検
出手段４１の検出出力ＶＯと所定の基準レベルＶｒｅｆ
との差（Ｖｏ−Ｖｒｅｆ）をリニアー増幅して上記ゲー
ト駆動回路２にアナログ負帰還させる増幅回路４２とに
よって構成される。

上記電流検出手段４１は、上記パワーＦＥＴＩに直列に
挿入されたシャント抵抗によって構成され、上記パワー
ＦＥＴＩに流れる電流丁ｏに応じた電流を分圧し、これ
を電流検出出力レベルＶ。

として出力する。

上記増幅回路４２は電流吸込型の出力を有し、上記電流
検出出力レベルＶｏが上記基準レベルＶｒｅｆを超えた
ときに、その差（Ｖｏ−Ｖｒｅｆ）に応じた大きさの電
流を上記ゲート駆動回路２の入力側から吸い込む。

上記ゲート駆動回路２は、定電流回路５とＭＯＳトラン
ジスタＭｌによる入力回路と、相補バイポーラトランジ
スタＱ１．．Ｑ２によるプッシュプル型の出力回路とに
よって構成され、その入力側に上記増幅回路２の電流吸
込型出力をアナログ帰還させることによって、上記パワ
ーＦＥＴＩのゲート電圧Ｖｇをリニアーに制御できるよ
うに構成されている。

以上のような構成によって、上記パワーＦＥＴ１が高レ
ベルと低レベルの２値論理信号ｉｎにしたがってオン・
オフ制御されるとともに、上記パワーＦＥＴ１に流れる
電流１ｏが上記基準レベルＶｅｒｆによって定められる
所定値を超えないようにリニアー制御されるようになっ
ている。

次に動作について説明する。

第１図において、まず、過電流が生じない通常動作状態
では、コンピュータなどのデジタル制御系（図示省略）
から入力される２値論理信号１ｎがゲート駆動回路２を
介してパワーＦＥＴＩのゲートに入力されることにより
、負荷ＲＬの通電をオン／オフさせるデジタル・パワー
駆動が行われる。

ここで、負荷の短絡等によってパワーＦＥＴＩに流れる
電流ＩＯが上記基準レベルＶｅｒｆによって定められる
所定値を超えると、この状態が電流検出手段４１．増幅
回路４２、およびゲート駆動回路２を介して、上記パワ
ーＦＥＴＩのゲート電圧Ｖｇにリニアーに負帰還される
ことにより、上記パワーＦＥＴデジタル・パワー・スイ
ッチに流れる電流■０が上記基準レベルＶｒｅｆによっ
て定められる所定値以下に制限される。これにより、上
記パワーＦＥＴ　］や電電源室などを過電流から保護す
る動作が行われる。この保護動作は、過電流の原因が解
消されるまで行われる。

過電流の原因が解消されて、上記パワーＦＥＴ■に流れ
る電流ＩＯが上記基準レベルＶｅｒｆによって定められ
る所定値以下になると、上記パワーＦＥＴ１のゲート電
圧Ｖｇに対する負帰還制御は行われなくなる。これによ
り、通常動作への復帰が自動的に行われる。

以上のようにして、強力かつ先鋭なパルス性ノイズを周
囲に撒き散らす大電流の断続を伴わずに、過電流に対す
る保護動作および過電流の原因が解消されたときの自動
復帰動作を行わせることができる。これにより、デジタ
ル・パワー・スイッチ回路における自動復帰形式の過電
流保護を、周辺の機器に誤動作等の悪影響をおよばすこ
となく行わせることができる。

第２図は上述したデジタル・パワー・スイッチ回路にお
いて、電流検出出力レベルＶ　ｏと所定の基準レベルＶ
ｒｅｆの差を増幅する増幅回路４２の具体的な実施例を
示したものである。同図に示す回路では、バイポーラト
ランジスタＱ４１によって上記基準レベルＶｒｅｆを作
り、この基準レベル’ｖ’　ｒ　ｅ　ｆを超える電流検
出出力レベルＶＯが入力されたときに、その差（Ｖｏ−
Ｖｒｅｆ）をバイポーラトランジスタＱ４２で増幅・拡
大してゲート駆動回路２に負帰還させるようになってい
る。

第３図は上述したゲート駆動回路２の別の実施例の要部
を示したものである。同図に示した実施例では、ダーリ
ントン接続された相補バイポーラトランジスタＱｌ　１
−Ｑｌ　２．Ｑ２１−Ｑ２２によって、デジタル動作と
アナログ動作が可能なゲート駆動回路が構成されている
。なお、ダイオードＤＩは、Ｑｌ２のベース電荷引抜き
のためのものである。

第４図は上述したゲート駆動回路２のさらに別の実施例
の要部を示したものである。同図に示した実施例では、
ダイオードＤ２、抵抗Ｒ２１、およびｐｎｐバイポーラ
トランジスタＱ２３によって、パワーＦＥＴＩのゲート
電荷放電用の回路が形成されている。なお、このゲート
電荷放電用の回路は、抵抗Ｒ２１のみで構成してもよい
。

第５図は上述したデジタル・パワー・スイッチ回路にお
いて、電流検出出力レベルＶｏと所定の基準レベルＶｒ
ｅｆの差を増幅・拡大して出力する増幅回路４２の別の
実施例を示したものである。

同図に示す増幅回路は、作動入力回路をなすｐｎｐバイ
ポーラトランジスタＱ４３．Ｑ４４と、カレント・ミラ
ーによる負荷回路をなすｐｎｐバイポーラトランジスタ
Ｑ４５．Ｑ４６と、上記基準レベルＶｒｅｆを作るダイ
オードＤ３．Ｄ４などによって構成されている。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。

例えば、ゲート駆動回路２はＭＯＳトランジスタだけで
構成することもできる。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるシングル出力型のデ
ジタル・パワー・スイッチ回路に適用した場合について
説明したが、それに限定されるものではなく、例えばブ
リッジ駆動型のデジタル・パワー・スイッチ回路にも適
用できる。

［発明の効果］ 本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。

すなわち、デジタル・パワー・スイッチ回路における自
動復帰形式の過電流保護を周辺の機器に誤動作の悪影響
をおよぼすことなく行わせることができる、という効果
が得られる。

【図面の簡単な説明】

第１図は本発明の技術が適用されたデジタル・パワー・
スイッチ回路の一実施例を示す図、第２図は上記回路の
さらに具体的な構成例を示した図、 第３図はゲート駆動回路の別の構成例を示す図、第４図
はゲート駆動回路のさらに別の構成例を示す図、 第５図は電流検出出力レベルと基準レベルの差を増幅す
る増幅回路の別の構成例を示す図、第６図は従来の技術
によるデジタル・パワー・スイッチ回路の構成例を示す
図である。 ｏｕｔ・・・・出力端子、ＲＬ・・・・パワー負荷、Ｖ
ｄｄ・・・・パワー電源、ｌ・・・・スイッチ出力棄子
としてのパワーＦＥＴ、Ｖｇ・・・・ゲート電圧、Ｉｎ
・・・・論理信号、２・・・・ゲート駆動回路、４・・
・・電流制限を行わせる回路手段、■０・・・・パワー
ＦＥＴＩに流れる電流、４１・・・・電流検出手段、Ｖ
ｏ・・・・検出出力レベル、Ｖｒｅｆ・・・・基準レベ
ル、４２・・・・増幅回路、５・・・・定電流回路。

Claims (1)

1. 【特許請求の範囲】 １、スイッチ出力素子をなすパワーＦＥＴを高レベルと
   低レベルの２値論理信号にしたがってオン・オフ制御す
   るデジタル・パワー・スイッチ回路であって、上記パワ
   ーＦＥＴにリニアー制御による電流制限を行わせる回路
   手段を備えたデジタル・パワー・スイッチ回路。 ２、スイッチ出力素子をなすパワーＦＥＴを高レベルと
   低レベルの２値論理信号にしたがってオン・オフ制御す
   るデジタル・パワー・スイッチ回路であって、上記パワ
   ーＦＥＴに流れる電流を検出する電流検出手段と、この
   電流検出手段の検出出力レベルが所定の基準レベルを超
   えないように上記パワーＦＥＴのゲート電圧を負帰還制
   御する回路手段とを備えたデジタル・パワー・スイッチ
   回路。