JPS6277653A - 誤動作防止回路 - Google Patents
誤動作防止回路Info
- Publication number
- JPS6277653A JPS6277653A JP60218277A JP21827785A JPS6277653A JP S6277653 A JPS6277653 A JP S6277653A JP 60218277 A JP60218277 A JP 60218277A JP 21827785 A JP21827785 A JP 21827785A JP S6277653 A JPS6277653 A JP S6277653A
- Authority
- JP
- Japan
- Prior art keywords
- clock signal
- capacitor
- output
- oscillator
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、あり任意のクロック周ｆＩ数に同期して種
種タイミングを形成し２機能する遠隔制御もしくは無人
制御等の目的で使用される電子機器等の誤動作を防止し
、当該電子機器を含めシステム全体の損傷を回避するこ
とを目的とした誤動作防止回路に関するものである。
種タイミングを形成し２機能する遠隔制御もしくは無人
制御等の目的で使用される電子機器等の誤動作を防止し
、当該電子機器を含めシステム全体の損傷を回避するこ
とを目的とした誤動作防止回路に関するものである。
第２図は従来からよく見られる任意のクロック周波数に
同期して種々タイミングを形成し１機能するｔ子機器内
のメツセージデータ入力とりｏ７り入力に該当する部分
を示す回路図である。第２図におＡてｘｌは発振器、
ＵｌはＲ８うツチ回路。
同期して種々タイミングを形成し１機能するｔ子機器内
のメツセージデータ入力とりｏ７り入力に該当する部分
を示す回路図である。第２図におＡてｘｌは発振器、
ＵｌはＲ８うツチ回路。
Ｕ２はインバータ、０６はレジスタ回路、（１）はデー
タ処理・佑制御回路部である。
タ処理・佑制御回路部である。
従来の電子機器では上記のように構成され１発振器Ｘ１
よりの出力クロック信号がＲ８−７ツチ回路Ｕ１の一方
の入力端子には直接に、他方の入力端子にはインバータ
Ｕ２を経由して入力され、ＲＳ−７ツチ回路Ｕ１のそれ
ぞれの出力端子には出力としてクロック信号（以下、Ｃ
ＬＫと略記する）及び反転クロック信号（以下、ＯＬＫ
と略記する）が得られる。これらのクロック信号ＣＬＫ
及びＣＬＫはレジスタ回路Ｕ６に入力され、レジスタ回
路Ｕ６に入力２れるメツセージデータＡを順次ストアし
て行く。ストアすれたメツセージデータＡは適切なタイ
ミング信号ＢによりデータＣとして出力され、以後のデ
ータ処理・制御に供せられる。
よりの出力クロック信号がＲ８−７ツチ回路Ｕ１の一方
の入力端子には直接に、他方の入力端子にはインバータ
Ｕ２を経由して入力され、ＲＳ−７ツチ回路Ｕ１のそれ
ぞれの出力端子には出力としてクロック信号（以下、Ｃ
ＬＫと略記する）及び反転クロック信号（以下、ＯＬＫ
と略記する）が得られる。これらのクロック信号ＣＬＫ
及びＣＬＫはレジスタ回路Ｕ６に入力され、レジスタ回
路Ｕ６に入力２れるメツセージデータＡを順次ストアし
て行く。ストアすれたメツセージデータＡは適切なタイ
ミング信号ＢによりデータＣとして出力され、以後のデ
ータ処理・制御に供せられる。
上記のような従来の回路構成による電子機器では１例え
ば遠隔制御もしくは無人制御などの目的で使戸される電
子機器等において、ある指令を実行中に伺らかの偶発的
要因で機器内のクロック信号発振器の発振が停止した場
合、一度機能を開始した当該電子機器は所定のタイミン
グ機能を失ない、永久に指令した実行状態を保持して行
くことがある。このような状態が生じた場合には９例え
ば不要な制御出力が永久に実行され続けることになり、
当該電子機器を含め制御システム全体の損傷を招く可能
性がある。すなわち、クロック信号発振器の発振停止に
より、それ以後のいかなる指令も正常に受信することが
不能とカリ、誤った制御出力を実行してし１うばがしが
、指令の実行状態を解除することもできなくなるという
問題点があった。
ば遠隔制御もしくは無人制御などの目的で使戸される電
子機器等において、ある指令を実行中に伺らかの偶発的
要因で機器内のクロック信号発振器の発振が停止した場
合、一度機能を開始した当該電子機器は所定のタイミン
グ機能を失ない、永久に指令した実行状態を保持して行
くことがある。このような状態が生じた場合には９例え
ば不要な制御出力が永久に実行され続けることになり、
当該電子機器を含め制御システム全体の損傷を招く可能
性がある。すなわち、クロック信号発振器の発振停止に
より、それ以後のいかなる指令も正常に受信することが
不能とカリ、誤った制御出力を実行してし１うばがしが
、指令の実行状態を解除することもできなくなるという
問題点があった。
この発明は、従来の機器における上述の欠点を取り除く
ことができる！！４動作防止回路を提供するものである
。
ことができる！！４動作防止回路を提供するものである
。
この発明にかかわる誤動作防止回路は、１！Ｌ子機器内
のクロック信号発振器の出力を検出する回路部分と、こ
の回路部分から発生するクロック信号発振停止検出信号
により後続のメツセージデータ入力の通過を禁止するゲ
ート回路部分とから構成されてｂる。
のクロック信号発振器の出力を検出する回路部分と、こ
の回路部分から発生するクロック信号発振停止検出信号
により後続のメツセージデータ入力の通過を禁止するゲ
ート回路部分とから構成されてｂる。
この発明においては、電子機器内のクロック信号発振器
の出力を検出し、クロック信号の発振が途絶えた際に自
動的に後続のメツセージデータをゲート回路部分で遮断
するため、不要な制御出力を禁止し、指令の実行状態を
解除することができる。
の出力を検出し、クロック信号の発振が途絶えた際に自
動的に後続のメツセージデータをゲート回路部分で遮断
するため、不要な制御出力を禁止し、指令の実行状態を
解除することができる。
第１図はこの発明の一実施例を示す誤動作防止回路図で
あり２図においてＸｌは発振器、 ｕｌはＲＳラッチ回
路、Ｕ２はインバータ、σ３及び口４はインバータ（オ
ープンコレクタ）、０５ｉアンドゲート、Ｕ６はレジス
タ回路、 ０１及びＣ２はコンデンサ、 Ｑｌ及び
Ｃ２はトランジスタ、Ｒ１−Ｒ７は抵抗を示１．Ｒｉ及
びＲ２は電流制限抵抗である。°なおここでＱｌを第１
のトランジスタ、 Ｃ２を第２のトランジスタ、Ｃ１を
第１のコンデンサ。
あり２図においてＸｌは発振器、 ｕｌはＲＳラッチ回
路、Ｕ２はインバータ、σ３及び口４はインバータ（オ
ープンコレクタ）、０５ｉアンドゲート、Ｕ６はレジス
タ回路、 ０１及びＣ２はコンデンサ、 Ｑｌ及び
Ｃ２はトランジスタ、Ｒ１−Ｒ７は抵抗を示１．Ｒｉ及
びＲ２は電流制限抵抗である。°なおここでＱｌを第１
のトランジスタ、 Ｃ２を第２のトランジスタ、Ｃ１を
第１のコンデンサ。
Ｃ２４ｔ−第２のコンデンサ、Ｒ５を第１の抵抗、
Ｒ６を第２の抵抗と称することにする。また、（１）は
第２図で示したものと同じデータ処理・制御回路部であ
り、レジスタ回路Ｕ６．メツセージデータＡ。
Ｒ６を第２の抵抗と称することにする。また、（１）は
第２図で示したものと同じデータ処理・制御回路部であ
り、レジスタ回路Ｕ６．メツセージデータＡ。
タイミング信号Ｂ及びデータＣに関する動作は第２図で
説明したものと同様である。
説明したものと同様である。
発振器ｘ１よりの出力クロック信号がＲＳラッチ回路Ｕ
１の一方の入力端子には直接に、他方の入力端子にはイ
ンバータＵ２を経由して入力され。
１の一方の入力端子には直接に、他方の入力端子にはイ
ンバータＵ２を経由して入力され。
Ｒ８−ｙツチ回路Ｕ１のそれぞれの出力端子には出力と
してクロック信号（以下、 ＣＬＫと略記する）及び
反転クロック信号（以下、ＣＬＫと略記する）が得られ
る。図に示す第１のコンデンサ０１．第１のトランジス
タｌ；Ｎ、を流制限抵抗Ｒ１，抵抗Ｒ３及び第１の抵抗
Ｒ５により構成されている回路においてＯＬＫがローレ
ベル（以下、０”と略記スる）のときは第１のトランジ
スタＱ１はオフ状態となり、紀１のコンデンサＣ１には
第１の抵抗Ｒ５及び抵抗Ｒ３を介して電源電圧ＶＣＣｆ
印の口される。もｌ、ＣＬＫ−７ｉ″０″一定に保持さ
れる場合には、インバータＵ６の入力はハイレベル（以
下 Ｎｊｌｌと略記する）一定となり、従ってワイヤー
ドオアされたアンドゲートσ５の入力は。
してクロック信号（以下、 ＣＬＫと略記する）及び
反転クロック信号（以下、ＣＬＫと略記する）が得られ
る。図に示す第１のコンデンサ０１．第１のトランジス
タｌ；Ｎ、を流制限抵抗Ｒ１，抵抗Ｒ３及び第１の抵抗
Ｒ５により構成されている回路においてＯＬＫがローレ
ベル（以下、０”と略記スる）のときは第１のトランジ
スタＱ１はオフ状態となり、紀１のコンデンサＣ１には
第１の抵抗Ｒ５及び抵抗Ｒ３を介して電源電圧ＶＣＣｆ
印の口される。もｌ、ＣＬＫ−７ｉ″０″一定に保持さ
れる場合には、インバータＵ６の入力はハイレベル（以
下 Ｎｊｌｌと略記する）一定となり、従ってワイヤー
ドオアされたアンドゲートσ５の入力は。
インバータＵ４の状態に関係ｆｒ＜”０″に保持でれる
。一方、璽１が定められた周期で”０”及び１”状態を
繰り返せば、すなわち発振器Ｘ１が正常に動作しておれ
ば、菓１のコンデンサＣ１の篭圧は、抵抗Ｒ３，Ｒ５を
経た充電、及び抵抗Ｒ３゜第１のト→ンジスタＱ１を経
た放電を繰り返す。
。一方、璽１が定められた周期で”０”及び１”状態を
繰り返せば、すなわち発振器Ｘ１が正常に動作しておれ
ば、菓１のコンデンサＣ１の篭圧は、抵抗Ｒ３，Ｒ５を
経た充電、及び抵抗Ｒ３゜第１のト→ンジスタＱ１を経
た放電を繰り返す。
Ｒ５の抵抗値１＞Ｒ３の抵抗値の関係に設定きれである
ので、放電時定数〈充電時定数となり、インバータＵ３
の入力は６０″に保持され、インバータＵ６の出力は１
”となる。また、ＣＬＫ２５に′１″一定に保持された
場合には、インバータＵ３の出力は単独では”１″とな
るが、このときは図に示す第２のコンデンサ０２．第２
のトランジスタＱ２．ｘ流缶１（限抵抗Ｒ４及び第２の
抵抗Ｒ６により構成きれている回路の入力クロック信号
が０”一定となり、インバータσ３とインバータσ４よ
りワイヤードオア古れた出力は０″となる。すなわち、
クロック信号発振器が正常に発振していない場合には、
アンドゲートＵ５の入力は必す”０″となる。
ので、放電時定数〈充電時定数となり、インバータＵ３
の入力は６０″に保持され、インバータＵ６の出力は１
”となる。また、ＣＬＫ２５に′１″一定に保持された
場合には、インバータＵ３の出力は単独では”１″とな
るが、このときは図に示す第２のコンデンサ０２．第２
のトランジスタＱ２．ｘ流缶１（限抵抗Ｒ４及び第２の
抵抗Ｒ６により構成きれている回路の入力クロック信号
が０”一定となり、インバータσ３とインバータσ４よ
りワイヤードオア古れた出力は０″となる。すなわち、
クロック信号発振器が正常に発振していない場合には、
アンドゲートＵ５の入力は必す”０″となる。
このときに、アンドゲートＵ５によってメツセージデー
タ入力の通過を禁止する↓うに構成されてあれば、後続
のメツセージデータを誤ったタイミングにより処理する
ことなく、誤動作防止の目的が達成される。
タ入力の通過を禁止する↓うに構成されてあれば、後続
のメツセージデータを誤ったタイミングにより処理する
ことなく、誤動作防止の目的が達成される。
ところで、上記説明ではアンドゲートによってメツセー
ジデータ入力の通過を遮断するような構成の場合につい
て述べたが、遮断を目的とするものであれば０例えばリ
レースイッチのようなものでも利用できるし、また後続
するメツセージデータを遮断するのではなく、クロック
信号発振停止検出により、メツセージデータの処理・制
御回路部（１）の寛諒を自動的に遮断しても同様に誤動
作防止の目的が達せられることはいうまでもない。
ジデータ入力の通過を遮断するような構成の場合につい
て述べたが、遮断を目的とするものであれば０例えばリ
レースイッチのようなものでも利用できるし、また後続
するメツセージデータを遮断するのではなく、クロック
信号発振停止検出により、メツセージデータの処理・制
御回路部（１）の寛諒を自動的に遮断しても同様に誤動
作防止の目的が達せられることはいうまでもない。
この発明は以上説明した通カ、クロック信号発振器の発
振出力を検出して１発振が停止した場合に当該電子機器
に入力される後続のメツセージデータを自動的に遮断し
、当該電子機器を含め制御システム全体の誤動作、異常
動作を防止することができるので、遠隔制御や無人制御
などの目的で使片される電子機器において効果がある。
振出力を検出して１発振が停止した場合に当該電子機器
に入力される後続のメツセージデータを自動的に遮断し
、当該電子機器を含め制御システム全体の誤動作、異常
動作を防止することができるので、遠隔制御や無人制御
などの目的で使片される電子機器において効果がある。
第１図はこの発明にかかわる一実施例を示す誤動作防止
回路図、第２図は従来からよく見られる任意のクロック
周波数に同期して種々タイミングを形成し２機能する電
子機器内のメツセージデータ入力とクロック入力に該当
する部分を示す回路図である。 図において、 Ｘｌは発振器、０１９ＲＢ ラッチ回
路、 Ｕ２はインバータ、σ３及びＵ４はインバータ
（オーブンコレクタ）、 σ５けアンドゲート。 Ｕ６はレジスタ回路、ＣＩ及びＣ２は第１．第２のコン
デンサ、 Ｑｌ及びＣ２は第１．第２のト；ｙジスタ
、 Ｒｉ〜Ｒ７は抵抗、（ｌ）はデータ処理・制御回路
部である。 なお１図中同一符号は同一または相当部分を示している
。
回路図、第２図は従来からよく見られる任意のクロック
周波数に同期して種々タイミングを形成し２機能する電
子機器内のメツセージデータ入力とクロック入力に該当
する部分を示す回路図である。 図において、 Ｘｌは発振器、０１９ＲＢ ラッチ回
路、 Ｕ２はインバータ、σ３及びＵ４はインバータ
（オーブンコレクタ）、 σ５けアンドゲート。 Ｕ６はレジスタ回路、ＣＩ及びＣ２は第１．第２のコン
デンサ、 Ｑｌ及びＣ２は第１．第２のト；ｙジスタ
、 Ｒｉ〜Ｒ７は抵抗、（ｌ）はデータ処理・制御回路
部である。 なお１図中同一符号は同一または相当部分を示している
。
Claims (1)
- クロック信号発振器の出力を必要に応じて任意に分周し
て生成したクロック信号によりオンオフを制御する第１
のトランジスタと、この第１のトランジスタを介して放
電する第１のコンデンサと、この第１のトランジスタが
オフ状態のとき電源からの出力で第１のコンデンサを充
電する第１の抵抗と、上記クロック信号の位相を反転し
たクロック信号によりオンオフを制御する第２のトラン
ジスタと、この第２のトランジスタを介して放電する第
２のコンデンサと、この第２のトランジスタがオフ状態
のとき電源からの出力で第２のコンデンサを充電する第
２の抵抗と、上記第１のコンデンサの電圧又は上記第２
のコンデンサの電圧のいずれかが充電状態のときデータ
処理・制御回路イネーブル信号の通過を禁止するゲート
とを備えたことを特徴とする誤動作防止回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60218277A JPS6277653A (ja) | 1985-10-01 | 1985-10-01 | 誤動作防止回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60218277A JPS6277653A (ja) | 1985-10-01 | 1985-10-01 | 誤動作防止回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6277653A true JPS6277653A (ja) | 1987-04-09 |
Family
ID=16717339
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60218277A Pending JPS6277653A (ja) | 1985-10-01 | 1985-10-01 | 誤動作防止回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6277653A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0232413A (ja) * | 1988-07-22 | 1990-02-02 | Ricoh Co Ltd | リアルタイム・クロック装置 |
| JPH02108111A (ja) * | 1988-10-17 | 1990-04-20 | Fujitsu Ltd | クロック信号の停止検出回路 |
| JPH0639080U (ja) * | 1992-11-12 | 1994-05-24 | ノア・ア−ト株式会社 | 動物人形 |
| WO1996008801A2 (en) * | 1994-09-13 | 1996-03-21 | Square D Company | Data link module for time division multiplexing control systems |
| US6597204B2 (en) | 2000-11-10 | 2003-07-22 | Nec Corporation | Clock interruption detection circuit |
-
1985
- 1985-10-01 JP JP60218277A patent/JPS6277653A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0232413A (ja) * | 1988-07-22 | 1990-02-02 | Ricoh Co Ltd | リアルタイム・クロック装置 |
| JPH02108111A (ja) * | 1988-10-17 | 1990-04-20 | Fujitsu Ltd | クロック信号の停止検出回路 |
| JPH0639080U (ja) * | 1992-11-12 | 1994-05-24 | ノア・ア−ト株式会社 | 動物人形 |
| WO1996008801A2 (en) * | 1994-09-13 | 1996-03-21 | Square D Company | Data link module for time division multiplexing control systems |
| WO1996008801A3 (en) * | 1994-09-13 | 1996-07-18 | Square D Co | Data link module for time division multiplexing control systems |
| US6597204B2 (en) | 2000-11-10 | 2003-07-22 | Nec Corporation | Clock interruption detection circuit |
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