JPH04171516A - リセット回路 - Google Patents
リセット回路Info
- Publication number
- JPH04171516A JPH04171516A JP2300079A JP30007990A JPH04171516A JP H04171516 A JPH04171516 A JP H04171516A JP 2300079 A JP2300079 A JP 2300079A JP 30007990 A JP30007990 A JP 30007990A JP H04171516 A JPH04171516 A JP H04171516A
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- JP
- Japan
- Prior art keywords
- circuit
- oscillation
- reset signal
- reset
- cpu
- Prior art date
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- Pending
Links
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- 238000001514 detection method Methods 0.000 claims abstract description 16
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 4
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Landscapes
- Microcomputers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はリセット回路に関し、特にシングルチップマイ
クロコンピュータに対するシステムのリセットを実行す
るリセット回路に関する。
クロコンピュータに対するシステムのリセットを実行す
るリセット回路に関する。
従来、シングルチップマイクロコンピュータに対して、
外部に付加するコンデンサと抵抗による時定数を利用し
たシステムリセット回路や、ＬＳＩチップ上に形成した
電源電圧検出回路によるシステムリセット回路がリセッ
ト回路として使用されている。
外部に付加するコンデンサと抵抗による時定数を利用し
たシステムリセット回路や、ＬＳＩチップ上に形成した
電源電圧検出回路によるシステムリセット回路がリセッ
ト回路として使用されている。
この従来のリセット回路では、シングルチップマイクロ
コンピュータに印加される電源として電池等を用いる場
合、電池電圧の低下によりシングルチップマイクロコン
ピュータの最低動作電圧以下の電源電圧状態に於て電圧
検出回路の検出のバラツキ等の要因により誤動作が発生
する可能性があった。
コンピュータに印加される電源として電池等を用いる場
合、電池電圧の低下によりシングルチップマイクロコン
ピュータの最低動作電圧以下の電源電圧状態に於て電圧
検出回路の検出のバラツキ等の要因により誤動作が発生
する可能性があった。
また、電池交替時にシステムの電源系容量に残存した電
荷による残存電源電圧からの電源電圧復旧時に確実なシ
ステムリセットが発生できず誤動作の発生する可能性等
の問題があった。
荷による残存電源電圧からの電源電圧復旧時に確実なシ
ステムリセットが発生できず誤動作の発生する可能性等
の問題があった。
本発明の目的は、誤動作を防止でき、しかも電源電圧復
旧時に確実に通常動作が再開できるリセット回路を提供
することにある。
旧時に確実に通常動作が再開できるリセット回路を提供
することにある。
本発明のリセット回路は、発振回路と、電源印加時にシ
ステムをリセットするためのリセット信号を発生するリ
セット信号発生回路と、ＣＰＵ回路とを有するリセット
回路において、前Ｓ己発振回路における発振の停止を検
出する発振停止検出回路と、前記リセット信号発生回路
のリセット信号出力と前記発振停止検出回路の発振停止
検出出力を入力とし発振停止時に前記ＣＰＵ回路をリセ
ットするシステムリセット信号を発生するシステムリセ
ット制御回路とを具備することを特徴とする。
ステムをリセットするためのリセット信号を発生するリ
セット信号発生回路と、ＣＰＵ回路とを有するリセット
回路において、前Ｓ己発振回路における発振の停止を検
出する発振停止検出回路と、前記リセット信号発生回路
のリセット信号出力と前記発振停止検出回路の発振停止
検出出力を入力とし発振停止時に前記ＣＰＵ回路をリセ
ットするシステムリセット信号を発生するシステムリセ
ット制御回路とを具備することを特徴とする。
次に本発明について図面を参照して詳細に説明する。第
１図は本発明の一実施例を示すブロック図である。第１
図に示すように、リセット回路は、発振回路（以下０８
０部と称す）２１１発振停止検出部２２．ＣＰｔＪ回路
（以下ＣＰｔＪ部と称す）２３．システムリセット信号
制御部（以下５ＹＳＲＥＳ制御部と祢す）２４．リセッ
ト信号を発生するＲＥＳＥＴ生成部２生成上２５成され
ている。
１図は本発明の一実施例を示すブロック図である。第１
図に示すように、リセット回路は、発振回路（以下０８
０部と称す）２１１発振停止検出部２２．ＣＰｔＪ回路
（以下ＣＰｔＪ部と称す）２３．システムリセット信号
制御部（以下５ＹＳＲＥＳ制御部と祢す）２４．リセッ
ト信号を発生するＲＥＳＥＴ生成部２生成上２５成され
ている。
次に、第２図の波形図を用いて動作を説明する。まず電
池等により電源電圧がシステム全体に印加されると、０
８０部２１が発振を開始し、同時にＲＥＳＥＴ生成部２
生成上２５ト信号ＲＥＳＥＴ２０５を発生する。このＲ
ＥＳＥＴにより６２０部２３は５ＹＳＲＥＳ２０３がア
クティブとなりシステムのリセットが実行される。
池等により電源電圧がシステム全体に印加されると、０
８０部２１が発振を開始し、同時にＲＥＳＥＴ生成部２
生成上２５ト信号ＲＥＳＥＴ２０５を発生する。このＲ
ＥＳＥＴにより６２０部２３は５ＹＳＲＥＳ２０３がア
クティブとなりシステムのリセットが実行される。
次に、ＲＥＳＥＴ２０５が抵抗及びコンデンサにより決
定される所定の時定数に対応した時間経過後、ノンアク
ティブとなり、６２０部２３は５ＹＳＲＥＳ２０３がノ
ンアクティブになることでリセット状態を解除され通常
動作状態となる。
定される所定の時定数に対応した時間経過後、ノンアク
ティブとなり、６２０部２３は５ＹＳＲＥＳ２０３がノ
ンアクティブになることでリセット状態を解除され通常
動作状態となる。
ここで時間の経過とともに電池電圧が低下してシングル
チップマイクロコンピュータの最低動作電圧以下になっ
た場合について説明する。この場合、まず０８０部２１
が発振を停止する。ＯＳＣ部２１の停止とともにクロッ
クＣＫ２Ｏ１の供給が各ブロックに対し停止すると発振
停止部２２は発振停止を検出出力ＲＥＳＣＫ２０２をア
クティブにして出力する。このときＣＰＵ部がクロック
停止命令を実行していなければＣＰＵ部はＣＫＳＴＯＰ
信号２０４をノンアクティブとしており、この２信号に
より５ＹＳＲＥＳ制御部２４はシステムリセット信号５
ＹＳＲＥＳ２０３をアクティブとして６２０部２３をリ
セット状態とする。これによりＣＰＵ部の誤動作が防止
できる。
チップマイクロコンピュータの最低動作電圧以下になっ
た場合について説明する。この場合、まず０８０部２１
が発振を停止する。ＯＳＣ部２１の停止とともにクロッ
クＣＫ２Ｏ１の供給が各ブロックに対し停止すると発振
停止部２２は発振停止を検出出力ＲＥＳＣＫ２０２をア
クティブにして出力する。このときＣＰＵ部がクロック
停止命令を実行していなければＣＰＵ部はＣＫＳＴＯＰ
信号２０４をノンアクティブとしており、この２信号に
より５ＹＳＲＥＳ制御部２４はシステムリセット信号５
ＹＳＲＥＳ２０３をアクティブとして６２０部２３をリ
セット状態とする。これによりＣＰＵ部の誤動作が防止
できる。
電池交替等の処置により、電源電圧が復旧すると０８０
部２１はクロックＣＫ２Ｏ１を再度発生する。このＣＫ
２Ｏ１により５ＹＳＲＥＳ制御部２４は発振停止検出部
２２を初期状態とするＲＥＳＤ２０７を発生してアクテ
ィブとし、ＲＥＳＣＫ２０２をノンアクティブとする。
部２１はクロックＣＫ２Ｏ１を再度発生する。このＣＫ
２Ｏ１により５ＹＳＲＥＳ制御部２４は発振停止検出部
２２を初期状態とするＲＥＳＤ２０７を発生してアクテ
ィブとし、ＲＥＳＣＫ２０２をノンアクティブとする。
これにより５ＹＳＲＥＳ制御部２４は５ＹＳＲＥＳ２０
３信号をノンアクティブとし６２０部２３のリセット状
態を解除し通常動作に復帰する。
３信号をノンアクティブとし６２０部２３のリセット状
態を解除し通常動作に復帰する。
これまでの動作で発振停止がＣＰＵのＣＫＳＴＯＰ命令
により実行された場合は、ＣＰＵ部のＣＫＳＴＯＰ信号
２０４がアクティブとなり、発振停止検出部２２のＲＥ
ＳＣＫ信号２０２を５ＹＳＲＥＳ制御部２４内部で禁止
することにより、５ＹＳＲＥＳ信号２０３を発生させな
い、これにより、ＣＫＳＴＯＰ状態から発振の再開によ
り６２０部２３は５ＹＳＲＥＳ２０３によるリセットな
しに断続再起動を可能としている。
により実行された場合は、ＣＰＵ部のＣＫＳＴＯＰ信号
２０４がアクティブとなり、発振停止検出部２２のＲＥ
ＳＣＫ信号２０２を５ＹＳＲＥＳ制御部２４内部で禁止
することにより、５ＹＳＲＥＳ信号２０３を発生させな
い、これにより、ＣＫＳＴＯＰ状態から発振の再開によ
り６２０部２３は５ＹＳＲＥＳ２０３によるリセットな
しに断続再起動を可能としている。
第３図は本発明の第２の実施例を説明するための部分図
である。基本動作は第１の実施例と同一のため略し、異
なる部分のみ説明する。一般に水晶、セラミック等を発
振子とする発振回路では発振の開始時に発振の波形が生
長するまでの期間発振が不安定となりやすい、そこで第
２の実施例では第１図に示す０８０部２１に対して発振
成長が確実に終了してからクロック出力５０１を出力す
るようデイレイ回路を付加したものとしている。
である。基本動作は第１の実施例と同一のため略し、異
なる部分のみ説明する。一般に水晶、セラミック等を発
振子とする発振回路では発振の開始時に発振の波形が生
長するまでの期間発振が不安定となりやすい、そこで第
２の実施例では第１図に示す０８０部２１に対して発振
成長が確実に終了してからクロック出力５０１を出力す
るようデイレイ回路を付加したものとしている。
この処置により発振開始時のクロック動作を安定化する
効果が得られる。
効果が得られる。
以上説明したように本発明は電池等による電源電圧低下
時にＣＰＵ部をリセット状態にひき込むことによりＣＰ
Ｕの誤動作を防止でき、電源電圧復旧時に通常動作を確
実に再開できるという効果を有する。
時にＣＰＵ部をリセット状態にひき込むことによりＣＰ
Ｕの誤動作を防止でき、電源電圧復旧時に通常動作を確
実に再開できるという効果を有する。
第１図は本発明の一実施例を説明するための回路図、第
２区は第１図に示す回路の動作を説明するための波形図
、第３図は本発明の他の実施例を説明する部分図である
。 ２１．５１・・・発振器回路部、２３・・・ＣＰＵ部、
２２・・・発振停止検出部、２４・・・システムリセッ
ト制御部、２５・・・リセット発生部。
２区は第１図に示す回路の動作を説明するための波形図
、第３図は本発明の他の実施例を説明する部分図である
。 ２１．５１・・・発振器回路部、２３・・・ＣＰＵ部、
２２・・・発振停止検出部、２４・・・システムリセッ
ト制御部、２５・・・リセット発生部。
Claims (1)
- 発振回路と、電源印加時にシステムをリセットするため
のリセット信号を発生するリセット信号発生回路と、Ｃ
ＰＵ回路とを有するリセット回路において、前記発振回
路における発振の停止を検出する発振停止検出回路と、
前記リセット信号発生回路のリセット信号出力と前記発
振停止検出回路の発振停止検出出力を入力とし発振停止
時に前記ＣＰＵ回路をリセットするシステムリセット信
号を発生するシステムリセット制御回路とを具備するこ
とを特徴とするリセット回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2300079A JPH04171516A (ja) | 1990-11-06 | 1990-11-06 | リセット回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2300079A JPH04171516A (ja) | 1990-11-06 | 1990-11-06 | リセット回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04171516A true JPH04171516A (ja) | 1992-06-18 |
Family
ID=17880451
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2300079A Pending JPH04171516A (ja) | 1990-11-06 | 1990-11-06 | リセット回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04171516A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5936452A (en) * | 1996-06-03 | 1999-08-10 | Mitsubishi Electric Semiconductor Software Co., Ltd. | Device for detecting a plurality of signal levels indicating stopping of a clock signal |
| JP2002091940A (ja) * | 2000-09-14 | 2002-03-29 | Nec Microsystems Ltd | マイクロコンピュータ |
| US6694452B1 (en) | 1998-12-25 | 2004-02-17 | Nec Electronics Corporation | Data processor and method of processing data |
-
1990
- 1990-11-06 JP JP2300079A patent/JPH04171516A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5936452A (en) * | 1996-06-03 | 1999-08-10 | Mitsubishi Electric Semiconductor Software Co., Ltd. | Device for detecting a plurality of signal levels indicating stopping of a clock signal |
| US6694452B1 (en) | 1998-12-25 | 2004-02-17 | Nec Electronics Corporation | Data processor and method of processing data |
| JP2002091940A (ja) * | 2000-09-14 | 2002-03-29 | Nec Microsystems Ltd | マイクロコンピュータ |
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