JPH06152695A

JPH06152695A - シリアルインタフェース回路

Info

Publication number: JPH06152695A
Application number: JP4291617A
Authority: JP
Inventors: Kazumitsu Katakura; 一光片倉
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1992-10-29
Filing date: 1992-10-29
Publication date: 1994-05-31

Abstract

(57)【要約】【目的】本発明は、直列伝送方式の伝送路から情報を
受信するシリアルインタフェース回路に関し、消費電力
を低減しつつ伝送路から確実に情報を受信できることを
目的とする。【構成】クロックに同期して直列伝送方式の伝送路に
かかわる通信制御を行う処理手段１１と、処理手段１１
が行う通信制御の下で伝送路から受信される情報を取り
込むインタフェース手段１３とを備えたシリアルインタ
フェース回路において、処理手段１１には、通信制御に
ついて当座行うべき処理を終了したときにその旨の通知
を発する通知手段１５を備え、伝送路の状態を監視して
その状態の変化点を検出する伝送路監視手段１７と、通
知手段１５が発した通知に応じてクロックの供給を停止
し、伝送路監視手段１７によって検出された変化点に応
じてそのクロックの供給を再開する制御手段１９とを備
えて構成される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、直列伝送方式の伝送路
から情報を受信するシリアルインタフェース回路に関す
る。

【０００２】

【従来の技術】データ端末相互間やその端末と入出力装
置との間では、伝送すべき情報を並−直列変換して送信
し、受信側で反対に直−並列変換することにより通信路
や伝送路の構成を簡略化してコストの低減が可能であ
り、かつ長距離伝送に適した直列伝送方式が採用され
る。このような伝送方式を採用した機器では、一般に、
上述した通信路や伝送路とのインタフェースをとる機能
を有する集積回路をマイクロプロセッサによって制御す
ることにより、予め決められた通信手順に対応可能なシ
リアルインタフェース回路が用いられる。

【０００３】図５は、従来のシリアルインタフェース回
路の構成例を示す図である。図において、クロック生成
部５１の一方の出力はマイクロプロセッサ５２のクロッ
ク端子ＣＬＫに接続され、クロック生成部５１の他方の
出力はＬＳＩ化されたシリアルデータトランスミッタ・
レシーバ((ＵＡＲＴ）以下、単に「ＵＡＲＴ」とい
う。）５３のクロック端子ＣＬＫに接続される。マイク
ロプロセッサ５２のデータバスＤＢはＵＡＲＴ５３のバ
ス端子ＤＢに接続され、その割り込み端子ＩＲＱはマイ
クロプロセッサ５２の割り込み入力ＩＲＱに接続され
る。ＵＡＲＴ５３の送信出力ＵＰおよび受信入力ＤＮ
は、直列伝送路に接続される。なお、ＵＡＲＴ５３の受
信入力は、抵抗器５４を介して直流電源線にプルアップ
される。

【０００４】ＵＡＲＴ５３では、クロック生成部５１の
他方の出力がボーレートクロック生成部５５を介して送
受信部５６のクロック入力に接続され、その送信出力お
よび受信入力は上述した直列伝送路に接続される。マイ
クロプロセッサ５２のデータバスＤＢは、分周比レジス
タ５７、ステータスレジスタ５８、データレジスタ５９
および割り込み制御レジスタ６０のバス端子に接続され
る。分周比レジスタ５７の出力はボーレートクロック生
成部５５の制御入力に接続され、ステータスレジスタ５
８および割り込み制御レジスタ６０の制御入出力は送受
信部５６の対応する制御入出力に接続される。データレ
ジスタ５９のデータ入出力は、送受信部５６のデータ入
出力に接続される。割り込み制御レジスタ６０の出力
は、マイクロプロセッサ５２の割り込み入力ＩＲＱに接
続される。

【０００５】このような構成のシリアルインタフェース
回路の動作については、マイクロプロセッサ５２が所定
のソフトウエアに基づいてＵＡＲＴ５３を制御すること
により行われる。以下では、このような制御の手順につ
いて説明する。

【０００６】マイクロプロセッサ５２は、電源が投入さ
れてリセットされるとデータバスを介してＵＡＲＴ５３
に動作モードを指令する制御情報を与える。ＵＡＲＴ５
３では、このような制御情報によって分周比レジスタ５
７に直列伝送のボーレートを指定する分周比（例えば、
伝送単位を８ビットとし、ストップビットの数を「２」
として１ビットのパリティビットを付加した非同期通信
を行う場合には、「１１（＝８＋２＋１）」）が設定さ
れ、ボーレートクロック生成部５５はクロック生成部５
１が出力するクロックの周波数をこのような分周比で分
周することによりボーレートクロックを生成する。さら
に、ステータスレジスタ５８には、上述した制御情報に
よって送受信部５６を初期設定し、かつその動作のモー
ド（例えば、上述した非同期通信）を指定するコマンド
が設定される。また、割り込み制御レジスタ６０には、
新たに発生する割り込み要求の出力方法を指定するコマ
ンドが設定される。送受信部５６は、このような設定が
行われた各レジスタの制御の下で直列伝送路を介して情
報の送信および受信可能な状態となる。

【０００７】さらに、マイクロプロセッサ５２は、送信
すべき情報が新たに生成されたり与えられたときには、
その情報をデータバスを介してデータレジスタ５９に書
き込む。ＵＡＲＴ５３では、送受信部５６は、このよう
にしてデータレジスタ５９に書き込まれたデータを逐次
直列変換して直列伝送路に送信し、その送信の完了時や
送信中に何らかの障害が発生した場合には、その旨を示
すステータス情報をステータスレジスタ５８に設定して
割り込み制御レジスタ６０を介して割り込み要求を発す
る。マイクロプロセッサ５２は、このような割り込み要
求に応じて所定の割り込み処理を起動し、その処理の手
順にしたがってステータスレジスタ５８上のステータ情
報を取り込み、ＵＡＲＴ５３の動作を続行可能とする制
御を行う。

【０００８】また、ＵＡＲＴ５３では、送受信部５６
は、直列伝送路から何らかの情報を受信すると、その旨
を示すステータス情報をステータスレジスタ５８に設定
し、かつ受信された情報をデータレジスタ５９に書き込
んだ後に割り込みレジスタ６０を介して割り込み要求を
発する。マイクロプロセッサ５２は、このような割り込
み要求に応じて対応する割り込み処理を起動し、その処
理の手順にしたがってステータスレジスタ５８上のステ
ータス情報を取り込んで受信完了を認識すると、データ
レジスタ５９から受信情報を読み取って所定の処理の対
象とし、かつＵＡＲＴ５３の受信動作を可能とする制御
を行う。したがって、直列伝送路から受信された情報
は、逐次漏れなく取り込まれる。

【０００９】さらに、ＵＡＲＴ５３では、送受信部５６
は、上述した送信や受信の過程で検出した種々の事象を
適宜ステータス情報としてステータスレジスタ５８に設
定して割り込み制御レジスタ６０を介して割り込み要求
を発する。マイクロプロセッサ５２は、このような割り
込み要求に応じて所定の割り込み処理を起動し、その処
理の手順にしたがって上述した事象を認識してその事象
に適応した制御指令をＵＡＲＴ５３に与えることによ
り、直列伝送路で生じた障害やその伝送路に適応した通
信手順の処理を行う。

【００１０】

【発明が解決しようとする課題】ところで、このような
従来のシリアルインタフェース回路では、直列伝送路か
ら何時受信されるか予測できない情報を確実に漏れなく
受信するために、直列伝送路に送信すべき情報が必ずし
も常にあるとは限らないにもかかわらず、マイクロプロ
セッサ５２およびＵＡＲＴ５３にクロックが常に与えら
れていた。したがって、マイクロプロセッサ５２および
ＵＡＲＴ５３では、受信情報の待機状態でも常に内部回
路が動作して電力が無駄に消費され、機器の消費電力を
節減する妨げとなっていた。

【００１１】本発明は、消費電力を低減しつつ伝送路か
ら確実に情報を受信できるシリアルインタフェース回路
を提供することを目的とする。

【００１２】

【課題を解決するための手段】図１は、本発明の原理ブ
ロック図である。本発明は、クロックに同期して直列伝
送方式の伝送路にかかわる通信制御を行う処理手段１１
と、処理手段１１が行う通信制御の下で伝送路から受信
される情報を取り込むインタフェース手段１３とを備え
たシリアルインタフェース回路において、処理手段１１
には、通信制御について当座行うべき処理を終了したと
きにその旨の通知を発する通知手段１５を備え、伝送路
の状態を監視してその状態の変化点を検出する伝送路監
視手段１７と、通知手段１５が発した通知に応じてクロ
ックの供給を停止し、伝送路監視手段１７によって検出
された変化点に応じてそのクロックの供給を再開する制
御手段１９とを備えたことを特徴とする。

【００１３】

【作用】本発明にかかわるシリアルインタフェース回路
では、処理手段１１が当座行うべき通信制御の処理を終
了すると通知手段１５がその旨を示す通知を発する。制
御手段１９はこのような通知に応じてクロックの供給を
停止するので、処理手段１１は動作を停止して待機状態
となる。また、制御手段１９は伝送監視手段１７が検出
した伝送路の状態の変化点に応じて上述したクロックの
供給を再開するので、処理手段１１は待機状態から脱却
して予め決められた通信制御の手順にしたがってその変
化点に対応した処理を行う。

【００１４】したがって、処理手段１１が当座行うべき
通信制御の処理がない状態では、従来例において無駄に
消費されていた電力が節減され、かつ直列伝送路から確
実に情報を受信することができる。

【００１５】

【実施例】以下、図面に基づいて本発明の実施例につい
て詳細に説明する。図２は、本発明の一実施例を示す図
である。

【００１６】図において、図５に示すものと機能および
構成が同じものについては、同じ参照番号を付与して示
し、ここではその説明を省略する。本発明の特徴とする
構成は、本実施例では、マイクロプロセッサ５２に代え
てマイクロプロセッサ２１を備え、そのクロック端子Ｃ
ＬＫにクロック生成部５１に代わるクロック生成部２２
の出力を接続し、ＵＡＲＴ５３のクロック端子ＣＬＫに
マイクロプロセッサ２１のクロック出力ＣＫＯを接続
し、クロック生成部２２の制御入力にはマイクロプロセ
ッサ２１のＳＴＢＹ端子を接続し、マイクロプロセッサ
２１のＳＴＡＸ端子に直列伝送路の受信データを与えた
点にある。

【００１７】クロック生成部２２では、従属接続された
バッファゲート２４とトライステートのバッファゲート
２５とからなる能動回路に、水晶振動子２６およびコン
デンサ２７₁、２７₂を付加してコルピッツ型の発振回
路が形成され、バッファゲート２５の制御入力にはマイ
クロプロセッサ２１のＳＴＢＹ端子が接続される。

【００１８】なお、ＵＡＲＴ５３の受信入力ＤＰには上
述した受信データがプルアップ付きの入力バッファ２３
を介して与えられ、マイクロプロセッサ２１、ＵＡＲＴ
５３および入力バッファ２３は一体化されてＡＳＩＣ
（Application Specific Inte-grated Circuit)を構成
する。

【００１９】また、本実施例と図１に示すブロック図と
の対応関係については、マイクロプロセッサ２１は処理
手段１１、通知手段１５および伝送監視手段１７に対応
し、ＵＡＲＴ５３および入力バッファ２３はインタフェ
ース手段１３に対応し、クロック生成部２２（バッファ
ゲート２４）は制御手段１９に対応する。

【００２０】図３は、本実施例の動作フローチャートで
ある。図４は、本実施例の動作タイミングチャートであ
る。以下、図２〜図４を参照して本実施例の動作を説明
する。

【００２１】マイクロプロセッサ２１は、電源が投入さ
れてリセットされると内部のハードウエアが自動的にＳ
ＴＢＹ端子からアクティブ(ロー)レベルのクロック制御
信号を出力し、予め与えられ初期設定の処理を実行可能
な状態となる。クロック生成部２２では、バッファゲー
ト２５は、このようなクロック制御信号に応じてトライ
ステート状態から脱却して上述した発振回路を形成し、
水晶振動子２６の共振周波数で決められる周波数のクロ
ックを出力する。マイクロプロセッサ２１は、このよう
なクロックを取り込み、クロック出力ＣＫＯからそのク
ロックに同期したクロックを出力する。ＵＡＲＴ５３は
このようなクロックに同期して動作する。

【００２２】このようにクロック生成部２２がクロック
を生成すると、マイクロプロセッサ２１は、上述した初
期設定の処理を行い（図３）、予め決められた手順に
したがって当座行うべき処理を順次行う（図３）。マ
イクロプロセッサ２１は、このような処理の過程で送信
すべきデータが生成されたり与えられると、従来例と同
様の手順にしたがってＵＡＲＴ５３を制御してそのデー
タを直列伝送路に送信する。

【００２３】しかし、マイクロプロセッサ２１は、この
ような処理を全て終了すると上述したＳＴＢＹ端子に対
応させて内部に設けられた制御レジスタに所定の制御語
を書き込むことにより、その端子から非アクティブ（ハ
イ）レベルのクロック制御信号を出力する（図３）。
クロック生成部２２では、バッファゲート２４はこのよ
うなクロック制御信号に応じてトライステート状態とな
るので、マイクロプロセッサ２１に対するクロックの供
給が停止し、マイクロプロセッサ２１を介してＵＡＲＴ
５３に供給されるクロックの供給も停止する。すなわ
ち、このようにマイクロプロセッサ２１が何ら処理を行
わないスタンバイモードの状態では、そのマイクロプロ
セッサおよびＵＡＲＴ５３の動作が停止する（図４
）。

【００２４】また、マイクロプロセッサ２１は、直列伝
送路から受信データが与えられる場合には、その受信デ
ータの先頭に付加されたローレベルのスタートビット
（図４）をＳＴＡＸ端子を介して取り込み、そのスタ
ートビットに応じて上述した制御レジスタに設定された
制御語をハードウエアによって書き換えることにより、
ＳＴＢＹ端子からアクティブ（ロー）レベルのクロック
制御信号を出力する（図４）。

【００２５】クロック生成部２２は、このようなクロッ
ク制御信号に応じて上述した初期設定の場合と同様にし
てクロックを生成する。マイクロプロセッサ２１は、こ
のようなクロックに応じてクロック出力ＣＫＯからＵＡ
ＲＴ５３に対するクロックの供給を再開し（図４）、
かつ上述したスタンバイモードからスリープモードに遷
移して割り込み信号を待ち受ける（図３、図４）。

【００２６】一方、ＵＡＲＴ５３は、直列伝送路から与
えられる受信データを逐次取り込んで並列変換し、さら
に、そのデータの末尾に付加された正規のパリティビッ
トとストップビットを検出すると、マイクロプロセッサ
２１に割り込み信号を送出する（図４）。

【００２７】マイクロプロセッサ２１は、このような割
り込み信号に対応した割り込み処理を起動し、従来例と
同様にＵＡＲＴ５３のステータスレジスタ５８の内容を
読み取って割り込み要因を分析してその分析結果に対応
した処理を行う。マイクロプロセッサ２１は、このよう
な割り込み要因が直列伝送路からの正規の受信完了であ
る場合には、受信データをデータレジスタ５９から読み
取ってソフトウエア上のデータバッファに登録し(図３
)、その旨を示す受信フラグをセットしてデータ処理
プロセスを起動する(図３)。マイクロプロセッサ２１
は、このようにして起動されたデータ処理プロセスの処
理が完結すると、再び制御レジスタに所定の制御語を書
き込むことによりクロック制御信号の論理値を非アクテ
ィブ(ハイ)レベルに設定する。このような状態では、ク
ロック生成部２２はクロックの供給を停止するので、マ
イクロプロセッサ２１は再びスタンバイモードとなり、
かつＵＡＲＴ５３はマイクロプロセッサ２１を介して供
給されるクロックが途絶えるので動作を停止する。

【００２８】このように本発明によれば、マイクロプロ
セッサ２１およびＵＡＲＴ５３は、そのプロセッサが行
うべき処理が全くない状態にクロックの供給が絶たれる
ので動作を停止し（図４）、従来例ではこのような状
態においても消費されていた無駄な電力が節減される。

【００２９】なお、本実施例では、ＳＴＡＸ端子とＳＴ
ＢＹ端子とを有するマイクロプロセッサ２１が伝送路監
視手段１７を兼ねているが、本発明は、このようなマイ
クロプロセッサに限定されず、クロックの供給が停止し
た時点における内部回路の状態がそのクロックの供給の
再開まで確実に保持され、かつその再開に応じた動作の
開始に先行してクロックの波形、位相その他の検定を行
うために発振安定待ち時間を必要としないならば、どの
ようなマイクロプロセッサを用いてもよい。

【００３０】また、本実施例では、マイクロプロセッサ
２１が制御レジスタを介してクロック制御信号を非アク
ティブレベルに設定した時点におけるクロックの位相は
一定となり、さらに、その制御信号がアクティブレベル
に設定された時点においては、クロック生成部２２はバ
ッファゲート２４を介して新たに発振動作を開始するの
クロックの位相が一定となるが、本発明では、このよう
なクロックの断続制御の方式に限定されず、例えば、マ
イクロプロセッサ２１およびＵＡＲＴ５３がクロックの
断続に伴う位相跳躍を吸収できる場合には連続発振によ
り生成されたクロックを単に断続してもよく、さらに、
上述した位相跳躍が許容されない場合には連続発振によ
り生成されたクロックをシーケンシャル回路を介して位
相跳躍を回避してもよい。

【００３１】さらに、本実施例では、ＵＡＲＴ５３のク
ロックはマイクロプロセッサ２１を介して与えられてい
るが、本発明は、このような方法に限定されず、ＵＡＲ
Ｔ５３の正常動作が保証されるならば、例えば、クロッ
ク生成部２２の出力から直接クロックを与えたり、クロ
ック生成部２２の出力から位相調整や断続に伴うタイミ
ング補償を行う回路を介して与える方法を採用してもよ
い。

【００３２】また、本実施例では、マイクロプロセッサ
２１が内蔵の制御レジスタを介してクロック制御信号を
非アクティブレベルに設定しているが、本発明は、この
ような方法に限定されず、マイクロプロセッサ２１のア
ーキテクチャおよび実装されたソフトウエアの構成に基
づいて、例えば、出力ポートを介して直接出力したり、
停止命令を実行することによりマイクロプロセッサの停
止状態を外部に通知するステータス信号を利用してもよ
い。

【００３３】さらに、本実施例では、直列伝送路を介し
て行われる非同期伝送に対応してその伝送路の状態の変
化点を検出するために、スタート信号の立ち下がりに応
答するマイクロプロセッサ２１のＳＴＡＸ端子およびＳ
ＴＢＹ端子を利用したが、本発明では、このような方法
に限定されず、例えば、ＵＡＲＴ５３がＨＤＬＣその他
の同期伝送に適応する場合には、その伝送路の状態につ
いてＵＡＲＴ５３の内部回路が検出するアボートその他
の変化点やその変化点を通知する割り込み信号を用いる
こともできる。

【００３４】また、本実施例では、マイクロプロセッサ
２１およびＵＡＲＴ５３は全二重の直列伝送路の送受信
動作にかかわる制御を並行して行っているが、本発明
は、このような構成に限定されず、例えば、送信動作に
かかわるハードウエアやソフトウエアから分離して構成
されたシリアルインタフェース回路についても同様に適
用可能である。

【００３５】さらに、本実施例では、クロック生成部２
２を除く構成要素が一体化されてＡＳＩＣを構成する
が、本発明は、このようなＡＳＩＣを構成するか否かに
かかわらず適用可能である。

【００３６】

【発明の効果】以上説明したように本発明では、インタ
フェース手段を介して接続された伝送路の通信制御につ
いて処理手段が当座行うべき処理がある状態でのみその
処理手段に対するクロックの供給が行われる。

【００３７】すなわち、伝送路の状態の如何にかかわら
ず処理手段に対して連続してクロックが供給されていた
従来例に比べて、その伝送路について確実な受信動作を
保証しつつ消費電力の節減がはかられる。

【００３８】したがって、本発明を適用した電子機器で
は、性能を維持しつつランニングコストの低減がはから
れる。

【図面の簡単な説明】

【図１】本発明の原理ブロック図である。

【図２】本発明の一実施例を示す図である。

【図３】本実施例の動作フローチャートである。

【図４】本実施例の動作タイミングチャートである。

【図５】従来のシリアルインタフェース回路の構成例を
示す図である。

【符号の説明】

１１処理手段１３インタフェース手段１５通知手段１７伝送路監視手段１９制御手段２１，５２マイクロプロセッサ２２クロック生成部２３入力バッファ２４，２５バッファゲート２６水晶振動子２７コンデンサ５１クロック生成部５３シリアルデータトランスミッタ・レシーバ（ＵＡ
ＲＴ）５４抵抗器５５ボーレートクロック生成部５６送受信部５７分周比レジスタ５８ステータスレジスタ５９データレジスタ６０割り込み制御レジスタ

Claims

【特許請求の範囲】

【請求項１】クロックに同期して直列伝送方式の伝送
路にかかわる通信制御を行う処理手段（１１）と、前記処理手段（１１）が行う通信制御の下で前記伝送路
から受信される情報を取り込むインタフェース手段（１
３）とを備えたシリアルインタフェース回路において、前記処理手段（１１）には、前記通信制御について当座行うべき処理を終了したとき
にその旨を示す通知を発する通知手段（１５）を備え、前記伝送路の状態を監視してその状態の変化点を検出す
る伝送路監視手段（１７）と、前記通知手段（１５）が発した通知に応じて前記クロッ
クの供給を停止し、前記伝送路監視手段（１７）によっ
て検出された変化点に応じてそのクロックの供給を再開
する制御手段（１９）と備えたことを特徴とするシリア
ルインタフェース回路。