JP2002157137A - 通信機能を備えたプログラム更新システム - Google Patents
通信機能を備えたプログラム更新システムInfo
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- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
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- G06F11/0706—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment
- G06F11/0721—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment within a central processing unit [CPU]
- G06F11/0724—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment within a central processing unit [CPU] in a multiprocessor or a multi-core unit
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- Multi Processors (AREA)
Abstract
(57)【要約】
【課題】 本発明は、更新すべきプログラムに障害が発
生しても、プログラム転送を確実に実行することができ
る通信機能を備えたプログラム更新システムを提供す
る。 【解決手段】 本発明による通信機能を備えたプログラ
ム更新システムは、所定のプログラムを参照して動作す
る第１プロセッサ（１）と、プログラムの更新を通信回
線を介して実行し且つ、第１プロセッサ（１）の障害を
検出した場合にプログラムの更新制御を実行する第２プ
ロセッサ（２）を備える。
生しても、プログラム転送を確実に実行することができ
る通信機能を備えたプログラム更新システムを提供す
る。 【解決手段】 本発明による通信機能を備えたプログラ
ム更新システムは、所定のプログラムを参照して動作す
る第１プロセッサ（１）と、プログラムの更新を通信回
線を介して実行し且つ、第１プロセッサ（１）の障害を
検出した場合にプログラムの更新制御を実行する第２プ
ロセッサ（２）を備える。
Description
【０００１】
【発明の属する技術分野】本発明は、通信機能を使用し
てプログラムの更新を実行することができる通信機能を
備えたプログラム更新システムに関する。
てプログラムの更新を実行することができる通信機能を
備えたプログラム更新システムに関する。
【０００２】
【従来の技術】プロセッサ（CPU）が参照するプログラ
ム（例えばファームウェア）は、仕様に変更があった場
合もしくはバク対策を目的として更新される。例えば、
プロセッサが搭載された通信装置が、屋外に設置される
屋外装置と屋内に設置される屋内装置からなる場合、屋
外装置に搭載されたプロセッサが参照するファームウェ
アの更新には、屋内装置と屋外装置の間の通信を実行す
る通信機能が使用される。このような通信装置における
ファームウェアの更新は、屋内装置側に新たなファーム
ウェアが用意される。屋内装置側に用意された新たなフ
ァームウェアは、屋内装置から屋外装置に向けて転送さ
れる。屋外装置に受信された新たなファームウェアは、
プロセッサに参照されるフラッシュROM等の記憶媒体に
格納される。新たなファームウェアの転送及び格納が完
了すると、通信装置の再起動が実行される。この再起動
の実行により、通信装置、即ち屋外装置のプロセッサ
は、新たなファームウェアを参照して動作する。
ム（例えばファームウェア）は、仕様に変更があった場
合もしくはバク対策を目的として更新される。例えば、
プロセッサが搭載された通信装置が、屋外に設置される
屋外装置と屋内に設置される屋内装置からなる場合、屋
外装置に搭載されたプロセッサが参照するファームウェ
アの更新には、屋内装置と屋外装置の間の通信を実行す
る通信機能が使用される。このような通信装置における
ファームウェアの更新は、屋内装置側に新たなファーム
ウェアが用意される。屋内装置側に用意された新たなフ
ァームウェアは、屋内装置から屋外装置に向けて転送さ
れる。屋外装置に受信された新たなファームウェアは、
プロセッサに参照されるフラッシュROM等の記憶媒体に
格納される。新たなファームウェアの転送及び格納が完
了すると、通信装置の再起動が実行される。この再起動
の実行により、通信装置、即ち屋外装置のプロセッサ
は、新たなファームウェアを参照して動作する。
【０００３】通信機能を使用してファームウェアを更新
する技術に係る発明が、例えば特開平９−２５８９７６
号公報に開示されている。この公報に開示された発明
は、ファームウェアを格納する記憶媒体として、２つの
フラッシュROMが使用される。プロセッサは、一方のフ
ラッシュROMに格納されたファームウェアを参照して、
通信機能を使用して受信した新たなファームウェアを他
方のフラッシュROMに格納する。プロセッサは、新たな
ファームウェアの格納が完了すると、他方のフラッシュ
ROMを参照する設定を実行して、そして再起動する。以
後、プロセッサは、他方のフラッシュROMを参照して動
作する。
する技術に係る発明が、例えば特開平９−２５８９７６
号公報に開示されている。この公報に開示された発明
は、ファームウェアを格納する記憶媒体として、２つの
フラッシュROMが使用される。プロセッサは、一方のフ
ラッシュROMに格納されたファームウェアを参照して、
通信機能を使用して受信した新たなファームウェアを他
方のフラッシュROMに格納する。プロセッサは、新たな
ファームウェアの格納が完了すると、他方のフラッシュ
ROMを参照する設定を実行して、そして再起動する。以
後、プロセッサは、他方のフラッシュROMを参照して動
作する。
【０００４】
【発明が解決しようとする課題】従来の例では、受信
（ダウンロード）した新たなファームウェアに、通信回
線にも影響を与えるような致命的なバグがあった場合、
ダウンロード後、致命的バグ入りファームウェアが立ち
上がった時点で２度とダウンロードできなくなってしま
う恐れがあった。またこのようなケースは、誤ったプロ
グラムを送った場合や、ファームウェアが何も書き込ま
れていない場合でも起こり得る。また、特開平９−２５
８９７６号公報の図５のようなメインＣＰＵとローカル
ＣＰＵの２ＣＰＵ構成を取る場合は、メインＣＰＵのフ
ァームウェアを書き換えることができなく、結果として
通信コマンド等を変更することができない。なお、この
ような場合、メインＣＰＵのファームウェアが屋外装置
側に設けられている場合、ファームウェアを更新するた
めに屋外装置を取り外さなければならない事態が発生す
る。
（ダウンロード）した新たなファームウェアに、通信回
線にも影響を与えるような致命的なバグがあった場合、
ダウンロード後、致命的バグ入りファームウェアが立ち
上がった時点で２度とダウンロードできなくなってしま
う恐れがあった。またこのようなケースは、誤ったプロ
グラムを送った場合や、ファームウェアが何も書き込ま
れていない場合でも起こり得る。また、特開平９−２５
８９７６号公報の図５のようなメインＣＰＵとローカル
ＣＰＵの２ＣＰＵ構成を取る場合は、メインＣＰＵのフ
ァームウェアを書き換えることができなく、結果として
通信コマンド等を変更することができない。なお、この
ような場合、メインＣＰＵのファームウェアが屋外装置
側に設けられている場合、ファームウェアを更新するた
めに屋外装置を取り外さなければならない事態が発生す
る。
【０００５】本発明は、更新すべきファームウェア等の
プログラムに障害が発生しても、そのプログラム転送を
確実に実行することができる通信機能を備えたプログラ
ム更新システムを提供する。
プログラムに障害が発生しても、そのプログラム転送を
確実に実行することができる通信機能を備えたプログラ
ム更新システムを提供する。
【０００６】
【課題を解決するための手段】上述の課題を解決するた
めの手段が、下記のように表現される。その表現中に現
れる技術的事項には、括弧（）付きで、番号、記号等が
添記されている。その番号、記号等は、本発明の実施の
複数の形態又は複数の実施例のうちの少なくとも１つの
実施の形態又は複数の実施例を構成する技術的事項、特
に、その実施の形態又は実施例に対応する図面に表現さ
れている技術的事項に付せられている参照番号、参照記
号等に一致している。このような参照番号、参照記号
は、請求項記載の技術的事項と実施の形態又は実施例の
技術的事項との対応・橋渡しを明確にしている。このよ
うな対応・橋渡しは、請求項記載の技術的事項が実施の
形態又は実施例の技術的事項に限定されて解釈されるこ
とを意味しない。
めの手段が、下記のように表現される。その表現中に現
れる技術的事項には、括弧（）付きで、番号、記号等が
添記されている。その番号、記号等は、本発明の実施の
複数の形態又は複数の実施例のうちの少なくとも１つの
実施の形態又は複数の実施例を構成する技術的事項、特
に、その実施の形態又は実施例に対応する図面に表現さ
れている技術的事項に付せられている参照番号、参照記
号等に一致している。このような参照番号、参照記号
は、請求項記載の技術的事項と実施の形態又は実施例の
技術的事項との対応・橋渡しを明確にしている。このよ
うな対応・橋渡しは、請求項記載の技術的事項が実施の
形態又は実施例の技術的事項に限定されて解釈されるこ
とを意味しない。
【０００７】本発明による通信機能を備えたプログラム
更新システムは、所定のプログラムを参照して動作する
第１プロセッサ（１）と、プログラムの更新を通信回線
を介して実行し且つ、第１プロセッサ（１）の障害を検
出した場合にプログラムの更新制御を実行する第２プロ
セッサ（２）を備える。
更新システムは、所定のプログラムを参照して動作する
第１プロセッサ（１）と、プログラムの更新を通信回線
を介して実行し且つ、第１プロセッサ（１）の障害を検
出した場合にプログラムの更新制御を実行する第２プロ
セッサ（２）を備える。
【０００８】本発明による更なる通信機能を備えたプロ
グラム更新システムは、第２プロセッサ（２）が、第１
プロセッサ（１）に向けて所定の周期でリセット信号
（Ｐｒ）を送出し且つ、リセット信号（Ｐｒ）に応じた
第１プロセッサ（１）からの応答パルス（Ｐａ）の送出
を監視し、第２プロセッサ（２）は更に、応答パルス
（Ｐａ）を所定期間中（Ｔ２，Ｔ３，Ｔ４，Ｔ５又はＴ
２，Ｔ４，Ｔ５，Ｔ７に相当）に検出できないとき、第
１プロセッサ（１）に向けて強制リセット信号（Ｌａ：
Ｌｏｗ）を送出する通信機能を備えたプログラム更新シ
ステム。
グラム更新システムは、第２プロセッサ（２）が、第１
プロセッサ（１）に向けて所定の周期でリセット信号
（Ｐｒ）を送出し且つ、リセット信号（Ｐｒ）に応じた
第１プロセッサ（１）からの応答パルス（Ｐａ）の送出
を監視し、第２プロセッサ（２）は更に、応答パルス
（Ｐａ）を所定期間中（Ｔ２，Ｔ３，Ｔ４，Ｔ５又はＴ
２，Ｔ４，Ｔ５，Ｔ７に相当）に検出できないとき、第
１プロセッサ（１）に向けて強制リセット信号（Ｌａ：
Ｌｏｗ）を送出する通信機能を備えたプログラム更新シ
ステム。
【０００９】本発明による更なる通信機能を備えたプロ
グラム更新システムは、第２プロセッサ（２）を起動す
る起動パルス（Ｐ１）を生成する起動パルス生成回路
（３）を備え、第２プロセッサ（２）は、起動パルス
（Ｐ１）に応じてリセット信号（Ｐｒ）の送出を開始す
る。
グラム更新システムは、第２プロセッサ（２）を起動す
る起動パルス（Ｐ１）を生成する起動パルス生成回路
（３）を備え、第２プロセッサ（２）は、起動パルス
（Ｐ１）に応じてリセット信号（Ｐｒ）の送出を開始す
る。
【００１０】本発明による更なる通信機能を備えたプロ
グラム更新システムは、第２プロセッサ（２）を起動す
る起動パルス（Ｐ１に相当）を生成し且つ、起動パルス
に応じた第２プロセッサ（２）からの起動応答パルス
（Ｐｒに相当）の送出を監視する起動監視回路（１３）
を備え、起動監視回路（１３）は、起動応答パルスを所
定期間中に検出できないとき、第２プロセッサ（２）に
向けて強制リセット信号を送出する。
グラム更新システムは、第２プロセッサ（２）を起動す
る起動パルス（Ｐ１に相当）を生成し且つ、起動パルス
に応じた第２プロセッサ（２）からの起動応答パルス
（Ｐｒに相当）の送出を監視する起動監視回路（１３）
を備え、起動監視回路（１３）は、起動応答パルスを所
定期間中に検出できないとき、第２プロセッサ（２）に
向けて強制リセット信号を送出する。
【００１１】本発明による更なる通信機能を備えたプロ
グラム更新システムは、第２プロセッサ（２）が、更新
制御の為に受け入れたプログラムを一時格納するバッフ
ァ（１４ａ）を持ち、第２プロセッサ（２）は、バッフ
ァ（１４ａ）へのプログラムの格納完了後に、バッファ
（１４ａ）から第１プロセッサ（１）にプログラムを転
送する。
グラム更新システムは、第２プロセッサ（２）が、更新
制御の為に受け入れたプログラムを一時格納するバッフ
ァ（１４ａ）を持ち、第２プロセッサ（２）は、バッフ
ァ（１４ａ）へのプログラムの格納完了後に、バッファ
（１４ａ）から第１プロセッサ（１）にプログラムを転
送する。
【００１２】本発明による通信機能を備えたプログラム
更新方法は、書き換え可能なプログラムを参照して第１
プロセッサ（１）が動作し、第１プロセッサ（１）が、
第２プロセッサ（２）から出力されるリセット信号（Ｐ
ｒ）に応じて第２プロセッサに向けて応答パルス（Ｐ
ａ）を送出し、第２プロセッサ（２）は、応答パルス
（Ｐａ）を所定期間中に検出できないとき第１プロセッ
サ（１）に強制リセット信号を送出して第１プロセッサ
（１）の動作を停止する。
更新方法は、書き換え可能なプログラムを参照して第１
プロセッサ（１）が動作し、第１プロセッサ（１）が、
第２プロセッサ（２）から出力されるリセット信号（Ｐ
ｒ）に応じて第２プロセッサに向けて応答パルス（Ｐ
ａ）を送出し、第２プロセッサ（２）は、応答パルス
（Ｐａ）を所定期間中に検出できないとき第１プロセッ
サ（１）に強制リセット信号を送出して第１プロセッサ
（１）の動作を停止する。
【００１３】本発明による更なる通信機能を使用したプ
ログラム更新方法は、第２プロセッサ（２）が、第１プ
ロセッサ（１）の停止中、通信回線を介して受け入れた
新たなプログラムを第１プロセッサ（１）に転送する。
ログラム更新方法は、第２プロセッサ（２）が、第１プ
ロセッサ（１）の停止中、通信回線を介して受け入れた
新たなプログラムを第１プロセッサ（１）に転送する。
【００１４】本発明による更なる通信媒体を使用したプ
ログラム更新方法は、第２プロセッサ（２）が、第２プ
ロセッサ（２）の起動及び停止を制御する起動制御回路
（１３）に、所定の周期で起動応答パルス（Ｐｒに相
当）を送出し、起動制御回路（１３）は、起動応答パル
ス（Ｐｒに相当）を所定の期間中（Ｔ２，Ｔ３，Ｔ４，
Ｔ５又はＴ２，Ｔ４，Ｔ５，Ｔ７に相当）に検出できな
い場合、第２プロセッサ（２）の停止制御を実行する。
ログラム更新方法は、第２プロセッサ（２）が、第２プ
ロセッサ（２）の起動及び停止を制御する起動制御回路
（１３）に、所定の周期で起動応答パルス（Ｐｒに相
当）を送出し、起動制御回路（１３）は、起動応答パル
ス（Ｐｒに相当）を所定の期間中（Ｔ２，Ｔ３，Ｔ４，
Ｔ５又はＴ２，Ｔ４，Ｔ５，Ｔ７に相当）に検出できな
い場合、第２プロセッサ（２）の停止制御を実行する。
【００１５】
【発明の実施の形態】図１は、本発明に係る屋外装置の
概念図である。図に示された屋外装置100は、信号処理
部６と、アンテナ１２を備える。信号処理部６は、高周
波部７と、プロセッサ回路８と、マルチプレクサ９と、
変調器１０と、検波器１１を備える。
概念図である。図に示された屋外装置100は、信号処理
部６と、アンテナ１２を備える。信号処理部６は、高周
波部７と、プロセッサ回路８と、マルチプレクサ９と、
変調器１０と、検波器１１を備える。
【００１６】この信号処理部６は、通信ケーブルＬｃを
介して、図示されない屋内装置に接続される。
介して、図示されない屋内装置に接続される。
【００１７】高周波部７は、無線信号の増幅及び周波数
変換を制御する。プロセッサ回路８は、アラームの監
視、ゲイン制御、そして周波数設定等を制御する。マル
チプレクサ９は、無線信号とデータの多重化を制御す
る。変調器１０は、通信ケーブルＬｃに向けて送出され
る変調波を生成する。検波器１１は、通信ケーブルＬｃ
から入力される変調波の復調を制御する。
変換を制御する。プロセッサ回路８は、アラームの監
視、ゲイン制御、そして周波数設定等を制御する。マル
チプレクサ９は、無線信号とデータの多重化を制御す
る。変調器１０は、通信ケーブルＬｃに向けて送出され
る変調波を生成する。検波器１１は、通信ケーブルＬｃ
から入力される変調波の復調を制御する。
【００１８】プロセッサ回路８は、第１プロセッサ（Ｃ
ＰＵ２）１と、転送プロセッサ（ＣＰＵ１）２と、パワ
ーオンリセット回路３と、ゲート回路４と、通信バッフ
ァ５を備える。第１プロセッサ１は、フラッシュROM１
ａを備える。第１プロセッサ１と転送プロセッサ２の間
には、ラインＬ１〜Ｌ３及びＡ，ＢラインＬａ，Ｌｂが
設置される。通信バッファ５には、変調器１０及び検波
器１１が接続される。
ＰＵ２）１と、転送プロセッサ（ＣＰＵ１）２と、パワ
ーオンリセット回路３と、ゲート回路４と、通信バッフ
ァ５を備える。第１プロセッサ１は、フラッシュROM１
ａを備える。第１プロセッサ１と転送プロセッサ２の間
には、ラインＬ１〜Ｌ３及びＡ，ＢラインＬａ，Ｌｂが
設置される。通信バッファ５には、変調器１０及び検波
器１１が接続される。
【００１９】転送プロセッサ２は、第１プロセッサ１が
参照するプログラムの転送制御を実行する。第１プロセ
ッサ１は、フラッシュROM１ａに格納されたプログラム
を参照して、信号処理部６の動作制御を実行する。
参照するプログラムの転送制御を実行する。第１プロセ
ッサ１は、フラッシュROM１ａに格納されたプログラム
を参照して、信号処理部６の動作制御を実行する。
【００２０】ラインＬ１〜Ｌ３は、フラッシュROM１ａ
へのプログラム格納に使用される信号線である。Ａライ
ンＬａは、第２プロセッサ２から第１プロセッサ１に対
するリセット信号の転送に使用される。ＢラインＬｂ
は、第１プロセッサ１から第２プロセッサ２に対する応
答パルスの転送に使用される。
へのプログラム格納に使用される信号線である。Ａライ
ンＬａは、第２プロセッサ２から第１プロセッサ１に対
するリセット信号の転送に使用される。ＢラインＬｂ
は、第１プロセッサ１から第２プロセッサ２に対する応
答パルスの転送に使用される。
【００２１】第２プロセッサ２及び第１プロセッサ１
は、図示しない非同期シリアルインタフェース(UART)が
内蔵され、それぞれ送受信用に２本のライン（TXD,RX
D）が設けられている。これらのラインは、ゲート４を
介して及び直接通信バッファ５に接続される。
は、図示しない非同期シリアルインタフェース(UART)が
内蔵され、それぞれ送受信用に２本のライン（TXD,RX
D）が設けられている。これらのラインは、ゲート４を
介して及び直接通信バッファ５に接続される。
【００２２】第２プロセッサ２は、パワーオンリセット
回路３が起動すると、パワーオンリセット回路３から出
力されるパワーオンリセットパルスに応じてパワーオン
リセットされ、そして起動する。第２プロセッサ２は、
起動後、リセット信号を送出して、第１プロセッサ１を
起動する。第１プロセッサ１及び第２プロセッサ２は、
起動後、受信ライン（ＲＸＤ）の監視を実行する。受信
ラインに信号処理部６の制御コマンド、例えば監視制御
コマンドが送出された場合、第１プロセッサ１に受け付
けられる。受信ラインにプログラム転送の指示コマンド
が送出された場合、第２プロセッサ２に受け付けられ、
そしてプログラム転送処理が起動する。なお、第２プロ
セッサ２側の送信ライン（ＴＸＤ）は、通常、Highレベ
ルに固定され、第１プロセッサ１側の送信ラインの内容
が変調器１０に送出される。一方、プログラム転送の指
示が発生した場合、第１プロセッサ１側の送信ラインが
Highレベルに固定され、そして第２プロセッサ２側の送
信ラインの内容が変調器１０に送出される。このため、
各プロセッサから送信される送信データは、干渉するこ
となく、ゲート回路４を介して変調器１０に送信され
る。
回路３が起動すると、パワーオンリセット回路３から出
力されるパワーオンリセットパルスに応じてパワーオン
リセットされ、そして起動する。第２プロセッサ２は、
起動後、リセット信号を送出して、第１プロセッサ１を
起動する。第１プロセッサ１及び第２プロセッサ２は、
起動後、受信ライン（ＲＸＤ）の監視を実行する。受信
ラインに信号処理部６の制御コマンド、例えば監視制御
コマンドが送出された場合、第１プロセッサ１に受け付
けられる。受信ラインにプログラム転送の指示コマンド
が送出された場合、第２プロセッサ２に受け付けられ、
そしてプログラム転送処理が起動する。なお、第２プロ
セッサ２側の送信ライン（ＴＸＤ）は、通常、Highレベ
ルに固定され、第１プロセッサ１側の送信ラインの内容
が変調器１０に送出される。一方、プログラム転送の指
示が発生した場合、第１プロセッサ１側の送信ラインが
Highレベルに固定され、そして第２プロセッサ２側の送
信ラインの内容が変調器１０に送出される。このため、
各プロセッサから送信される送信データは、干渉するこ
となく、ゲート回路４を介して変調器１０に送信され
る。
【００２３】以上の構成のプロセッサ回路８の動作を図
２〜図６を参照して説明する。図２は、本発明に係る第
１タイミングチャートである。第２プロセッサ２は、パ
ワーオンリセット回路３が起動すると、パワーオンリセ
ット回路３からパワーオンリセットパルスＰ１を受け入
れる。第２プロセッサ２は、パワーオンリセットパルス
Ｐ１に応答して、ＡラインＬａにリセット信号Ｐｒ１を
送出する。第１プロセッサ１は、リセット信号Ｐｒ１を
受け付けると起動する。以後、第１プロセッサ１は、フ
ラッシュROM１ａの内容を参照して信号処理部６の動作
制御を実行する。一方、第２プロセッサ２は、プログラ
ム更新の指示を待機する。
２〜図６を参照して説明する。図２は、本発明に係る第
１タイミングチャートである。第２プロセッサ２は、パ
ワーオンリセット回路３が起動すると、パワーオンリセ
ット回路３からパワーオンリセットパルスＰ１を受け入
れる。第２プロセッサ２は、パワーオンリセットパルス
Ｐ１に応答して、ＡラインＬａにリセット信号Ｐｒ１を
送出する。第１プロセッサ１は、リセット信号Ｐｒ１を
受け付けると起動する。以後、第１プロセッサ１は、フ
ラッシュROM１ａの内容を参照して信号処理部６の動作
制御を実行する。一方、第２プロセッサ２は、プログラ
ム更新の指示を待機する。
【００２４】尚、第１プロセッサ１は、起動後、例えば
100msの周期で、ＢラインＬｂにローレベルの応答パル
ス（Ｐａ）を送出する。この応答パルスは、第２プロセ
ッサ２による第１プロセッサ１の状態判定に使用され
る。
100msの周期で、ＢラインＬｂにローレベルの応答パル
ス（Ｐａ）を送出する。この応答パルスは、第２プロセ
ッサ２による第１プロセッサ１の状態判定に使用され
る。
【００２５】図３は、本発明に係る第１タイミングチャ
ートである。第２プロセッサ２は、パワーオンリセット
パルスを受け入れ、更にリセット信号を送出及び待機期
間（監視禁止期間）Ｔ１の経過を待つ。その後第２プロ
セッサ２は、応答パルスの送出を監視期間（Ｔ２，Ｔ
３，Ｔ４，．．．）に応じて監視する。第１プロセッサ
１は、正常に動作する場合、第２プロセッサ２に向け
て、例えば100msの周期、即ち監視期間に対するタイミ
ングで、応答パルスＰａ１，Ｐａ２，Ｐａ３，．．．を
第２プロセッサ２に向けて送出する。第２プロセッサ２
は、監視期間中、応答パルスを検出することにより、第
１プロセッサ１の正常動作状態を検出することが出来
る。第２プロセッサ２は、第１プロセッサ１の正常動作
状態が検出されている間、ＡラインＬａのレベルをHigh
レベルに維持し、第１プロセッサ１の動作を許容する。
なお、待機期間Ｔ１は、例えばリセット信号に応じて定
常動作状態に移行する迄の時間を考慮して設定される。
ートである。第２プロセッサ２は、パワーオンリセット
パルスを受け入れ、更にリセット信号を送出及び待機期
間（監視禁止期間）Ｔ１の経過を待つ。その後第２プロ
セッサ２は、応答パルスの送出を監視期間（Ｔ２，Ｔ
３，Ｔ４，．．．）に応じて監視する。第１プロセッサ
１は、正常に動作する場合、第２プロセッサ２に向け
て、例えば100msの周期、即ち監視期間に対するタイミ
ングで、応答パルスＰａ１，Ｐａ２，Ｐａ３，．．．を
第２プロセッサ２に向けて送出する。第２プロセッサ２
は、監視期間中、応答パルスを検出することにより、第
１プロセッサ１の正常動作状態を検出することが出来
る。第２プロセッサ２は、第１プロセッサ１の正常動作
状態が検出されている間、ＡラインＬａのレベルをHigh
レベルに維持し、第１プロセッサ１の動作を許容する。
なお、待機期間Ｔ１は、例えばリセット信号に応じて定
常動作状態に移行する迄の時間を考慮して設定される。
【００２６】次に、第１プロセッサ１に異常が発生した
場合について、図４を参照して説明する。図４は、本発
明に係る第３タイミングチャートである。第１プロセッ
サ１のフラッシュROM１ａにバグを含む誤ったプログラ
ム（HEXデータ）が格納される事態が想定される。この
ような場合、第１プロセッサ１は、動作が不安定になり
応答パルスを所定のタイミングで生成することができな
くなる。
場合について、図４を参照して説明する。図４は、本発
明に係る第３タイミングチャートである。第１プロセッ
サ１のフラッシュROM１ａにバグを含む誤ったプログラ
ム（HEXデータ）が格納される事態が想定される。この
ような場合、第１プロセッサ１は、動作が不安定になり
応答パルスを所定のタイミングで生成することができな
くなる。
【００２７】図４に示すように、第２プロセッサ２は、
監視期間中に応答パルスを検出できない場合、Ａライン
Ｌａにリセット信号を再び送出する。このリセット信号
に基づくリセットにより、第１プロセッサ１は、再び起
動されるが、ＢラインＬｂにLowレベルのパルス（応答
パルス）を送出することができない。第２プロセッサ２
は、監視期間中に再び応答パルスを検出できない場合、
更にリセット信号を送出する。このような動作が例えば
５回繰り返されると、即ち５回目の監視期間が経過する
と、第２プロセッサ２は、第１プロセッサ１に設けられ
たファームウェアが正常でないと判断し、そして第１プ
ロセッサ１を強制的にリセットする。
監視期間中に応答パルスを検出できない場合、Ａライン
Ｌａにリセット信号を再び送出する。このリセット信号
に基づくリセットにより、第１プロセッサ１は、再び起
動されるが、ＢラインＬｂにLowレベルのパルス（応答
パルス）を送出することができない。第２プロセッサ２
は、監視期間中に再び応答パルスを検出できない場合、
更にリセット信号を送出する。このような動作が例えば
５回繰り返されると、即ち５回目の監視期間が経過する
と、第２プロセッサ２は、第１プロセッサ１に設けられ
たファームウェアが正常でないと判断し、そして第１プ
ロセッサ１を強制的にリセットする。
【００２８】図４に係る以上の処理を具体的に説明する
と、パワーオンリセットパルスに応じて起動後、第１プ
ロセッサ１に向けてパワーオンリセットパルス（起動パ
ルス）Ｐ１を送出する。第２プロセッサ２は、監視期間
中（図３）、第１プロセッサ１から送出される応答パル
ス（Ｐａ）を検出できないと、監視期間が終了する度
に、リセット信号Ｐｒ１，Ｐｒ２，．．．をＡラインＬ
ａに送出する。第２プロセッサ２は、例えば第５リセッ
ト信号Ｐｒ５に対応する監視期間が経過するまでに、第
１プロセッサ１から送出されるべき応答パルスを検出で
きない場合、第１プロセッサ１が異常動作状態にあるも
の判断してＡラインＬａをローレベル状態に設定する。
ＡラインＬａがローレベル状態に維持されると、第１プ
ロセッサ１は、動作を停止する強制リセットに設定され
る。このローレベル状態の設定は、強制リセット信号の
送出を意味する。
と、パワーオンリセットパルスに応じて起動後、第１プ
ロセッサ１に向けてパワーオンリセットパルス（起動パ
ルス）Ｐ１を送出する。第２プロセッサ２は、監視期間
中（図３）、第１プロセッサ１から送出される応答パル
ス（Ｐａ）を検出できないと、監視期間が終了する度
に、リセット信号Ｐｒ１，Ｐｒ２，．．．をＡラインＬ
ａに送出する。第２プロセッサ２は、例えば第５リセッ
ト信号Ｐｒ５に対応する監視期間が経過するまでに、第
１プロセッサ１から送出されるべき応答パルスを検出で
きない場合、第１プロセッサ１が異常動作状態にあるも
の判断してＡラインＬａをローレベル状態に設定する。
ＡラインＬａがローレベル状態に維持されると、第１プ
ロセッサ１は、動作を停止する強制リセットに設定され
る。このローレベル状態の設定は、強制リセット信号の
送出を意味する。
【００２９】図５は、本発明に係る第４タイミングチャ
ートである。第１プロセッサ（ＣＰＵ２）１は、異常が
発生した場合、第２プロセッサ（ＣＰＵ１）２からＡラ
インＬａに向けて送出されたリセット信号（Ｐｒ）を受
け入れても、ＢラインＬｂに送出されるべき応答パルス
（Ｐａ）を生成できない。図中、破線で示されるよう
に、ＢラインＬｂに応答パルス（Ｐａ）が送出されるタ
イミングは、監視期間に対応する。第２プロセッサ２
が、例えば異常動作判定を５つ分のリセット信号Ｐｒに
応じて実行する場合、５回目の監視期間Ｔ６経過後、Ａ
ラインＬａがローレベルに設定され続ける。第１プロセ
ッサ１は、ＡラインＬａがローレベルに設定される続け
ると、動作を停止する。
ートである。第１プロセッサ（ＣＰＵ２）１は、異常が
発生した場合、第２プロセッサ（ＣＰＵ１）２からＡラ
インＬａに向けて送出されたリセット信号（Ｐｒ）を受
け入れても、ＢラインＬｂに送出されるべき応答パルス
（Ｐａ）を生成できない。図中、破線で示されるよう
に、ＢラインＬｂに応答パルス（Ｐａ）が送出されるタ
イミングは、監視期間に対応する。第２プロセッサ２
が、例えば異常動作判定を５つ分のリセット信号Ｐｒに
応じて実行する場合、５回目の監視期間Ｔ６経過後、Ａ
ラインＬａがローレベルに設定され続ける。第１プロセ
ッサ１は、ＡラインＬａがローレベルに設定される続け
ると、動作を停止する。
【００３０】以上の処理において、リセット信号（Ｐ
ｒ）は、第１プロセッサ１に対して、動作クロック（ウ
ォッチドックタイマクロック）と同様の働きをする。
ｒ）は、第１プロセッサ１に対して、動作クロック（ウ
ォッチドックタイマクロック）と同様の働きをする。
【００３１】なお、第２プロセッサ２から送出される５
つ分のリセット信号（Ｐｒ）を参照して第１プロセッサ
１の異常判定を行う処理は、ノイズ等の影響により第１
プロセッサ１の異常を誤判定する事態を回避するためで
あり、その数は５つに特に限定されない。
つ分のリセット信号（Ｐｒ）を参照して第１プロセッサ
１の異常判定を行う処理は、ノイズ等の影響により第１
プロセッサ１の異常を誤判定する事態を回避するためで
あり、その数は５つに特に限定されない。
【００３２】第１プロセッサ１が監視動作制御中、第２
プロセッサ２は、プログラム転送コマンド（ダウンロー
ドコマンド）が送られて来るまで応答パルス（Ｐａ）送
出の監視を実行し、その他は何も実行しない。第１プロ
セッサ１は、起動後、100ms毎にＢラインＬｂにLowレベ
ルの応答パルス（Ｐａ）を送出する。第２プロセッサ２
は、ポートの状態に基づいて応答パルス（Ｐａ）の送出
を監視し、応答パルスを検出できた場合、ＡラインＬａ
をHigh状態に維持し続ける。
プロセッサ２は、プログラム転送コマンド（ダウンロー
ドコマンド）が送られて来るまで応答パルス（Ｐａ）送
出の監視を実行し、その他は何も実行しない。第１プロ
セッサ１は、起動後、100ms毎にＢラインＬｂにLowレベ
ルの応答パルス（Ｐａ）を送出する。第２プロセッサ２
は、ポートの状態に基づいて応答パルス（Ｐａ）の送出
を監視し、応答パルスを検出できた場合、ＡラインＬａ
をHigh状態に維持し続ける。
【００３３】受信用のASYNC信号ライン（図１のRXD）
は、並列接続されており、同一データを第１プロセッサ
１及び第２プロセッサ２で受信する。各プロセッサは、
受信データを監視する。受信データが監視制御コマンド
を表す場合、第１プロセッサ１が動作し、ダウンロード
コマンドの場合、第２プロセッサ２が動作する。送信用
のASYNC信号ライン（図１のTXD）は、ANDゲート４に接
続される。一方のプロセッサのみがデータを送出する場
合、ラインＴＸＤはHighレベルに固定される。第２プロ
セッサ２は、ダウンロードコマンドが送られてきた場合
のみ通信を行うため，通常はHigh状態に設定され、そし
て第１プロセッサ１は、信号衝突の回避及び通信するこ
とができる。ダウンロードコマンドが送られてきた場
合、まず第２プロセッサ２がデータをバッファに格納す
る。この間、第１プロセッサ１は、ASYNCの通信を行わ
ず、第１プロセッサ２のみが通信を行う。
は、並列接続されており、同一データを第１プロセッサ
１及び第２プロセッサ２で受信する。各プロセッサは、
受信データを監視する。受信データが監視制御コマンド
を表す場合、第１プロセッサ１が動作し、ダウンロード
コマンドの場合、第２プロセッサ２が動作する。送信用
のASYNC信号ライン（図１のTXD）は、ANDゲート４に接
続される。一方のプロセッサのみがデータを送出する場
合、ラインＴＸＤはHighレベルに固定される。第２プロ
セッサ２は、ダウンロードコマンドが送られてきた場合
のみ通信を行うため，通常はHigh状態に設定され、そし
て第１プロセッサ１は、信号衝突の回避及び通信するこ
とができる。ダウンロードコマンドが送られてきた場
合、まず第２プロセッサ２がデータをバッファに格納す
る。この間、第１プロセッサ１は、ASYNCの通信を行わ
ず、第１プロセッサ２のみが通信を行う。
【００３４】次に第２プロセッサ２が第１プロセッサ１
をリセット状態でホールドし、３線式フラッシュ書き込
みライン（SI,SO,SCLOC）を用いてフラッシュROMに新た
なファームウェアが書き込まれる。この状態は、例えば
フラッシュROM１ａにプログラムが存在しない場合、即
ちプログラムの更新に失敗したような場合においても、
設定することができる。
をリセット状態でホールドし、３線式フラッシュ書き込
みライン（SI,SO,SCLOC）を用いてフラッシュROMに新た
なファームウェアが書き込まれる。この状態は、例えば
フラッシュROM１ａにプログラムが存在しない場合、即
ちプログラムの更新に失敗したような場合においても、
設定することができる。
【００３５】また異常のあるファームウェアが書き込ま
れたとき、第１プロセッサ１は、起動後、ファームウェ
アが正常でないため、ＢラインＬｂにLowレベルの応答
パルスを送出できない。第２プロセッサ２は、ポートを
介して応答パルスを監視する。第２プロセッサ２は、応
答パルスを検出できない場合、再びＡラインＬａにリセ
ット信号を送出する。このリセット信号により、再び第
１プロセッサ１が起動されるが、ＢラインＬｂに応答パ
ルスを送ることができないため、再度リセット信号が送
出されることになる。このような動作が５回繰り返され
ると、第２プロセッサ２は、第１プロセッサ１のファー
ムウェアが正常でないと判断し、第１プロセッサ１を強
制的にリセットする（図３参照）。このときリセット動
作を５回繰り返すのは、正常なファームウェアが書き込
まれていてもノイズ等でプロセッサが誤動作したときに
強制リセット状態になるのを回避するためである。正常
なファームウェアが書き込まれている状態で、プロセッ
サが誤動作した場合、１回のリセットで復帰し、そして
正常動作に戻る。この場合、第２プロセッサ２は、いわ
ゆるウォッチドッグタイマと同様な動作をする。第１プ
ロセッサ１が強制リセットされることにより、第１プロ
セッサ1に接続されている送信用のＡＳＹＮＣライン
（ＴＸＤ）がHighレベルに設定されるため、第２プロセ
ッサ１は、正常に通信できることとなる。従って、異常
のあるファームウェアが書き込まれたときでも、再度正
常なファームウェアをダウンロードすることができる。
このことは、初期状態でフラッシュROMが空の場合も同
様である。フラッシュROMが空の場合、プロセッサが起
動されると、ファームウェアが暴走し、通信ラインに影
響を及ぼすことがあるが、第１プロセッサ１が強制的に
リセットされることにより、ダウンロード可能な状態が
設定される。
れたとき、第１プロセッサ１は、起動後、ファームウェ
アが正常でないため、ＢラインＬｂにLowレベルの応答
パルスを送出できない。第２プロセッサ２は、ポートを
介して応答パルスを監視する。第２プロセッサ２は、応
答パルスを検出できない場合、再びＡラインＬａにリセ
ット信号を送出する。このリセット信号により、再び第
１プロセッサ１が起動されるが、ＢラインＬｂに応答パ
ルスを送ることができないため、再度リセット信号が送
出されることになる。このような動作が５回繰り返され
ると、第２プロセッサ２は、第１プロセッサ１のファー
ムウェアが正常でないと判断し、第１プロセッサ１を強
制的にリセットする（図３参照）。このときリセット動
作を５回繰り返すのは、正常なファームウェアが書き込
まれていてもノイズ等でプロセッサが誤動作したときに
強制リセット状態になるのを回避するためである。正常
なファームウェアが書き込まれている状態で、プロセッ
サが誤動作した場合、１回のリセットで復帰し、そして
正常動作に戻る。この場合、第２プロセッサ２は、いわ
ゆるウォッチドッグタイマと同様な動作をする。第１プ
ロセッサ１が強制リセットされることにより、第１プロ
セッサ1に接続されている送信用のＡＳＹＮＣライン
（ＴＸＤ）がHighレベルに設定されるため、第２プロセ
ッサ１は、正常に通信できることとなる。従って、異常
のあるファームウェアが書き込まれたときでも、再度正
常なファームウェアをダウンロードすることができる。
このことは、初期状態でフラッシュROMが空の場合も同
様である。フラッシュROMが空の場合、プロセッサが起
動されると、ファームウェアが暴走し、通信ラインに影
響を及ぼすことがあるが、第１プロセッサ１が強制的に
リセットされることにより、ダウンロード可能な状態が
設定される。
【００３６】次に図６を参照して、第２プロセッサ２の
制御により実行されるプログラム更新処理の動作を説明
する。図６は、本発明に係るプログラム更新処理のタイ
ミングチャートである。第２プロセッサ２は、通信バッ
ファ５のゲートを介して新たなプログラムを受信する場
合、通信バッファ５のゲートを介してプログラム転送の
指示を出す。この指示を受け付けたプログラム供給源
は、送信すべきプログラムの準備、即ちバッファリング
を実行し、準備が完了すると、送信指示を第２プロセッ
サ２に通知する。この間、第２プロセッサ２は、Ａライ
ンＬａのレベルを基準レベル（ロ−レベル）に維持す
る。
制御により実行されるプログラム更新処理の動作を説明
する。図６は、本発明に係るプログラム更新処理のタイ
ミングチャートである。第２プロセッサ２は、通信バッ
ファ５のゲートを介して新たなプログラムを受信する場
合、通信バッファ５のゲートを介してプログラム転送の
指示を出す。この指示を受け付けたプログラム供給源
は、送信すべきプログラムの準備、即ちバッファリング
を実行し、準備が完了すると、送信指示を第２プロセッ
サ２に通知する。この間、第２プロセッサ２は、Ａライ
ンＬａのレベルを基準レベル（ロ−レベル）に維持す
る。
【００３７】送信指示を受け付けた第２プロセッサ２
は、ＡラインＬａのレベルをLowレベルに設定し、第１
プロセッサ１にフラッシュROM１ａへの書き込みを通知
する。更に第２プロセッサ２は、プログラム供給源に向
けてプログラム送信を指示する。第２プロセッサ２は、
プログラムを受信すると、ラインＬ１〜Ｌ３を介してプ
ログラムを第１プロセッサ１に転送する。第１プロセッ
サ１は、転送されたプログラムをフラッシュROM１ａに
書き込む。
は、ＡラインＬａのレベルをLowレベルに設定し、第１
プロセッサ１にフラッシュROM１ａへの書き込みを通知
する。更に第２プロセッサ２は、プログラム供給源に向
けてプログラム送信を指示する。第２プロセッサ２は、
プログラムを受信すると、ラインＬ１〜Ｌ３を介してプ
ログラムを第１プロセッサ１に転送する。第１プロセッ
サ１は、転送されたプログラムをフラッシュROM１ａに
書き込む。
【００３８】第２プロセッサ２は、プログラムの書き込
みが完了すると、ＡラインＬａのレベルを基準レベルに
設定する。第１プロセッサ１は、このＡラインＬａのレ
ベル変化を検出すると、フラッシュROM１ａ上の新たな
プログラムを参照した動作準備を実行し、第２プロセッ
サ２に生成されるリセット信号の送出を監視する。その
後は、図３を参照して説明した周期で動作する。
みが完了すると、ＡラインＬａのレベルを基準レベルに
設定する。第１プロセッサ１は、このＡラインＬａのレ
ベル変化を検出すると、フラッシュROM１ａ上の新たな
プログラムを参照した動作準備を実行し、第２プロセッ
サ２に生成されるリセット信号の送出を監視する。その
後は、図３を参照して説明した周期で動作する。
【００３９】次に、本発明に係る変形例について図７〜
図９を参照して説明する。図７は、本発明に係る第１変
形例の概念図である。図７に示されたプロセッサ回路８
には、図１に示されたプロセッサ回路のパワーオンリセ
ット回路３の代わりにウォッチドッグタイマ１３が設け
られている。ウォッチドッグタイマ１３は、第２プロセ
ッサ２に起動パルスを送出する。第２プロセッサ２は、
ウォッチドッグタイマ１３に、ウォッチドッグパルスを
送出する。ウォッチドッグタイマ１３では、ウォッチド
ッグパルスを検出できる場合、タイムアウトが発生しな
い。このため、第２プロセッサ２のリセット端子のレベ
ルがハイレベルに維持され、そしてその動作が許容され
る。ウォッチドッグタイマ１３は、ウォッチドッグパル
スを検出できない場合、第２プロセッサ２の障害発生と
判断し、強制リセット信号、例えば第２プロセッサ２の
リセット端子のレベルをローレベルに設定する。この設
定により、第２プロセッサ２は動作を停止する。第２プ
ロセッサ２が動作を停止すると、ＡラインＬａのレベル
もローレベルに設定される。即ち第１プロセッサ１に
は、強制リセット信号が送出される。
図９を参照して説明する。図７は、本発明に係る第１変
形例の概念図である。図７に示されたプロセッサ回路８
には、図１に示されたプロセッサ回路のパワーオンリセ
ット回路３の代わりにウォッチドッグタイマ１３が設け
られている。ウォッチドッグタイマ１３は、第２プロセ
ッサ２に起動パルスを送出する。第２プロセッサ２は、
ウォッチドッグタイマ１３に、ウォッチドッグパルスを
送出する。ウォッチドッグタイマ１３では、ウォッチド
ッグパルスを検出できる場合、タイムアウトが発生しな
い。このため、第２プロセッサ２のリセット端子のレベ
ルがハイレベルに維持され、そしてその動作が許容され
る。ウォッチドッグタイマ１３は、ウォッチドッグパル
スを検出できない場合、第２プロセッサ２の障害発生と
判断し、強制リセット信号、例えば第２プロセッサ２の
リセット端子のレベルをローレベルに設定する。この設
定により、第２プロセッサ２は動作を停止する。第２プ
ロセッサ２が動作を停止すると、ＡラインＬａのレベル
もローレベルに設定される。即ち第１プロセッサ１に
は、強制リセット信号が送出される。
【００４０】以上の構成は、第１プロセッサ１の障害監
視に加えて、第２プロセッサ２の障害監視、即ち障害発
生に伴なう動作停止を実現することができる。
視に加えて、第２プロセッサ２の障害監視、即ち障害発
生に伴なう動作停止を実現することができる。
【００４１】図８は、本発明に係る第２変形例の概念図
である。図８に示されたプロセッサ回路８は、図７に示
されたプロセッサ回路と比べると、第２プロセッサ１４
にバッファ１４ａが設けられた点が相違する。このバッ
ファ１４ａは、EEPROM等から構成され、プログラム供給
源から送信されるプログラムを一時記憶することができ
る。第２プロセッサ１４は、受信したプログラムを、受
信と同時にラインＬ１〜Ｌ３に送出することなく、一
旦、その全体をバッファ１４ａに格納する。第２プロセ
ッサ１４は、バッファ１４ａへの格納が成功した後、フ
ラッシュROM１ａへプログラムを書き込むためのプログ
ラム転送を実行する。
である。図８に示されたプロセッサ回路８は、図７に示
されたプロセッサ回路と比べると、第２プロセッサ１４
にバッファ１４ａが設けられた点が相違する。このバッ
ファ１４ａは、EEPROM等から構成され、プログラム供給
源から送信されるプログラムを一時記憶することができ
る。第２プロセッサ１４は、受信したプログラムを、受
信と同時にラインＬ１〜Ｌ３に送出することなく、一
旦、その全体をバッファ１４ａに格納する。第２プロセ
ッサ１４は、バッファ１４ａへの格納が成功した後、フ
ラッシュROM１ａへプログラムを書き込むためのプログ
ラム転送を実行する。
【００４２】このような２段階の転送手順を実行するこ
とにより、例えばフラッシュROM１ａへのプログラム転
送を失敗した場合、再びプログラム供給源、第２プロセ
ッサ１４、そして第１プロセッサ１の全てが関与するプ
ログラム転送処理を回避することができる。即ち、フラ
ッシュROM１ａへの書き込みを失敗した場合、バッファ
１４ａにバッファリングされたプログラムを参照して、
第１プロセッサ１と第２プロセッサ１４の間でのみプロ
グラム転送処理を実行すればよい。
とにより、例えばフラッシュROM１ａへのプログラム転
送を失敗した場合、再びプログラム供給源、第２プロセ
ッサ１４、そして第１プロセッサ１の全てが関与するプ
ログラム転送処理を回避することができる。即ち、フラ
ッシュROM１ａへの書き込みを失敗した場合、バッファ
１４ａにバッファリングされたプログラムを参照して、
第１プロセッサ１と第２プロセッサ１４の間でのみプロ
グラム転送処理を実行すればよい。
【００４３】次に図９は、本発明に係る第３変形例の動
作説明図である。上述の構成では、一定周期で発生する
リセット信号に応じた応答パルスの有無により障害が検
出された。第３変形例は、応答パルスが所定パターンの
周期で発生される。例えばダウロードプロセッサ２は、
図３において説明したタイミングでリセット信号Ｐｒ
１，Ｐｒ２，Ｐｒ３，．．．を送出する。一方、第１プ
ロセッサ１は、第１、３、４、６リセット信号Ｐｒ１，
Ｐｒ３，Ｐｒ４，Ｐｒ６，．．．のタイミングに応答し
て、第１〜４応答パターンパルスＰｐ（Ｐｐ１〜Ｐｐ
４）を生成する。このため、第２プロセッサ２は、監視
期間Ｔ２，Ｔ４，Ｔ５，Ｔ７に対応する第１〜４応答パ
ターンパルスＰｐ（Ｐｐ１〜Ｐｐ４）の発生を監視す
る。即ち第１プロセッサ１が正常動作中、リセット信号
は"１１１１・・・"の内容で発生し、応答パルスは"１
０１１０１・・・"の内容で発生する。このように応答
パルスに発生パターンを設定することにより、ノイズ等
の影響による異常動作及び正常動作を誤検出する事態を
回避することができる。また、応答パルス出力は、タイ
マ処理で実行されるために正常に送出されるが、送出パ
ターンを作り出すためにはタイミング算出処理が必要に
なるため、演算処理に係るその他の動作部分にバグが存
在するような場合に有効である。
作説明図である。上述の構成では、一定周期で発生する
リセット信号に応じた応答パルスの有無により障害が検
出された。第３変形例は、応答パルスが所定パターンの
周期で発生される。例えばダウロードプロセッサ２は、
図３において説明したタイミングでリセット信号Ｐｒ
１，Ｐｒ２，Ｐｒ３，．．．を送出する。一方、第１プ
ロセッサ１は、第１、３、４、６リセット信号Ｐｒ１，
Ｐｒ３，Ｐｒ４，Ｐｒ６，．．．のタイミングに応答し
て、第１〜４応答パターンパルスＰｐ（Ｐｐ１〜Ｐｐ
４）を生成する。このため、第２プロセッサ２は、監視
期間Ｔ２，Ｔ４，Ｔ５，Ｔ７に対応する第１〜４応答パ
ターンパルスＰｐ（Ｐｐ１〜Ｐｐ４）の発生を監視す
る。即ち第１プロセッサ１が正常動作中、リセット信号
は"１１１１・・・"の内容で発生し、応答パルスは"１
０１１０１・・・"の内容で発生する。このように応答
パルスに発生パターンを設定することにより、ノイズ等
の影響による異常動作及び正常動作を誤検出する事態を
回避することができる。また、応答パルス出力は、タイ
マ処理で実行されるために正常に送出されるが、送出パ
ターンを作り出すためにはタイミング算出処理が必要に
なるため、演算処理に係るその他の動作部分にバグが存
在するような場合に有効である。
【００４４】
【発明の効果】本発明による通信機能を備えたプログラ
ム更新システムは、プログラムの更新を制御する第２プ
ロセッサと、その他の処理を実行し且つファームウェア
の更新対象となる第１プロセッサを設け、第２プロセッ
サの働きかけに対して第１プロセッサが所定期間中に正
常な応答できない場合、強制的に第１プロセッサの動作
が停止される。このため、第１プロセッサが暴走動作す
ることによる障害を回避することができる。また、第１
プロセッサの動作が停止しても、第２プロセッサの制御
により、ファームウェアの更新処理を実行することがで
きる。
ム更新システムは、プログラムの更新を制御する第２プ
ロセッサと、その他の処理を実行し且つファームウェア
の更新対象となる第１プロセッサを設け、第２プロセッ
サの働きかけに対して第１プロセッサが所定期間中に正
常な応答できない場合、強制的に第１プロセッサの動作
が停止される。このため、第１プロセッサが暴走動作す
ることによる障害を回避することができる。また、第１
プロセッサの動作が停止しても、第２プロセッサの制御
により、ファームウェアの更新処理を実行することがで
きる。
【図１】図は、本発明に係る屋外装置の概念図である。
【図２】図は、本発明に係る第１タイミングチャートで
ある。
ある。
【図３】図は、本発明に係る第２タイミングチャートで
ある。
ある。
【図４】図は、本発明に係る第３タイミングチャートで
ある。
ある。
【図５】図は、本発明に係る第４タイミングチャートで
ある。
ある。
【図６】図は、本発明に係るプログラム更新処理のタイ
ミングチャートである。
ミングチャートである。
【図７】図は、本発明に係る第１変形例の概念図であ
る。
る。
【図８】図は、本発明に係る第２変形例の概念図であ
る。
る。
【図９】図は、本発明に係る第３変形例の動作説明図で
ある。
ある。
１：第１プロセッサ １ａ：フラッシュＲＯＭ ２：第２プロセッサ ３：パワーオンリセット回路 ４：ゲート回路 ５：通信バッファ ６：信号処理部 ７：高周波部 ８：プロセッサ回路 ９：マルチプレクサ １０：変調器 １１：検波器 １２：アンテナ １３：ウォッチドッグタイマ １４：第２プロセッサ １４ａ：EEPROMバッファ 100：屋外装置 Ｌａ：Ａライン Ｌｂ：Ｂライン Ｐ１：パワーオンリセットパルス Ｐｒ（Ｐｒ１〜Ｐｒ５）：リセット信号 Ｐａ（Ｐａ１〜Ｐａ５）：応答パルス Ｐｐ（Ｐｐ１〜Ｐｐ４）：応答パターンパルス Ｔ１：監視禁止期間 Ｔ２〜Ｔ７：監視期間
Claims (8)
- 【請求項１】 所定のプログラムを参照して動作する第
１プロセッサと、 前記プログラムの更新を通信回線を介して実行し且つ、
前記第１プロセッサの障害を検出した場合に前記プログ
ラムの更新制御を実行する第２プロセッサを備える通信
機能を備えたプログラム更新システム。 - 【請求項２】 請求項１に記載の通信機能を備えたプロ
グラム更新システムにおいて、 前記第２プロセッサは、前記第１プロセッサに向けて所
定の周期でリセット信号を送出し且つ、前記リセット信
号に応じた前記第１プロセッサからの応答パルスの送出
を監視し、 前記第２プロセッサは更に、前記応答パルスを所定期間
中に検出できないとき、前記第１プロセッサに向けて強
制リセット信号を送出する通信機能を備えたプログラム
更新システム。 - 【請求項３】 請求項１又は２に記載の通信機能を備え
たプログラム更新システムにおいて、 前記第２プロセッサを起動する起動パルスを生成する起
動パルス生成回路を備え、 前記第２プロセッサは、前記起動パルスに応じて前記リ
セット信号の送出を開始する通信機能を備えたプログラ
ム更新システム。 - 【請求項４】 請求項１又は２に記載の通信機能を備え
たプログラム更新システムにおいて、 前記第２プロセッサを起動する起動パルスを生成し且
つ、前記起動パルスに応じた前記第２プロセッサからの
起動応答パルスの送出を監視する起動監視回路を備え、 前記起動監視回路は、前記起動応答パルスを所定期間中
に検出できないとき、前記第２プロセッサに向けて強制
リセット信号を送出する通信機能を備えたプログラム更
新システム。 - 【請求項５】 請求項１乃至４の何れか一項に記載の通
信機能を備えたプログラム更新システムにおいて、 前記第２プロセッサは、前記更新制御の為に受け入れた
前記プログラムを一時格納するバッファを持ち、 前記第２プロセッサは、前記バッファへの前記プログラ
ムの格納完了後に、前記バッファから前記第１プロセッ
サに前記プログラムを転送する通信機能を備えたプログ
ラム更新システム。 - 【請求項６】 書き換え可能なプログラムを参照して第
１プロセッサが動作し、 前記第１プロセッサは、第２プロセッサから出力される
リセット信号に応じて第２プロセッサに向けて応答パル
スを送出し、 前記第２プロセッサは、前記応答パルスを所定期間中に
検出できないとき前記第１プロセッサに強制リセット信
号を送出して前記第１プロセッサの動作を停止する通信
機能を使用したプログラム更新方法。 - 【請求項７】 請求項６に記載の通信機能を使用したプ
ログラム更新方法において、 前記第２プロセッサは、前記第１プロセッサが停止中、
通信回線を介して受け入れた新たな前記プログラムを前
記第１プロセッサに転送する通信機能を使用したプログ
ラム更新方法。 - 【請求項８】 請求項６又は７に記載の通信媒体を使用
したプログラム更新方法において、 前記第２プロセッサは、前記第２プロセッサの起動及び
停止を制御する起動制御回路に、所定の周期で起動応答
パルスを送出し、 前記起動制御回路は、前記起動応答パルスを所定の期間
中に検出できない場合、前記第２プロセッサの停止制御
を実行する通信機能を使用したプログラム更新方法。
Priority Applications (2)
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|---|---|---|---|
| JP2000352816A JP2002157137A (ja) | 2000-11-20 | 2000-11-20 | 通信機能を備えたプログラム更新システム |
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|---|---|---|---|
| JP2000352816A JP2002157137A (ja) | 2000-11-20 | 2000-11-20 | 通信機能を備えたプログラム更新システム |
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|---|---|---|---|
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|---|---|
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| JP (1) | JP2002157137A (ja) |
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