JP2006099215A - ダウンロード基板を装着可能なコンピュータ装置 - Google Patents

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Abstract

【課題】 迅速しかも簡単に制御プログラムをダウンロードすることができるダウンロード基板を装着可能なコンピュー装置を提供すること。
【解決手段】 ダウンロード基板１２がソケット２３に接続されたときに特定論理レベルの接続信号を出力する接続信号発生部と、前記接続信号発生部から出力される接続信号に応じて前記ＣＰＵから出力されるブートするセクタＣＳ０領域を指定する信号と、セクタＣＳ１領域を指定する信号を前記接続信号の状態に応じて切換える切換え回路６１と、前記ＣＰＵは前記接続信号発生部から出力される接続信号を検知して前記ソケットにダウンロード基板が接続されていることを検出すると、前記切換え回路から切換えられて出力されるセクタ領域ＣＳ０を指定する信号により指定された第２フラッシュＲＯＭ２４に記憶されている制御プログラムをＣＰＵ２１のメインメモリのＣＳ０領域に読み出して実行し、第２フラッシュＲＯＭ２４に記憶されている制御プログラムを第１フラッシュＲＯＭ２２のＣＳ１領域にダウンロードする制御手段とを有する。
【選択図】 図１

Description

本発明は、ダウンロード基板を装着可能なコンピュータ装置に関する。
例えば、画像形成装置には制御プログラムが格納されているフラッシュＲＯＭがターゲットボード上に実装されている。そして、フラッシュＲＯＭに格納されている制御プログラムはＣＰＵメモリに呼び出されて実行される。
フラッシュＲＯＭに格納されている制御プログラムはバージョンアップする必要が発生する場合がある。
このような場合には、一般的にシリアル通信によりＣＰＵメモリにダウンロードされる。
しかし、シリアル通信によりダウンロードでは、通信速度が遅く、転送エラーが発生してダウンロードが失敗するという問題点がある。
ここで、変更する制御プログラムをＩＣカードに記憶されているプログラムからダウンロードしている画像形成装置が知られている（特許文献１参照）。
この画像形成装置においては、特定スイッチがオンで、ＩＣカードの接続が検知された場合に、ＩＣカード上に格納されている格納されているプログラムをダウンロードしている。
特開２０００−１０５７０３
本発明の目的は、迅速しかも簡単に制御プログラムをダウンロードすることができるダウンロード基板を装着可能なコンピュータ装置を提供することにある。
本発明は、制御プログラムを記憶する第１フラッシュＲＯＭと、制御プログラムを実行するＣＰＵと、制御プログラムを記憶する第２フラッシュＲＯＭを実装したダウンロード基板を脱着可能なソケットがシステムボード上に実装されているコンピュータ装置において、前記ダウンロード基板が前記ソケットに接続されたときに特定論理レベルの接続信号を出力する接続信号発生部と、前記接続信号発生部から出力される接続信号に応じて前記ＣＰＵから出力されるブートするセクタＣＳ０領域を指定する信号と、セクタＣＳ１領域を指定する信号を前記接続信号の状態に応じて切換える切換え回路と、
前記ＣＰＵは前記接続信号発生部から出力される接続信号を検知して前記ソケットにダウンロード基板が接続されていることを検出すると、前記切換え回路から切換えられて出力されるセクタ領域ＣＳ０を指定する信号により指定された第２フラッシュＲＯＭに記憶されている制御プログラムをＣＰＵのメインメモリのＣＳ０領域に読み出して実行し、前記第２フラッシュＲＯＭに記憶されている制御プログラムを前記第１フラッシュＲＯＭのＣＳ１領域にダウンロードする制御手段とを具備したことを特徴とする
本発明によれば、ダウンロード基板が接続されたことが検出されると、ダウンロード基板に実装されているフラッシュＲＯＭに記憶されているＩＰＬも含めた制御プログラムをダウンロードするようにしたので、迅速しかも簡単に制御プログラムをダウンロードすることができる。
以下、図面を参照して本発明の一実施の形態について説明する。図１は１１はターゲットシステム基板、１２はこのターゲットシステム基板１１に装着可能なダウンロード基板である。
ターゲットシステム基板１１上にはＣＰＵ（中央処理装置）２１、各種制御プログラムが格納されている第１フラッシュＲＯＭ（リード・オンリ・メモリ）２２が実装されている。
このＣＰＵ２１には図４のフローチャートの制御を行う制御プログラムが搭載されている。
さらに、このターゲットシステム基板１１上には、ダウンロード基板１２を脱着可能とされるソケット２３が実装されている。このダウンロード基板１２上には例えば、改訂版の制御プログラム（ＩＰＬも含む）が格納されている第２フラッシュＲＯＭ２４が実装されている。
このＣＰＵ２１には電源スイッチ２５の操作信号が入力されている。
ＣＰＵ２１からライン３１を介してフラッシュＲＯＭ２２にリセット信号（−RESET）が出力されると共に、ライン３２を介してソケット２３のリセット端子３３に接続される。
さらに、ＣＰＵ２１からアドレスバス３４を介して第１フラッシュＲＯＭ２２にアドレス信号が出力されると共に、アドレスバス３５を介してソケット２３のアドレス端子３６に接続される。
さらに、ＣＰＵ２１からデータライン３７を介して第１フラッシュＲＯＭ２２にデータ信号が出力されると共に、データライン３８を介してソケット２３のデータ端子３９に接続される。
さらに、ＣＰＵ２１からライン４０を介して第１フラッシュＲＯＭ２２にライト信号（−WR）が出力されると共に、ライン４１を介してソケット２３のライト端子４２に接続される。
さらに、ＣＰＵ２１からライン４３を介して第１フラッシュＲＯＭ２２にリード信号（−RD）が出力されると共に、ライン４４を介してソケット２３のリード端子４５に接続される。
さらに、ＣＰＵ２１のチップセレクト端子（−CS0）はゲートＧ１を介して第１フラッシュＲＯＭ２２に接続されると共に、ゲートＧ２を介してソケット２３のチップセレクト端子４６に接続される。
さらに、ＣＰＵ２１のチップセレクト端子（−CS1）はゲートＧ３を介して第１フラッシュＲＯＭ２２に接続されると共に、ゲートＧ４を介してソケット２３のチップセレクト端子４６に接続される。
ここで、ダウンロード基板１２のCONNECT端子（特定信号発生部）は、ダウンロード基板１２がソケット２３に装着されると接地される。このとき、接地レベルとしてＬレベル信号が出力される。ダウンロード基板１２がソケット２３に装着されていないとCONNECT信号としてＨレベル信号を出力する。
このCONNECT端子はＣＰＵ２１のコネクト端子ＣＴに接続されると共に、インバータ５１を介してゲートＧ１にゲート信号として出力さると共に、ゲートＧ３にゲート信号として出力されると共に、ゲートＧ２にゲート信号として出力される。
さらに、インバータ５１の出力はゲートＧ４にゲート信号として出力される。
各ゲートＧ１〜Ｇ４はゲート信号としてＬレベル信号が入力されるとゲートを開ける。
なお、インバータ５１に入力側、ゲートＧ２及びＧ３のゲートはプルアップ抵抗ｒを介して電源Ｖccに接続される。
ここで、電源Ｖcc、プルアップ抵抗r、ゲートＧ１〜Ｇ４、インバータ５１により切換え回路６１が構成される。
ダウンロード基板１２がソケット２３に装着されるとCONNECT端子(CONNECT信号)がＬレベルとなる。従って、ゲートＧ２及びＧ３が開けられる。
一方、ダウンロード基板１２が装着されていないと、CONNECT端子(CONNECT信号)はＨレベルとなる。従って、ゲートＧ１及びＧ４が開かれる。
次に、図２を参照してＣＰＵ２１のメインメモリのメモリマップについて説明する。図２に示すように、ＣＰＵ２１のメインメモリはアドレス番地000000から1FFFFFまではブート領域(-CS0)、アドレス番地200000から3FFFFFまでは2番目のセクタ(-CS1)、アドレス番地400000からFFFFFFまでは他の領域で構成されている。
次に、上記のように構成された本発明の一実施の形態の動作について説明する。まず、電源スイッチ２５がオンされると図４に示したフローチャートの処理がＣＰＵ２１で実行される。
まず、ポートの初期化が行われる(ステップＳ1)。次に、CONNECT信号がO(Lレベル)であるかが判定される(ステップＳ２)。前述したように、ダウンロード基板１２がソケット２３に装着されている場合には、CONNECT信号はO(Lレベル)、ダウンロード基板１２がソケット２３に装着されていない場合には、CONNECT信号は1(Ｈレベル)となる。
最初にダウンロード基板１２がソケット２３に装着されていない場合について説明する。この場合には、ステップＳ2の判定で「ＮＯ」と判定されて通常動作が行われる(ステップＳ３)。ダウンロード基板１２がソケット２３に装着されていない場合には、ゲートＧ１及びＧ４が開いているため、ＣＰＵ２１から出力されるチップセレクト信号(-CS0)はゲートＧ１を介して第１フラッシュＲＯＭ２２に出力される。このため、フラッシュＲＯＭ２２に記憶されている制御プログラムがＣＰＵ２１のメインメモリのＣＳ０領域に読み込まれて実行される(図3(Ａ))。
一方、ダウンロード基板１２がソケット２３に装着された場合には、ステップＳ2の判定で「ＮＯ」と判定される。ダウンロード基板１２がソケット２３に装着されている場合には、ゲートＧ２及びＧ３が開いている。ＣＰＵ２１から出力されるチップセレクト信号(-CS0)はゲートＧ２を介してターゲットシステム基板１２に装着された第２フラッシュＲＯＭ２４に出力される。
この場合には、まず、第２フラッシュＲＯＭ２４に格納されている制御プログラムがＣＰＵ２１のメインメモリのＣＳ０領域に読み出されて実行される。この制御プログラムの実行により、第２フラッシュＲＯＭ２４に記憶されている制御プログラムはＣＰＵ２１を経由して第１フラッシュＲＯＭ２２に書き込むダウンロード処理が行われる(ステップＳ４)。
このようにして、ダウンロード基板１２に実装されている第２フラッシュＲＯＭ２４に記憶されている制御プログラムと第１フラッシュＲＯＭ２２に記憶されている制御プログラムを同一のものとすることができる。
次に、電源スイッチ２１がオフするまで待機される。そして、電源スイッチ２１がオフしてからダウンロード基板１２をソケット２３から外す。
その後、再度電源スイッチ２１をオンすると、ＣＰＵ２１はターゲットシステム基板１１に実装されている第１フラッシュＲＯＭ２２に記憶されている制御プログラムがＣＰＵ２１に読み出されて実行される。
なお、本実施の形態は、図5にシステムに適用することができる。つまり、ＭＦＰ本体７１や、このＭＦＰ（Multi Function Peripheral）本体７１に接続されるフィニッシャ７２に搭載されるＣＰＵに図４のフローチャートの処理を行うプログラムを搭載しておいても良い。
さらに、ＣＰＵ２１にダウンロード基板１２に搭載されている第２フラッシュＲＯＭ２４から制御プログラムがダウンロードされたことを表示する表示部を接続するようにしてもよい。
さらに、上記実施の形態では、ダウンロード基板１２がソケット２３に装着されるとCONNECT端子を接地（Ｌレベル）とするようにしたが、基板がソケット２３に装着されてもCONNECT端子を接地（Ｌレベル）しないように構成すれば、基板として拡張ボードをソケット２３に装着することもできる。
本発明の一実施の形態に係るダウンロード基板を装着可能なコンピュータ装置のブロック図。 同実施の形態に係るフラッシュＲＯＭのメモリマップを示す図。 図３（Ａ）はダアンロード基板が接続されていないときのメインメモリのメモリマップを示す図、図３（Ｂ）はダアンロード基板が接続されているときのメインメモリのメモリマップを示す図。 同実施の形態に係るＣＰＵの制御を示すフローチャート。 フィニッシャを有する画像形成装置の側面図。
符号の説明
１１…ターゲットシステム基板、１２…ダウンロード基板、２１…ＣＰＵ、２２…第１フラッシュＲＯＭ、２４…第２フラッシュＲＯＭ、６１…切換え回路。

Claims (3)

  1. 制御プログラムを記憶する第１フラッシュＲＯＭと、制御プログラムを実行するＣＰＵと、制御プログラムを記憶する第２フラッシュＲＯＭを実装したダウンロード基板を脱着可能なソケットがシステムボード上に実装されているコンピュータ装置において、
    前記ダウンロード基板が前記ソケットに接続されたときに特定論理レベルの接続信号を出力する接続信号発生部と、
    前記接続信号発生部から出力される接続信号に応じて前記ＣＰＵから出力されるブートするセクタＣＳ０領域を指定する信号と、セクタＣＳ１領域を指定する信号を前記接続信号の状態に応じて切換える切換え回路と、
    前記ＣＰＵは前記接続信号発生部から出力される接続信号を検知して前記ソケットにダウンロード基板が接続されていることを検出すると、前記切換え回路から切換えられて出力されるセクタ領域ＣＳ０を指定する信号により指定された第２フラッシュＲＯＭに記憶されている制御プログラムをＣＰＵのメインメモリのＣＳ０領域に読み出して実行し、前記第２フラッシュＲＯＭに記憶されている制御プログラムを前記第１フラッシュＲＯＭのＣＳ１領域にダウンロードする制御手段とを具備したことを特徴とするダウンロード基板を装着可能なコンピュータ装置。
  2. 前記ダウンロードが終了すると、その旨は表示部に表示されることを特徴とする請求項１記載のダウンロード基板を装着可能なコンピュータ装置。
  3. 前記システムボードは画像形成装置に実装されるボードであることを特徴とする請求項１記載のダウンロード基板を装着可能なコンピュータ装置。
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