JP2001256061A - 情報記憶装置 - Google Patents
情報記憶装置Info
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- JP2001256061A JP2001256061A JP2000065592A JP2000065592A JP2001256061A JP 2001256061 A JP2001256061 A JP 2001256061A JP 2000065592 A JP2000065592 A JP 2000065592A JP 2000065592 A JP2000065592 A JP 2000065592A JP 2001256061 A JP2001256061 A JP 2001256061A
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Abstract
(57)【要約】
【課題】 プログラム変更に伴う各ルーチンの規模の増
減に柔軟に対応でき、しかも割り込み要因が発生してか
ら割り込み処理が行われるまでの遅延を取り除くことが
できる情報記憶装置を提供する。 【解決手段】 プロセッサのプログラム格納のためのオ
ペレーション用メモリーとして書き換え可能の第１のＲ
ＯＭと固定のブート用の第２のＲＯＭとを備え、上記第
２のＲＯＭから立ち上がり、所定の手続きを踏んだ上で
上記第１のＲＯＭ内のプログラムへとジャンプする情報
記憶装置であって、上記第１および第２のＲＯＭが、そ
れぞれ割り込み処理において所望の割り込み処理ルーチ
ンへジャンプするための割り込みアドレステーブルを有
し、割り込み処理が発生した場合、その割り込み発生要
因に応じて上記プロセッサが生成する選択信号に基づき
参照する割り込みアドレステーブルとして上記第１のＲ
ＯＭあるいは上記第２のＲＯＭのいずれか一方のそれを
選択する構成となっている。
減に柔軟に対応でき、しかも割り込み要因が発生してか
ら割り込み処理が行われるまでの遅延を取り除くことが
できる情報記憶装置を提供する。 【解決手段】 プロセッサのプログラム格納のためのオ
ペレーション用メモリーとして書き換え可能の第１のＲ
ＯＭと固定のブート用の第２のＲＯＭとを備え、上記第
２のＲＯＭから立ち上がり、所定の手続きを踏んだ上で
上記第１のＲＯＭ内のプログラムへとジャンプする情報
記憶装置であって、上記第１および第２のＲＯＭが、そ
れぞれ割り込み処理において所望の割り込み処理ルーチ
ンへジャンプするための割り込みアドレステーブルを有
し、割り込み処理が発生した場合、その割り込み発生要
因に応じて上記プロセッサが生成する選択信号に基づき
参照する割り込みアドレステーブルとして上記第１のＲ
ＯＭあるいは上記第２のＲＯＭのいずれか一方のそれを
選択する構成となっている。
Description
【０００１】
【発明の属する技術分野】本発明は、プロセッサのプロ
グラム格納オペレーション用メモリーとして書き換え可
能の第１のＲＯＭと固定のブート用の第２のＲＯＭとを
備え、リセット時には上記第２のＲＯＭから立ち上が
り、所定の手続きを踏んだ上で上記第１のＲＯＭ内のプ
ログラムへとジャンプする情報記憶装置に関し、特に、
プログラム変更に伴う各ルーチンの規模の増減に柔軟に
対応でき、しかも割り込み要因が発生してから割り込み
処理が行われるまでの遅延を取り除くことができる情報
記憶装置に関する。
グラム格納オペレーション用メモリーとして書き換え可
能の第１のＲＯＭと固定のブート用の第２のＲＯＭとを
備え、リセット時には上記第２のＲＯＭから立ち上が
り、所定の手続きを踏んだ上で上記第１のＲＯＭ内のプ
ログラムへとジャンプする情報記憶装置に関し、特に、
プログラム変更に伴う各ルーチンの規模の増減に柔軟に
対応でき、しかも割り込み要因が発生してから割り込み
処理が行われるまでの遅延を取り除くことができる情報
記憶装置に関する。
【０００２】
【従来の技術】近年、データもしくはプログラム等の情
報記憶用のＲＯＭに書き換え可能なフラッシュＲＯＭを
使用することにより、運用中に情報のダウンロードを行
って記憶された情報のアップデートを行う様な情報記憶
装置が増えている。ここで、通常ＣＰＵ等のプロセッサ
（以下ＣＰＵと表記）のプログラムをアップデート可能
としたシステムの情報記憶装置は立ち上げ時に読み込む
ブート用ＲＯＭと、オペレーション用のプログラムを格
納するオペレーション用ＲＯＭとを有している。図５に
上記ブート用ＲＯＭとオペレーション用ＲＯＭとを持つ
情報記憶装置の構成図を示す。図５に示す様に、この情
報記憶装置は、ＣＰＵ（あるいはＤＳＰ）１に書き換え
不能なブート用ＲＯＭ３および書き換え可能なオペレー
ション用ＲＯＭ５が接続され、ＣＰＵ１およびブート用
ＲＯＭ３およびオペレーション用ＲＯＭ５にチップセレ
クト信号生成器７が接続される構成となっている。オペ
レーション用ＲＯＭは１つあるいは複数でもよいし（図
５では１つ）、１面あるいは２面以上でもよい。この場
合、ＲＯＭが２面もしくはそれ以上あるというのは、実
際に２個もしくはそれ以上のＲＯＭを用いて実現しても
よいし、１個のＲＯＭを２もしくはそれ以上のアドレス
空間に分割して使用しても良いという意味である。この
とき、ＣＰＵ１から見たＲＯＭのアドレス空間を示すと
図６の様になる。ここで、ＲＯＭを２面以上もつ場合
は、図６においてオペレーション用ＲＯＭ領域を外部か
らの信号によって切り替えることになる。ブート用ＲＯ
Ｍの領域には、一般にオペレーション用ＲＯＭ領域への
プログラムの書き込み等のプログラムが格納されてい
る。
報記憶用のＲＯＭに書き換え可能なフラッシュＲＯＭを
使用することにより、運用中に情報のダウンロードを行
って記憶された情報のアップデートを行う様な情報記憶
装置が増えている。ここで、通常ＣＰＵ等のプロセッサ
（以下ＣＰＵと表記）のプログラムをアップデート可能
としたシステムの情報記憶装置は立ち上げ時に読み込む
ブート用ＲＯＭと、オペレーション用のプログラムを格
納するオペレーション用ＲＯＭとを有している。図５に
上記ブート用ＲＯＭとオペレーション用ＲＯＭとを持つ
情報記憶装置の構成図を示す。図５に示す様に、この情
報記憶装置は、ＣＰＵ（あるいはＤＳＰ）１に書き換え
不能なブート用ＲＯＭ３および書き換え可能なオペレー
ション用ＲＯＭ５が接続され、ＣＰＵ１およびブート用
ＲＯＭ３およびオペレーション用ＲＯＭ５にチップセレ
クト信号生成器７が接続される構成となっている。オペ
レーション用ＲＯＭは１つあるいは複数でもよいし（図
５では１つ）、１面あるいは２面以上でもよい。この場
合、ＲＯＭが２面もしくはそれ以上あるというのは、実
際に２個もしくはそれ以上のＲＯＭを用いて実現しても
よいし、１個のＲＯＭを２もしくはそれ以上のアドレス
空間に分割して使用しても良いという意味である。この
とき、ＣＰＵ１から見たＲＯＭのアドレス空間を示すと
図６の様になる。ここで、ＲＯＭを２面以上もつ場合
は、図６においてオペレーション用ＲＯＭ領域を外部か
らの信号によって切り替えることになる。ブート用ＲＯ
Ｍの領域には、一般にオペレーション用ＲＯＭ領域への
プログラムの書き込み等のプログラムが格納されてい
る。
【０００３】ここで、上記ブート用ＲＯＭ領域とオペレ
ーション用ＲＯＭ領域との関係について以下に説明す
る。まず、電源立ち上げ時に、ブート用ＲＯＭが立ち上
げられブート用ＲＯＭにより最初にハードウェアのチェ
ックが行われ、次に、オペレーション用ＲＯＭ領域にプ
ログラムが書き込まれているかどうかチェックし、書き
込まれていればそのままオペレーション用ＲＯＭ領域に
ジャンプし、書き込まれていなければブートＲＯＭ領域
内にとどまり、外部に接続されたモニターあるいは上位
の制御機器等からダウンロードされてくるプログラムを
書き込む。また、オペレーション用ＲＯＭ５のオペレー
ション中にプログラム書き換えの必要が生じた場合、オ
ペレーション用ＲＯＭ５からブート用ＲＯＭ３にジャン
プしてオペレーション用のＲＯＭ５を書き換え、再びオ
ペレーション用ＲＯＭ５に戻る。また、オペレーション
用ＲＯＭ５が２面以上で構成されており、その１面にプ
ログラムをダウンロードする機能を持たせ、オペレーシ
ョン用ＲＯＭ５を現用のものからダウンロードにより書
き換え済みのものに切り替えるために、ブート用ＲＯＭ
３に一度戻り、ブート用ＲＯＭ３がオペレーション用Ｒ
ＯＭ５を切り替えてから、書き換え済みのオペレーショ
ン用ＲＯＭ５にジャンプするため、このオペレーション
用ＲＯＭ５を切り替える機能がブート用ＲＯＭ３に備わ
っている。
ーション用ＲＯＭ領域との関係について以下に説明す
る。まず、電源立ち上げ時に、ブート用ＲＯＭが立ち上
げられブート用ＲＯＭにより最初にハードウェアのチェ
ックが行われ、次に、オペレーション用ＲＯＭ領域にプ
ログラムが書き込まれているかどうかチェックし、書き
込まれていればそのままオペレーション用ＲＯＭ領域に
ジャンプし、書き込まれていなければブートＲＯＭ領域
内にとどまり、外部に接続されたモニターあるいは上位
の制御機器等からダウンロードされてくるプログラムを
書き込む。また、オペレーション用ＲＯＭ５のオペレー
ション中にプログラム書き換えの必要が生じた場合、オ
ペレーション用ＲＯＭ５からブート用ＲＯＭ３にジャン
プしてオペレーション用のＲＯＭ５を書き換え、再びオ
ペレーション用ＲＯＭ５に戻る。また、オペレーション
用ＲＯＭ５が２面以上で構成されており、その１面にプ
ログラムをダウンロードする機能を持たせ、オペレーシ
ョン用ＲＯＭ５を現用のものからダウンロードにより書
き換え済みのものに切り替えるために、ブート用ＲＯＭ
３に一度戻り、ブート用ＲＯＭ３がオペレーション用Ｒ
ＯＭ５を切り替えてから、書き換え済みのオペレーショ
ン用ＲＯＭ５にジャンプするため、このオペレーション
用ＲＯＭ５を切り替える機能がブート用ＲＯＭ３に備わ
っている。
【０００４】従来の情報記憶装置のＣＰＵ１において
は、割り込み処理を行う場合、その割り込み要因が発生
したとき、割り込み要因に応じた所定のアドレスにジャ
ンプし、当該アドレスに対応する記憶領域に書いてある
アドレスを参照して割り込み処理ルーチンにジャンプす
る、といった手順を踏む。そして、割り込み要因が発生
したときにその要因に応じて参照するアドレスは予め決
められており、連続的に割り振られているので、これを
ここでは割り込みアドレス・テーブルと呼ぶことにす
る。例えばこの中には、ＣＰＵ１のリセット時（電源立
ち上げ時も含む）に最初に参照するアドレスも含まれて
いる。すなわちリセット時にはまず最初にそのアドレス
を参照し、当該アドレスに対応する記憶領域に書いてあ
るアドレスにジャンプしてプログラムの実行を開始す
る。一般に、この割り込みアドレス・テーブルは、ブー
ト用ＲＯＭ３内に配置される。上述のような構成によ
り、オペレーション用ＲＯＭ５において割り込み処理を
行わせるためには、以下の２通りの方法が考えられる。
まず、第１の方法として、図７に示すようにブート用Ｒ
ＯＭ３内の割り込みアドレス・テーブルの所定アドレス
Ａに予め固定的にオペレーション用ＲＯＭ領域のあるア
ドレスＢを格納しておき、オペレーション用ＲＯＭ５を
作成するときにそのアドレスＢに、対応する割り込み処
理ルーチン１を配置する方法がある。これによれば、上
記割り込み処理の場合、ブート用ＲＯＭ３内の割り込み
アドレス・テーブルのアドレスＡからオペレーションＲ
ＯＭ５内のアドレスＢへジャンプして割り込み処理ルー
チン１へ至る様になる。
は、割り込み処理を行う場合、その割り込み要因が発生
したとき、割り込み要因に応じた所定のアドレスにジャ
ンプし、当該アドレスに対応する記憶領域に書いてある
アドレスを参照して割り込み処理ルーチンにジャンプす
る、といった手順を踏む。そして、割り込み要因が発生
したときにその要因に応じて参照するアドレスは予め決
められており、連続的に割り振られているので、これを
ここでは割り込みアドレス・テーブルと呼ぶことにす
る。例えばこの中には、ＣＰＵ１のリセット時（電源立
ち上げ時も含む）に最初に参照するアドレスも含まれて
いる。すなわちリセット時にはまず最初にそのアドレス
を参照し、当該アドレスに対応する記憶領域に書いてあ
るアドレスにジャンプしてプログラムの実行を開始す
る。一般に、この割り込みアドレス・テーブルは、ブー
ト用ＲＯＭ３内に配置される。上述のような構成によ
り、オペレーション用ＲＯＭ５において割り込み処理を
行わせるためには、以下の２通りの方法が考えられる。
まず、第１の方法として、図７に示すようにブート用Ｒ
ＯＭ３内の割り込みアドレス・テーブルの所定アドレス
Ａに予め固定的にオペレーション用ＲＯＭ領域のあるア
ドレスＢを格納しておき、オペレーション用ＲＯＭ５を
作成するときにそのアドレスＢに、対応する割り込み処
理ルーチン１を配置する方法がある。これによれば、上
記割り込み処理の場合、ブート用ＲＯＭ３内の割り込み
アドレス・テーブルのアドレスＡからオペレーションＲ
ＯＭ５内のアドレスＢへジャンプして割り込み処理ルー
チン１へ至る様になる。
【０００５】
【発明が解決しようとする課題】しかしながらこの方法
では、オペレーション用ＲＯＭ５に記憶されるメイン・
ルーチン、割り込み処理ルーチンの内容が変更されたと
きに柔軟に対応することが困難であった。すなわち、プ
ログラムの更新によってメイン・ルーチンや割り込み処
理ルーチンの内容が変更されオペレーション用ＲＯＭ５
のアドレス空間が変更され、図７に示したアドレスＢの
記憶領域に別のルーチンが書き込まれると誤動作になっ
てしまうという不具合があった。そのため、プログラム
に変更を加える際には、割り込み処理ルーチンの先頭ア
ドレスがずれないように、プログラム作成をすることに
なり、極めて煩雑な作業が必要となる。そこで第２の方
法として、図８に示すようにブート用ＲＯＭ３内の割り
込みアドレス・テーブルにオペレーション用ＲＯＭ５内
の連続的なアドレス（ジャンプ命令による割り込みアド
レス・テーブル）を格納しておき、そのオペレーション
用ＲＯＭ５内の参照されるアドレスに、割り込み処理ル
ーチンへのジャンプ命令を記述しておく。すなわち、例
えば、ブート用ＲＯＭ３内の割り込みアドレス・テーブ
ルの所定アドレスＡにオペレーションＲＯＭ５内の割り
込みアドレス・テーブルの所定アドレスＡ’を格納し、
上記所定アドレスＡ’に割り込み処理ルーチン１の配置
された所定アドレスＢを格納している。従って、上記割
り込み処理の場合、ブート用ＲＯＭ３内の割り込みアド
レス・テーブルのアドレスＡからオペレーションＲＯＭ
５内の割り込みアドレス・テーブルのアドレスＡ’へジ
ャンプし、さらに上記アドレスＡ’からアドレスＢへジ
ャンプして割り込み処理ルーチン１へ至る様になってい
る。これにより、上述の様なプログラム変更に伴う各ル
ーチンの先頭アドレスにずれが生じたとしてもオペレー
ション用ＲＯＭ５内の割り込みアドレステーブルを同時
に書き換えることによって柔軟に対応できる。しかし一
方で割り込み要因が発生してから割り込み処理が行われ
るまでに２回ジャンプしなければならず遅延が生ずると
いう欠点があった。本発明は、上記事情に鑑みてなされ
たものであって、割り込み要因が発生してから割り込み
処理が行われるまでの遅延を伴うことなくプログラム変
更に伴う各ルーチンの規模の増減に柔軟に対応すること
ができる情報記憶装置を提供することを目的とする。
では、オペレーション用ＲＯＭ５に記憶されるメイン・
ルーチン、割り込み処理ルーチンの内容が変更されたと
きに柔軟に対応することが困難であった。すなわち、プ
ログラムの更新によってメイン・ルーチンや割り込み処
理ルーチンの内容が変更されオペレーション用ＲＯＭ５
のアドレス空間が変更され、図７に示したアドレスＢの
記憶領域に別のルーチンが書き込まれると誤動作になっ
てしまうという不具合があった。そのため、プログラム
に変更を加える際には、割り込み処理ルーチンの先頭ア
ドレスがずれないように、プログラム作成をすることに
なり、極めて煩雑な作業が必要となる。そこで第２の方
法として、図８に示すようにブート用ＲＯＭ３内の割り
込みアドレス・テーブルにオペレーション用ＲＯＭ５内
の連続的なアドレス（ジャンプ命令による割り込みアド
レス・テーブル）を格納しておき、そのオペレーション
用ＲＯＭ５内の参照されるアドレスに、割り込み処理ル
ーチンへのジャンプ命令を記述しておく。すなわち、例
えば、ブート用ＲＯＭ３内の割り込みアドレス・テーブ
ルの所定アドレスＡにオペレーションＲＯＭ５内の割り
込みアドレス・テーブルの所定アドレスＡ’を格納し、
上記所定アドレスＡ’に割り込み処理ルーチン１の配置
された所定アドレスＢを格納している。従って、上記割
り込み処理の場合、ブート用ＲＯＭ３内の割り込みアド
レス・テーブルのアドレスＡからオペレーションＲＯＭ
５内の割り込みアドレス・テーブルのアドレスＡ’へジ
ャンプし、さらに上記アドレスＡ’からアドレスＢへジ
ャンプして割り込み処理ルーチン１へ至る様になってい
る。これにより、上述の様なプログラム変更に伴う各ル
ーチンの先頭アドレスにずれが生じたとしてもオペレー
ション用ＲＯＭ５内の割り込みアドレステーブルを同時
に書き換えることによって柔軟に対応できる。しかし一
方で割り込み要因が発生してから割り込み処理が行われ
るまでに２回ジャンプしなければならず遅延が生ずると
いう欠点があった。本発明は、上記事情に鑑みてなされ
たものであって、割り込み要因が発生してから割り込み
処理が行われるまでの遅延を伴うことなくプログラム変
更に伴う各ルーチンの規模の増減に柔軟に対応すること
ができる情報記憶装置を提供することを目的とする。
【０００６】
【課題を解決するための手段】上記課題を解決するた
め、本発明は、プロセッサのプログラム格納のためのオ
ペレーション用メモリーとして書き換え可能の第１のＲ
ＯＭと固定のブート用の第２のＲＯＭとを備え、上記第
２のＲＯＭから立ち上がり、所定の手続きを踏んだ上で
上記第１のＲＯＭ内のプログラムへとジャンプする情報
記憶装置において、上記第１および第２のＲＯＭが、そ
れぞれ割り込み処理において所望の割り込み処理ルーチ
ンへジャンプするための割り込みアドレステーブルを有
し、割り込み処理が発生した場合、その割り込み発生要
因に応じて上記プロセッサが生成する選択信号に基づき
参照する割り込みアドレステーブルとして上記第１のＲ
ＯＭあるいは上記第２のＲＯＭのいずれか一方のそれを
選択することを特徴とする。
め、本発明は、プロセッサのプログラム格納のためのオ
ペレーション用メモリーとして書き換え可能の第１のＲ
ＯＭと固定のブート用の第２のＲＯＭとを備え、上記第
２のＲＯＭから立ち上がり、所定の手続きを踏んだ上で
上記第１のＲＯＭ内のプログラムへとジャンプする情報
記憶装置において、上記第１および第２のＲＯＭが、そ
れぞれ割り込み処理において所望の割り込み処理ルーチ
ンへジャンプするための割り込みアドレステーブルを有
し、割り込み処理が発生した場合、その割り込み発生要
因に応じて上記プロセッサが生成する選択信号に基づき
参照する割り込みアドレステーブルとして上記第１のＲ
ＯＭあるいは上記第２のＲＯＭのいずれか一方のそれを
選択することを特徴とする。
【０００７】
【発明の実施の形態】以下、本発明を図示した実施形態
に基づいて説明する。図１は、本発明による情報記憶装
置の一実施形態を示す構成図である。図１に示す様に、
この情報記憶装置は、ＣＰＵ（あるいはＤＳＰ）１と、
上記ＣＰＵ１に接続されたブート用ＲＯＭ３と、上記Ｃ
ＰＵ１およびブート用ＲＯＭ３に接続されたオペレーシ
ョン用ＲＯＭ５と、上記ＣＰＵ１およびブート用ＲＯＭ
３およびオペレーション用ＲＯＭ５に接続されたチップ
セレクト生成部９と、上記チップ・セレクト生成部９お
よびブート用ＲＯＭ３に接続された第１のＯＲ回路１１
と、上記チップ・セレクト生成部９およびオペレーショ
ン用ＲＯＭ５に接続された第２のＯＲ回路１３と、上記
チップ・セレクト生成部９およびＣＰＵ１および第１、
第２のＯＲ回路１１、１３に接続されたセレクター１５
とを有している。次に、上記構成の情報記憶装置の動作
について説明する。図１において、チップ・セレクト生
成部９は、ＣＰＵ１から出力されるアドレスの上位から
あらかじめ定められたメモリー・マップに従いチップ・
セレクト信号を生成し、対応するメモリー（ブート用Ｒ
ＯＭ３およびオペレーション用ＲＯＭ５あるいは図１で
は省略しているがＲＡＭ、またはメモリー空間上に配置
されたレジスター等も含む）に出力する。ここでは、Ｃ
Ｓｂがブート用ＲＯＭ３のチップ・セレクト信号、ＣＳ
ｏがオペレーション用ＲＯＭ５のチップ・セレクト信号
である。
に基づいて説明する。図１は、本発明による情報記憶装
置の一実施形態を示す構成図である。図１に示す様に、
この情報記憶装置は、ＣＰＵ（あるいはＤＳＰ）１と、
上記ＣＰＵ１に接続されたブート用ＲＯＭ３と、上記Ｃ
ＰＵ１およびブート用ＲＯＭ３に接続されたオペレーシ
ョン用ＲＯＭ５と、上記ＣＰＵ１およびブート用ＲＯＭ
３およびオペレーション用ＲＯＭ５に接続されたチップ
セレクト生成部９と、上記チップ・セレクト生成部９お
よびブート用ＲＯＭ３に接続された第１のＯＲ回路１１
と、上記チップ・セレクト生成部９およびオペレーショ
ン用ＲＯＭ５に接続された第２のＯＲ回路１３と、上記
チップ・セレクト生成部９およびＣＰＵ１および第１、
第２のＯＲ回路１１、１３に接続されたセレクター１５
とを有している。次に、上記構成の情報記憶装置の動作
について説明する。図１において、チップ・セレクト生
成部９は、ＣＰＵ１から出力されるアドレスの上位から
あらかじめ定められたメモリー・マップに従いチップ・
セレクト信号を生成し、対応するメモリー（ブート用Ｒ
ＯＭ３およびオペレーション用ＲＯＭ５あるいは図１で
は省略しているがＲＡＭ、またはメモリー空間上に配置
されたレジスター等も含む）に出力する。ここでは、Ｃ
Ｓｂがブート用ＲＯＭ３のチップ・セレクト信号、ＣＳ
ｏがオペレーション用ＲＯＭ５のチップ・セレクト信号
である。
【０００８】ここで従来は、割り込み要因が発生すると
必ずブート用ＲＯＭ３の割り込みアドレス・テーブルの
所定アドレスを参照し、そこに記憶されているアドレス
先にジャンプするというものであったが本実施例におい
ては、オペレーションＲＯＭ５とブート用ＲＯＭ３のそ
れぞれに割り込みアドレステーブルを設け、図１に示す
様に、ＣＰＵ１からの選択信号によって、ブート用ＲＯ
Ｍ３内のものがアクセスされるか、オペレーション用Ｒ
ＯＭ５内のものがアクセスされるか決定できるように構
成する。例えば、オペレーションＲＯＭの割り込みアド
レス・テーブルへのアクセスが発生したときはブート用
ＲＯＭ３のチップ・セレクト信号ＣＳｂはアクティブに
ならないようにする。すなわち、割り込みアドレス・テ
ーブルへのアクセスが発生したとき、上記ＣＰＵ１より
の選択信号によりオペレーション用ＲＯＭ５側のみにチ
ップ・セレクト信号ＣＳｏが出力する様にセレクター１
５により選択し、そのセレクター１５より出力された信
号と上記チップ・セレクト生成部９よりの信号との論理
ＯＲが上記第１および第２のＯＲ回路１１、１３によっ
て取られ、その結果、上記オペレーション用ＲＯＭ５の
チップ・セレクト信号ＣＳｏのみがアクティブとなる。
なお、ＣＰＵ１からの選択信号はＣＰＵ１の汎用出力ポ
ートや、メモリー空間上に配置されたレジスターから出
力させるといった手段が考えられるが、リセット時には
まずブート用ＲＯＭ３内の割り込みアドレス・テーブル
を参照することが必須であるから初期状態で必ずブート
用ＲＯＭ側の割り込みアドレス・テーブルが選択できる
ように設定することになる。上記のように構成したとき
の割り込みアドレス・テーブルへのアクセスが発生した
場合の選択信号によるチップ・セレクト信号の発生の様
子を図２に示す。図２は選択信号がＬレベルの時ブート
用ＲＯＭ３内の割り込みアドレス・テーブルが参照さ
れ、Ｈレベルの時オペレーション用ＲＯＭ５内の割り込
みアドレス・テーブルが参照される例を示している。ま
た、各チップ・セレクト信号はいずれもロー・アクティ
ブ信号である。
必ずブート用ＲＯＭ３の割り込みアドレス・テーブルの
所定アドレスを参照し、そこに記憶されているアドレス
先にジャンプするというものであったが本実施例におい
ては、オペレーションＲＯＭ５とブート用ＲＯＭ３のそ
れぞれに割り込みアドレステーブルを設け、図１に示す
様に、ＣＰＵ１からの選択信号によって、ブート用ＲＯ
Ｍ３内のものがアクセスされるか、オペレーション用Ｒ
ＯＭ５内のものがアクセスされるか決定できるように構
成する。例えば、オペレーションＲＯＭの割り込みアド
レス・テーブルへのアクセスが発生したときはブート用
ＲＯＭ３のチップ・セレクト信号ＣＳｂはアクティブに
ならないようにする。すなわち、割り込みアドレス・テ
ーブルへのアクセスが発生したとき、上記ＣＰＵ１より
の選択信号によりオペレーション用ＲＯＭ５側のみにチ
ップ・セレクト信号ＣＳｏが出力する様にセレクター１
５により選択し、そのセレクター１５より出力された信
号と上記チップ・セレクト生成部９よりの信号との論理
ＯＲが上記第１および第２のＯＲ回路１１、１３によっ
て取られ、その結果、上記オペレーション用ＲＯＭ５の
チップ・セレクト信号ＣＳｏのみがアクティブとなる。
なお、ＣＰＵ１からの選択信号はＣＰＵ１の汎用出力ポ
ートや、メモリー空間上に配置されたレジスターから出
力させるといった手段が考えられるが、リセット時には
まずブート用ＲＯＭ３内の割り込みアドレス・テーブル
を参照することが必須であるから初期状態で必ずブート
用ＲＯＭ側の割り込みアドレス・テーブルが選択できる
ように設定することになる。上記のように構成したとき
の割り込みアドレス・テーブルへのアクセスが発生した
場合の選択信号によるチップ・セレクト信号の発生の様
子を図２に示す。図２は選択信号がＬレベルの時ブート
用ＲＯＭ３内の割り込みアドレス・テーブルが参照さ
れ、Ｈレベルの時オペレーション用ＲＯＭ５内の割り込
みアドレス・テーブルが参照される例を示している。ま
た、各チップ・セレクト信号はいずれもロー・アクティ
ブ信号である。
【０００９】図３は割り込みアドレス・テーブルへのア
クセスが発生し選択信号がＨレベル（図２参照）でオペ
レーション用ＲＯＭ５側となっている場合の上記オペレ
ーション用ＲＯＭ５およびブート用ＲＯＭ３のメモリー
空間を示す図である。例えば図３に示す様に、オペレー
ション用ＲＯＭ５内の割り込みアドレス・テーブルの所
定アドレスＡに割り込みルーチン２の配置されたアドレ
スＢを格納しておけば、上記割り込み処理において、直
接オペレーション用ＲＯＭ５内の割り込みアドレス・テ
ーブルのアドレスＡからアドレスＢへジャンプし簡単に
割り込みルーチン２へ至る様になっている。従って、上
記動作によれば、割り込み要因が発生してから処理が行
われるまでに１回のジャンプで良く遅延が生じることが
ない。しかも、プログラムの書き換えに伴い、割り込み
処理ルーチンの先頭アドレスが変更された時にも柔軟に
対応することができる様になる。また、上記実施形態で
は、選択信号をＨレベルとしてオペレーション用ＲＯＭ
５側の割り込みアドレステーブルを選択する場合を示し
たが、逆にＬレベルとしてブート用ＲＯＭ３側を選択す
ることもできる。すなわち、図４に選択信号がブートＲ
ＯＭ側になっているときのメモリー空間、すなわち図２
の例で言えば選択信号がＬレベルの時の例を示す。図４
に示す様に、例えば、ある割り込み要因が発生すると、
これに応じて所定のアドレスＣを参照し、そこに記憶さ
れていたアドレスＤを読み出し、アドレスＤの割り込み
処理ルーチン１にジャンプする。また、アドレスＥが参
照されるような割り込み要因が発生した時は、アドレス
Ｅの記憶内容に基づきアドレスＦの割り込み処理ルーチ
ン２にジャンプする動作が行われる。
クセスが発生し選択信号がＨレベル（図２参照）でオペ
レーション用ＲＯＭ５側となっている場合の上記オペレ
ーション用ＲＯＭ５およびブート用ＲＯＭ３のメモリー
空間を示す図である。例えば図３に示す様に、オペレー
ション用ＲＯＭ５内の割り込みアドレス・テーブルの所
定アドレスＡに割り込みルーチン２の配置されたアドレ
スＢを格納しておけば、上記割り込み処理において、直
接オペレーション用ＲＯＭ５内の割り込みアドレス・テ
ーブルのアドレスＡからアドレスＢへジャンプし簡単に
割り込みルーチン２へ至る様になっている。従って、上
記動作によれば、割り込み要因が発生してから処理が行
われるまでに１回のジャンプで良く遅延が生じることが
ない。しかも、プログラムの書き換えに伴い、割り込み
処理ルーチンの先頭アドレスが変更された時にも柔軟に
対応することができる様になる。また、上記実施形態で
は、選択信号をＨレベルとしてオペレーション用ＲＯＭ
５側の割り込みアドレステーブルを選択する場合を示し
たが、逆にＬレベルとしてブート用ＲＯＭ３側を選択す
ることもできる。すなわち、図４に選択信号がブートＲ
ＯＭ側になっているときのメモリー空間、すなわち図２
の例で言えば選択信号がＬレベルの時の例を示す。図４
に示す様に、例えば、ある割り込み要因が発生すると、
これに応じて所定のアドレスＣを参照し、そこに記憶さ
れていたアドレスＤを読み出し、アドレスＤの割り込み
処理ルーチン１にジャンプする。また、アドレスＥが参
照されるような割り込み要因が発生した時は、アドレス
Ｅの記憶内容に基づきアドレスＦの割り込み処理ルーチ
ン２にジャンプする動作が行われる。
【００１０】
【発明の効果】以上の様に、本発明によれば、ブート用
ＲＯＭで使用した割り込みアドレステーブルと同じアド
レス領域にオペレーション用ＲＯＭ内で新たに処理を割
り当てることができるためメモリ空間を有効利用するこ
とができる。また、割り込み処理ルーチンをメモリー空
間内に柔軟に配置できる。また、直接割り込み処理ルー
チンにジャンプするため即時性が要求される割り込み処
理にも対応できる。
ＲＯＭで使用した割り込みアドレステーブルと同じアド
レス領域にオペレーション用ＲＯＭ内で新たに処理を割
り当てることができるためメモリ空間を有効利用するこ
とができる。また、割り込み処理ルーチンをメモリー空
間内に柔軟に配置できる。また、直接割り込み処理ルー
チンにジャンプするため即時性が要求される割り込み処
理にも対応できる。
【図１】本発明による情報記憶装置の一実施形態を示す
構成図である。
構成図である。
【図２】図１に示した情報記憶装置における選択信号に
よるチップ・セレクトの発生の様子を示す説明図であ
る。
よるチップ・セレクトの発生の様子を示す説明図であ
る。
【図３】図１に示した情報記憶装置におけるオペレーシ
ョンＲＯＭおよびブート用ＲＯＭのメモリー空間を示す
図である。
ョンＲＯＭおよびブート用ＲＯＭのメモリー空間を示す
図である。
【図４】図１に示した情報記憶装置におけるオペレーシ
ョンＲＯＭおよびブート用ＲＯＭのメモリー空間を示す
図である。
ョンＲＯＭおよびブート用ＲＯＭのメモリー空間を示す
図である。
【図５】従来の情報記憶装置の構成図である。
【図６】図５に示した従来の情報記憶装置におけるオペ
レーションＲＯＭおよびブート用ＲＯＭのメモリー空間
を示す図である。
レーションＲＯＭおよびブート用ＲＯＭのメモリー空間
を示す図である。
【図７】図５に示した従来の情報記憶装置におけるオペ
レーションＲＯＭおよびブート用ＲＯＭのメモリー空間
を示す図である。
レーションＲＯＭおよびブート用ＲＯＭのメモリー空間
を示す図である。
【図８】図５に示した従来の情報記憶装置におけるオペ
レーションＲＯＭおよびブート用ＲＯＭのメモリー空間
を示す図である。
レーションＲＯＭおよびブート用ＲＯＭのメモリー空間
を示す図である。
１…ＣＰＵ、 ３…ブート
用ＲＯＭ、５…オペレーション用ＲＯＭ、
９…チップ・セレクト生成部、１１、１３…第１および
第２のＯＲ回路、 １５…セレクター、
用ＲＯＭ、５…オペレーション用ＲＯＭ、
９…チップ・セレクト生成部、１１、１３…第１および
第２のＯＲ回路、 １５…セレクター、
Claims (1)
- 【請求項１】 プロセッサのプログラム格納のためのオ
ペレーション用メモリーとして書き換え可能の第１のＲ
ＯＭと固定のブート用の第２のＲＯＭとを備え、上記第
２のＲＯＭから立ち上がり、所定の手続きを踏んだ上で
上記第１のＲＯＭ内のプログラムへとジャンプする情報
記憶装置であって、上記第１および第２のＲＯＭが、そ
れぞれ割り込み処理において所望の割り込み処理ルーチ
ンへジャンプするための割り込みアドレステーブルを有
し、割り込み処理が発生した場合、その割り込み発生要
因に応じて上記プロセッサが生成する選択信号に基づ
き、参照する割り込みアドレステーブルとして上記第１
のＲＯＭあるいは上記第２のＲＯＭのいずれか一方のそ
れを選択することを特徴とする情報記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000065592A JP2001256061A (ja) | 2000-03-09 | 2000-03-09 | 情報記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000065592A JP2001256061A (ja) | 2000-03-09 | 2000-03-09 | 情報記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001256061A true JP2001256061A (ja) | 2001-09-21 |
Family
ID=18585089
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000065592A Pending JP2001256061A (ja) | 2000-03-09 | 2000-03-09 | 情報記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001256061A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005018191A (ja) * | 2003-06-24 | 2005-01-20 | Yokogawa Electric Corp | 不揮発性メモリ装置及び不揮発性メモリ装置のアクセス方法 |
| JP2005242621A (ja) * | 2004-02-26 | 2005-09-08 | Toshiba Lsi System Support Kk | 半導体装置及びその割込み処理方法 |
| CN100414500C (zh) * | 2004-06-15 | 2008-08-27 | 华为技术有限公司 | 嵌入式计算机系统的启动信息输出方法 |
-
2000
- 2000-03-09 JP JP2000065592A patent/JP2001256061A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005018191A (ja) * | 2003-06-24 | 2005-01-20 | Yokogawa Electric Corp | 不揮発性メモリ装置及び不揮発性メモリ装置のアクセス方法 |
| JP2005242621A (ja) * | 2004-02-26 | 2005-09-08 | Toshiba Lsi System Support Kk | 半導体装置及びその割込み処理方法 |
| CN100414500C (zh) * | 2004-06-15 | 2008-08-27 | 华为技术有限公司 | 嵌入式计算机系统的启动信息输出方法 |
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Legal Events
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| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20081028 |