JP2000112752A - ファームウェア切り替え方式 - Google Patents
ファームウェア切り替え方式Info
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- JP2000112752A JP2000112752A JP10280092A JP28009298A JP2000112752A JP 2000112752 A JP2000112752 A JP 2000112752A JP 10280092 A JP10280092 A JP 10280092A JP 28009298 A JP28009298 A JP 28009298A JP 2000112752 A JP2000112752 A JP 2000112752A
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- Japan
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- firmware
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- diagnostic
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Abstract
(57)【要約】
【課題】異なる複数個のファームウェアのなかからプロ
セッサに適合するファームウェアを選択して供給する。 【解決手段】それぞれ異なる複数個のファームウェアを
保持する主記憶回路３と、適合するファームウェアのレ
ビジョンを識別して前記プロセッサに指示する診断プロ
セッサ４と、前記診断プロセッサが指示するファームウ
ェアを前記主記憶回路が保持する複数個のファームウェ
アのなかから選択しそれを前記プロセッサ内の制御記憶
に格納しその読み出しデータをプロセッサ自身に供給す
るプロセッサ１および２とを有して構成される。
セッサに適合するファームウェアを選択して供給する。 【解決手段】それぞれ異なる複数個のファームウェアを
保持する主記憶回路３と、適合するファームウェアのレ
ビジョンを識別して前記プロセッサに指示する診断プロ
セッサ４と、前記診断プロセッサが指示するファームウ
ェアを前記主記憶回路が保持する複数個のファームウェ
アのなかから選択しそれを前記プロセッサ内の制御記憶
に格納しその読み出しデータをプロセッサ自身に供給す
るプロセッサ１および２とを有して構成される。
Description
【０００１】
【発明の属する技術分野】本発明はファームウェア切り
替え方式に関し、特に複数個の異なるファームウェアの
なかからプロセッサに適合するものを選択して実行させ
るファームウェア切り替え方式に関する。
替え方式に関し、特に複数個の異なるファームウェアの
なかからプロセッサに適合するものを選択して実行させ
るファームウェア切り替え方式に関する。
【０００２】
【従来の技術】従来のプロセッサは、使用するファーム
ウェア（以下、ＦＷという。）を１世代分しか保持して
いなかった。また、プロセッサのレビジョンによって使
用するＦＷが異なる場合には、そのＦＷの選択を人手で
行っていた。さらに、ＦＷの互換性がないレビジョンの
異なるプロセッサを１世代のＦＷにて制御するためには
ＦＷ分岐命令にて処理内容の切り替えを行う必要があっ
た。
ウェア（以下、ＦＷという。）を１世代分しか保持して
いなかった。また、プロセッサのレビジョンによって使
用するＦＷが異なる場合には、そのＦＷの選択を人手で
行っていた。さらに、ＦＷの互換性がないレビジョンの
異なるプロセッサを１世代のＦＷにて制御するためには
ＦＷ分岐命令にて処理内容の切り替えを行う必要があっ
た。
【０００３】上記のように、従来のプロセッサはＦＷを
１世代分だけ保持しているので、ＦＷに互換性のない複
数のプロセッサを同一のシステムに搭載することができ
ない。また、ＦＷの選択を人手で行うので、選択誤りを
生ずることがある。さらに、ＦＷ分岐命令を使用する場
合には、分岐の処理によるシステム性能の低下を避ける
ことができない。
１世代分だけ保持しているので、ＦＷに互換性のない複
数のプロセッサを同一のシステムに搭載することができ
ない。また、ＦＷの選択を人手で行うので、選択誤りを
生ずることがある。さらに、ＦＷ分岐命令を使用する場
合には、分岐の処理によるシステム性能の低下を避ける
ことができない。
【０００４】
【発明が解決しようとする課題】上記のように、従来の
プロセッサは次の課題がある。
プロセッサは次の課題がある。
【０００５】第１の課題は、ＦＷを１世代分しか保持し
ていないため、ＦＷに互換性のない複数のプロセッサを
同じシステムに搭載することができないことである。
ていないため、ＦＷに互換性のない複数のプロセッサを
同じシステムに搭載することができないことである。
【０００６】第２の課題は、使用するＦＷの選択を人手
にて行っているので、ＦＷの選択誤りによる誤動作が発
生することである。
にて行っているので、ＦＷの選択誤りによる誤動作が発
生することである。
【０００７】第３の課題は、ＦＷ分岐命令はプロセッサ
レビジョンごとに処理を分割しているので、ＦＷ分岐に
よる性能低下が発生することである。本発明の目的は、
上記のような欠点を改善し、異なるレビジョンの複数個
のＦＷのなかからプロセッサに適合するＦＷを選択して
供給するファームウェア切り替え方式を提供することに
ある。
レビジョンごとに処理を分割しているので、ＦＷ分岐に
よる性能低下が発生することである。本発明の目的は、
上記のような欠点を改善し、異なるレビジョンの複数個
のＦＷのなかからプロセッサに適合するＦＷを選択して
供給するファームウェア切り替え方式を提供することに
ある。
【０００８】
【課題を解決するための手段】本発明のファームウェア
切り替え方式は、ファームウェアによって制御されるプ
ロセッサを備えるコンピュータシステムにおいて、それ
ぞれ異なる複数個のファームウェアを保持する第一の手
段と、適合するファームウェアのレビジョンを指示する
第二の手段と、前記第二の手段が指示するファームウェ
アを前記第一の手段が保持する複数個のファームウェア
のなかから選択しそれを前記プロセッサ内の制御記憶に
格納しその読み出しデータをプロセッサ自身に供給する
第三の手段とを有して構成される。
切り替え方式は、ファームウェアによって制御されるプ
ロセッサを備えるコンピュータシステムにおいて、それ
ぞれ異なる複数個のファームウェアを保持する第一の手
段と、適合するファームウェアのレビジョンを指示する
第二の手段と、前記第二の手段が指示するファームウェ
アを前記第一の手段が保持する複数個のファームウェア
のなかから選択しそれを前記プロセッサ内の制御記憶に
格納しその読み出しデータをプロセッサ自身に供給する
第三の手段とを有して構成される。
【０００９】また、本発明のファームウェア切り替え方
式は、ファームウェアによって制御されるプロセッサを
備えるコンピュータシステムにおいて、それぞれ異なる
複数個のファームウェアを保持する主記憶回路と、適合
するファームウェアのレビジョンを識別して前記プロセ
ッサに指示する診断プロセッサと、前記診断プロセッサ
が指示するファームウェアを前記主記憶回路が保持する
複数個のファームウェアのなかから選択しそれを前記プ
ロセッサ内の制御記憶に格納しその読み出しデータをプ
ロセッサ自身に供給するプロセッサとを有して構成され
る。
式は、ファームウェアによって制御されるプロセッサを
備えるコンピュータシステムにおいて、それぞれ異なる
複数個のファームウェアを保持する主記憶回路と、適合
するファームウェアのレビジョンを識別して前記プロセ
ッサに指示する診断プロセッサと、前記診断プロセッサ
が指示するファームウェアを前記主記憶回路が保持する
複数個のファームウェアのなかから選択しそれを前記プ
ロセッサ内の制御記憶に格納しその読み出しデータをプ
ロセッサ自身に供給するプロセッサとを有して構成され
る。
【００１０】さらに、本発明のファームウェア切り替え
方式において、前記プロセッサはプロセッサのレビジョ
ン情報を保持しそれを前記診断プロセッサに提供するプ
ロセッサレビジョン情報回路と、前記主記憶回路に格納
したファームウェアの格納アドレスの上位ビットに相当
するセットアドレスを前記診断プロセッサの指示に従っ
て保持するストリームアドレスレジスタと、ファームウ
ェアアドレスによって索引しヒットしたときにはその読
み出しデータをプロセッサ自身に供給し，ミスヒットし
たときには前記セットアドレスおよび前記ファームウェ
アアドレスをマージしたリクエストアドレスによって前
記主記憶回路から該当のファームウェアをブロックロー
ドする制御記憶キャッシュとを具備する。
方式において、前記プロセッサはプロセッサのレビジョ
ン情報を保持しそれを前記診断プロセッサに提供するプ
ロセッサレビジョン情報回路と、前記主記憶回路に格納
したファームウェアの格納アドレスの上位ビットに相当
するセットアドレスを前記診断プロセッサの指示に従っ
て保持するストリームアドレスレジスタと、ファームウ
ェアアドレスによって索引しヒットしたときにはその読
み出しデータをプロセッサ自身に供給し，ミスヒットし
たときには前記セットアドレスおよび前記ファームウェ
アアドレスをマージしたリクエストアドレスによって前
記主記憶回路から該当のファームウェアをブロックロー
ドする制御記憶キャッシュとを具備する。
【００１１】また、本発明のファームウェア切り替え方
式は、ファームウェアによって制御されるプロセッサを
備えるコンピュータシステムにおいて、それぞれ異なる
複数個のファームウェアを前記プロセッサ内に保持する
第一の手段と、適合するファームウェアのレビジョンを
指示する第二の手段と、前記第二の手段の指示によって
前記第一の手段が保持するファームウェアの特定のエリ
アを指定しその読み出しデータをプロセッサ自身に供給
する第三の手段とを有して構成される。
式は、ファームウェアによって制御されるプロセッサを
備えるコンピュータシステムにおいて、それぞれ異なる
複数個のファームウェアを前記プロセッサ内に保持する
第一の手段と、適合するファームウェアのレビジョンを
指示する第二の手段と、前記第二の手段の指示によって
前記第一の手段が保持するファームウェアの特定のエリ
アを指定しその読み出しデータをプロセッサ自身に供給
する第三の手段とを有して構成される。
【００１２】また、本発明のファームウェア切り替え方
式は、ファームウェアによって制御されるプロセッサを
備えるコンピュータシステムにおいて、適合するファー
ムウェアのレビジョンを識別して前記プロセッサに指示
する診断プロセッサと、それぞれ異なる複数個のファー
ムウェアを保持し前記診断プロセッサの指示によって前
記ファームウェアの特定のエリアを指定しその読み出し
データをプロセッサ自身に供給するプロセッサとを有し
て構成される。
式は、ファームウェアによって制御されるプロセッサを
備えるコンピュータシステムにおいて、適合するファー
ムウェアのレビジョンを識別して前記プロセッサに指示
する診断プロセッサと、それぞれ異なる複数個のファー
ムウェアを保持し前記診断プロセッサの指示によって前
記ファームウェアの特定のエリアを指定しその読み出し
データをプロセッサ自身に供給するプロセッサとを有し
て構成される。
【００１３】さらに、本発明のファームウェア切り替え
方式において、前記プロセッサはプロセッサのレビジョ
ン情報を保持しそれを前記診断プロセッサに提供するプ
ロセッサレビジョン情報回路と、適合するファームウェ
アの格納エリアを示す設定データを前記診断プロセッサ
の指示に従って保持する制御記憶切り替えレジスタと、
それぞれ異なる複数個のファームウェアを保持し前記設
定データおよびファームウェアアドレスをマージしたア
ドレスデータによって読み出した読み出しデータをプロ
セッサ自身に供給する制御記憶回路とを具備する。
方式において、前記プロセッサはプロセッサのレビジョ
ン情報を保持しそれを前記診断プロセッサに提供するプ
ロセッサレビジョン情報回路と、適合するファームウェ
アの格納エリアを示す設定データを前記診断プロセッサ
の指示に従って保持する制御記憶切り替えレジスタと、
それぞれ異なる複数個のファームウェアを保持し前記設
定データおよびファームウェアアドレスをマージしたア
ドレスデータによって読み出した読み出しデータをプロ
セッサ自身に供給する制御記憶回路とを具備する。
【００１４】またさらに、本発明のファームウェア切り
替え方式において、前記診断プロセッサは各プロセッサ
ごとにプロセッサのレビジョン情報を取込んで解読し適
合するファームウェアを決定し，そのファームウェアの
格納位置を示す識別データを前記各プロセッサごとに送
付する。
替え方式において、前記診断プロセッサは各プロセッサ
ごとにプロセッサのレビジョン情報を取込んで解読し適
合するファームウェアを決定し，そのファームウェアの
格納位置を示す識別データを前記各プロセッサごとに送
付する。
【００１５】すなわち、本発明のファームウェア切り替
え方式によれば、ＦＷによってソフトウェア命令の実行
を行うプロセッサにおいて、同一品種のプロセッサだが
その版数（レビジョン）が異なる複数のプロセッサが搭
載された状況でも、性能低下を伴わずプロセッサの版数
に見合った正しいＦＷにて動作することができる。した
がって、ＦＷに互換性のない複数のプロセッサを同一の
システムに搭載することが可能となる。
え方式によれば、ＦＷによってソフトウェア命令の実行
を行うプロセッサにおいて、同一品種のプロセッサだが
その版数（レビジョン）が異なる複数のプロセッサが搭
載された状況でも、性能低下を伴わずプロセッサの版数
に見合った正しいＦＷにて動作することができる。した
がって、ＦＷに互換性のない複数のプロセッサを同一の
システムに搭載することが可能となる。
【００１６】
【発明の実施の形態】以下、本発明について図面を参照
しながら説明する。
しながら説明する。
【００１７】図１は本発明の実施の第一の形態を示すブ
ロック図である。同図において、本発明によるファーム
ウェア切り替え方式は、それぞれ異なる複数個のファー
ムウェアを保持する主記憶回路３と、適合するファーム
ウェアのレビジョンを識別して前記プロセッサに指示す
る診断プロセッサ４と、前記診断プロセッサが指示する
ファームウェアを前記主記憶回路が保持する複数個のフ
ァームウェアのなかから選択しそれを前記プロセッサ内
の制御記憶に格納しその読み出しデータをプロセッサ自
身に供給するプロセッサ１および２とを有して構成され
る。
ロック図である。同図において、本発明によるファーム
ウェア切り替え方式は、それぞれ異なる複数個のファー
ムウェアを保持する主記憶回路３と、適合するファーム
ウェアのレビジョンを識別して前記プロセッサに指示す
る診断プロセッサ４と、前記診断プロセッサが指示する
ファームウェアを前記主記憶回路が保持する複数個のフ
ァームウェアのなかから選択しそれを前記プロセッサ内
の制御記憶に格納しその読み出しデータをプロセッサ自
身に供給するプロセッサ１および２とを有して構成され
る。
【００１８】前記プロセッサ１はプロセッサのレビジョ
ン情報を保持しそれを前記診断プロセッサに提供するプ
ロセッサレビジョン情報回路１２と、前記主記憶回路に
格納したファームウェアの格納アドレスの上位ビットに
相当するセットアドレスを前記診断プロセッサの指示に
従って保持するストリームアドレスレジスタ１１と、フ
ァームウェアアドレスによって索引しヒットしたときに
はその読み出しデータをプロセッサ自身に供給し，ミス
ヒットしたときには前記セットアドレスおよび前記ファ
ームウェアアドレスをマージしたリクエストアドレスに
よって前記主記憶回路から該当のファームウェアをブロ
ックロードする制御記憶キャッシュ１０とを具備する。
ン情報を保持しそれを前記診断プロセッサに提供するプ
ロセッサレビジョン情報回路１２と、前記主記憶回路に
格納したファームウェアの格納アドレスの上位ビットに
相当するセットアドレスを前記診断プロセッサの指示に
従って保持するストリームアドレスレジスタ１１と、フ
ァームウェアアドレスによって索引しヒットしたときに
はその読み出しデータをプロセッサ自身に供給し，ミス
ヒットしたときには前記セットアドレスおよび前記ファ
ームウェアアドレスをマージしたリクエストアドレスに
よって前記主記憶回路から該当のファームウェアをブロ
ックロードする制御記憶キャッシュ１０とを具備する。
【００１９】また、プロセッサ２はプロセッサレビジョ
ン情報回路２２とストリームアドレスレジスタ２１と制
御記憶キャッシュ２０とを具備している。プロセッサ２
はプロセッサ１と同一構成であるので、以下ではプロセ
ッサ１により説明する。
ン情報回路２２とストリームアドレスレジスタ２１と制
御記憶キャッシュ２０とを具備している。プロセッサ２
はプロセッサ１と同一構成であるので、以下ではプロセ
ッサ１により説明する。
【００２０】プロセッサレビジョン情報回路１２は、そ
のプロセッサの機能／性能強化、またはバグ修正などに
よるレビジョンアップの版数情報を有していて、診断プ
ロセッサ４は診断バス４０１にてその情報を読み出すこ
とができる。
のプロセッサの機能／性能強化、またはバグ修正などに
よるレビジョンアップの版数情報を有していて、診断プ
ロセッサ４は診断バス４０１にてその情報を読み出すこ
とができる。
【００２１】ストリームアドレスレジスタ１１は、診断
プロセッサがプロセッサの版数情報から判定した所定の
データを診断バス４０１にて書き込まれ、その設定デー
タ１１１は主記憶回路３へのアドレスバス３０１の上位
ビットとなる。
プロセッサがプロセッサの版数情報から判定した所定の
データを診断バス４０１にて書き込まれ、その設定デー
タ１１１は主記憶回路３へのアドレスバス３０１の上位
ビットとなる。
【００２２】制御記憶キャッシュ１０は、制御記憶索引
アドレス１０１をアドレスとし、主記憶回路３からデー
タバス３０２を経由して得たブロックロードデータ１０
２をライトデータとし、メモリ中に展開されたＦＷエリ
アのデータをキャッシュする。そして、キャッシュヒッ
ト（ヒット信号１０４＝１）時は、その読み出しデータ
１０３がプロセッサを制御するＦＷとしてプロセッサ内
に供給される。ミスヒット（ヒット信号＝０）時は、制
御記憶索引アドレス１０１を下位ビット，ストリームア
ドレスレジスタ１１の設定データ１１１を上位ビットと
してマージしたアドレス１１２がアドレスバス３０１を
経由して主記憶回路３にメモリリードリクエストアドレ
スとして供給され、そのリプライデータはデータバス３
０２を経由してプロセッサ１に供給される。
アドレス１０１をアドレスとし、主記憶回路３からデー
タバス３０２を経由して得たブロックロードデータ１０
２をライトデータとし、メモリ中に展開されたＦＷエリ
アのデータをキャッシュする。そして、キャッシュヒッ
ト（ヒット信号１０４＝１）時は、その読み出しデータ
１０３がプロセッサを制御するＦＷとしてプロセッサ内
に供給される。ミスヒット（ヒット信号＝０）時は、制
御記憶索引アドレス１０１を下位ビット，ストリームア
ドレスレジスタ１１の設定データ１１１を上位ビットと
してマージしたアドレス１１２がアドレスバス３０１を
経由して主記憶回路３にメモリリードリクエストアドレ
スとして供給され、そのリプライデータはデータバス３
０２を経由してプロセッサ１に供給される。
【００２３】なお、診断プロセッサ４は診断バス４０１
を経由してプロセッサ１および２内の情報を読み書きす
ることができる。
を経由してプロセッサ１および２内の情報を読み書きす
ることができる。
【００２４】図２は、主記憶回路３の構成を示す説明図
である。同図において、ＦＷは２世代分が主記憶上に展
開されており、ＦＷエリア１，２はプロセッサ１，２の
何れかを動かすのに必要なＦＷである。ＦＷエリア１の
先頭アドレスをセットアドレスＡとし、ＦＷエリア２の
先頭アドレスをセットアドレスＢとすると、プロセッサ
１，２中のストリームアドレスレジスタ１１，２１にセ
ットアドレスＡ，Ｂの何れかが診断プロセッサ４により
設定される。次に、上記のファームウェア切り替え方式
の動作について説明する。
である。同図において、ＦＷは２世代分が主記憶上に展
開されており、ＦＷエリア１，２はプロセッサ１，２の
何れかを動かすのに必要なＦＷである。ＦＷエリア１の
先頭アドレスをセットアドレスＡとし、ＦＷエリア２の
先頭アドレスをセットアドレスＢとすると、プロセッサ
１，２中のストリームアドレスレジスタ１１，２１にセ
ットアドレスＡ，Ｂの何れかが診断プロセッサ４により
設定される。次に、上記のファームウェア切り替え方式
の動作について説明する。
【００２５】まず、システムの初期設定フェーズにて主
記憶回路３のＦＷエリア１とＦＷエリア２に２世代分の
ＦＷを展開する。次に、プロセッサ１，２の初期化フェ
ーズで次のようにしてストリームアドレスレジスタ１
１，２１に設定値（セットアドレスＡまたはＢ）をセッ
トする。
記憶回路３のＦＷエリア１とＦＷエリア２に２世代分の
ＦＷを展開する。次に、プロセッサ１，２の初期化フェ
ーズで次のようにしてストリームアドレスレジスタ１
１，２１に設定値（セットアドレスＡまたはＢ）をセッ
トする。
【００２６】ここでは、プロセッサ１はそのレビジョン
が“ｘ”であり、プロセッサ２はそのレビジョンが
“ｙ”であり、またプロセッサレビジョン情報が“ｘ”
の場合にはＦＷエリア１のＦＷを使用し、プロセッサレ
ビジョン情報が“ｙ”の場合にはＦＷエリア２のＦＷを
使用するものとする。
が“ｘ”であり、プロセッサ２はそのレビジョンが
“ｙ”であり、またプロセッサレビジョン情報が“ｘ”
の場合にはＦＷエリア１のＦＷを使用し、プロセッサレ
ビジョン情報が“ｙ”の場合にはＦＷエリア２のＦＷを
使用するものとする。
【００２７】診断プロセッサ４は、診断バス４０１経由
でプロセッサ１および２のプロセッサレビジョン情報回
路１２および２２を読み出す。そして、プロセッサ１の
レビジョン情報が“ｘ”であるので、プロセッサ１のＦ
ＷとしてＦＷエリア１を使用し、またプロセッサ２のレ
ビジョン情報が“ｙ”であるので、プロセッサ２のＦＷ
としてＦＷエリア２を使用すると判断する。この判断に
基づいて、診断プロセッサ４は診断バス４０１経由でプ
ロセッサ１のストリームアドレスレジスタ１１に“セッ
トアドレスＡ”を設定し、またプロセッサ２のストリー
ムアドレスレジスタ２１に“セットアドレスＢ”を設定
する。
でプロセッサ１および２のプロセッサレビジョン情報回
路１２および２２を読み出す。そして、プロセッサ１の
レビジョン情報が“ｘ”であるので、プロセッサ１のＦ
ＷとしてＦＷエリア１を使用し、またプロセッサ２のレ
ビジョン情報が“ｙ”であるので、プロセッサ２のＦＷ
としてＦＷエリア２を使用すると判断する。この判断に
基づいて、診断プロセッサ４は診断バス４０１経由でプ
ロセッサ１のストリームアドレスレジスタ１１に“セッ
トアドレスＡ”を設定し、またプロセッサ２のストリー
ムアドレスレジスタ２１に“セットアドレスＢ”を設定
する。
【００２８】次に、ＦＷエリア１のＦＷを使用したプロ
セッサ１の動作を説明する。ここで、プロセッサ１のス
トリームアドレスレジスタ１１には、“セットアドレス
Ａ”が設定されている。そして、制御記憶索引アドレス
１０１に“アドレスα”が供給され制御記憶キャッシュ
１０を索引し、ヒットした場合にはヒット信号１０４に
より主記憶回路３へのリードリクエストの発行が抑止さ
れる。
セッサ１の動作を説明する。ここで、プロセッサ１のス
トリームアドレスレジスタ１１には、“セットアドレス
Ａ”が設定されている。そして、制御記憶索引アドレス
１０１に“アドレスα”が供給され制御記憶キャッシュ
１０を索引し、ヒットした場合にはヒット信号１０４に
より主記憶回路３へのリードリクエストの発行が抑止さ
れる。
【００２９】しかし、ミスヒットした場合には、制御記
憶索引アドレス１０１から供給される“アドレスα”を
下位ビットとし、ストリームアドレスレジスタ１１の設
定データ１１１を上位ビットとしてマージしたデータ１
１２をリクエストアドレスとし、アドレスバス３０１に
リードリクエストを発行する。このリクエストアドレス
はＦＷエリア１を指しているのでＦＷエリア１内のＦＷ
が読み出され、データバス３０２を経由してブロックロ
ードデータ１０２から制御記憶キャッシュ１０に書き込
まれる。
憶索引アドレス１０１から供給される“アドレスα”を
下位ビットとし、ストリームアドレスレジスタ１１の設
定データ１１１を上位ビットとしてマージしたデータ１
１２をリクエストアドレスとし、アドレスバス３０１に
リードリクエストを発行する。このリクエストアドレス
はＦＷエリア１を指しているのでＦＷエリア１内のＦＷ
が読み出され、データバス３０２を経由してブロックロ
ードデータ１０２から制御記憶キャッシュ１０に書き込
まれる。
【００３０】このようにして制御記憶キャッシュ１０内
にはＦＷエリア１のＦＷが蓄積され、プロセッサ１にて
ソフトウェア命令を実行する際にはＦＷエリア１のＦＷ
にて制御される。
にはＦＷエリア１のＦＷが蓄積され、プロセッサ１にて
ソフトウェア命令を実行する際にはＦＷエリア１のＦＷ
にて制御される。
【００３１】上記と同様にして、プロセッサ２はＦＷエ
リア２のＦＷを使用して動作する。
リア２のＦＷを使用して動作する。
【００３２】図３は本発明の実施の第二の形態を示すブ
ロック図である。同図において、本発明によるファーム
ウェア切り替え方式は、適合するファームウェアのレビ
ジョンを識別して前記プロセッサに指示する診断プロセ
ッサ４と、それぞれ異なる複数個のファームウェアを保
持し前記診断プロセッサの指示によって前記ファームウ
ェアの特定のエリアを指定しその読み出しデータをプロ
セッサ自身に供給するプロセッサ５および６とを有して
構成される。
ロック図である。同図において、本発明によるファーム
ウェア切り替え方式は、適合するファームウェアのレビ
ジョンを識別して前記プロセッサに指示する診断プロセ
ッサ４と、それぞれ異なる複数個のファームウェアを保
持し前記診断プロセッサの指示によって前記ファームウ
ェアの特定のエリアを指定しその読み出しデータをプロ
セッサ自身に供給するプロセッサ５および６とを有して
構成される。
【００３３】前記プロセッサ５は、プロセッサのレビジ
ョン情報を保持しそれを前記診断プロセッサに提供する
プロセッサレビジョン情報回路５２と、適合するファー
ムウェアの格納エリアを示す設定データを前記診断プロ
セッサの指示に従って保持する制御記憶切り替えレジス
タ５１と、それぞれ異なる複数個のファームウェアを保
持し前記設定データおよびファームウェアアドレスをマ
ージしたアドレスデータによって読み出した読み出しデ
ータをプロセッサ自身に供給する制御記憶回路５０とを
具備する。
ョン情報を保持しそれを前記診断プロセッサに提供する
プロセッサレビジョン情報回路５２と、適合するファー
ムウェアの格納エリアを示す設定データを前記診断プロ
セッサの指示に従って保持する制御記憶切り替えレジス
タ５１と、それぞれ異なる複数個のファームウェアを保
持し前記設定データおよびファームウェアアドレスをマ
ージしたアドレスデータによって読み出した読み出しデ
ータをプロセッサ自身に供給する制御記憶回路５０とを
具備する。
【００３４】また、プロセッサ６はプロセッサレビジョ
ン情報回路６２と制御記憶切り替えレジスタ６１と制御
記憶回路６０とを具備している。プロセッサ６はプロセ
ッサ５と同一構成であるので、以下ではプロセッサ５に
より説明する。
ン情報回路６２と制御記憶切り替えレジスタ６１と制御
記憶回路６０とを具備している。プロセッサ６はプロセ
ッサ５と同一構成であるので、以下ではプロセッサ５に
より説明する。
【００３５】制御記憶切り替えレジスタ５１は、診断バ
ス４０１経由でプロセッサレビジョン情報回路５２の情
報を読み出した診断プロセッサ４により、その情報をも
とにある設定値（０または１）を診断バス４０１経由で
設定される。
ス４０１経由でプロセッサレビジョン情報回路５２の情
報を読み出した診断プロセッサ４により、その情報をも
とにある設定値（０または１）を診断バス４０１経由で
設定される。
【００３６】制御記憶回路５０は、制御記憶切り替えレ
ジスタ５１の設定データ５１１を最上位アドレスとし、
また制御記憶索引アドレス５０１を下位アドレスとして
マージしたアドレス５１２を索引アドレスとし、その読
み出しデータ５０３がプロセッサ５を制御するＦＷとし
て供給される。
ジスタ５１の設定データ５１１を最上位アドレスとし、
また制御記憶索引アドレス５０１を下位アドレスとして
マージしたアドレス５１２を索引アドレスとし、その読
み出しデータ５０３がプロセッサ５を制御するＦＷとし
て供給される。
【００３７】図４は制御記憶回路５０の構成を示す説明
図である。同図において、制御記憶回路５０は、その上
位ワードにＦＷエリア１のＦＷを、またその下位ワード
にＦＷエリア２のＦＷを展開している。ここで制御記憶
回路５０はＦＷを格納する記憶回路であり、全ＦＷワー
ド数の２倍以上の容量を有しているものとする。
図である。同図において、制御記憶回路５０は、その上
位ワードにＦＷエリア１のＦＷを、またその下位ワード
にＦＷエリア２のＦＷを展開している。ここで制御記憶
回路５０はＦＷを格納する記憶回路であり、全ＦＷワー
ド数の２倍以上の容量を有しているものとする。
【００３８】次に、上記のファームウェア切り替え方式
（図３）の動作を説明する。
（図３）の動作を説明する。
【００３９】まず、システムの初期設定フェーズにて制
御記憶回路５０に２世代分のＦＷ（ＦＷエリア１とＦＷ
エリア２）を展開する。次に、プロセッサ５，６の初期
化フェーズで次のようにして制御記憶切り替えレジスタ
５１，６１に設定値（０または１）をセットする。ここ
で、プロセッサ５はそのレビジョンが“ｘ”であり、プ
ロセッサ６はそのレビジョンが“ｙ”であり、またプロ
セッサレビジョン情報が“ｘ”の場合にはＦＷエリア１
のＦＷを使用し、プロセッサレビジョン情報が“ｙ”の
場合にはＦＷエリア２のＦＷを使用するものとする。
御記憶回路５０に２世代分のＦＷ（ＦＷエリア１とＦＷ
エリア２）を展開する。次に、プロセッサ５，６の初期
化フェーズで次のようにして制御記憶切り替えレジスタ
５１，６１に設定値（０または１）をセットする。ここ
で、プロセッサ５はそのレビジョンが“ｘ”であり、プ
ロセッサ６はそのレビジョンが“ｙ”であり、またプロ
セッサレビジョン情報が“ｘ”の場合にはＦＷエリア１
のＦＷを使用し、プロセッサレビジョン情報が“ｙ”の
場合にはＦＷエリア２のＦＷを使用するものとする。
【００４０】診断プロセッサ４が診断バス４０１経由で
プロセッサ５および６のプロセッサレビジョン情報回路
５２および６２を読み出し、この情報に基づいて診断プ
ロセッサが診断バス４０１経由でプロセッサ５の制御記
憶切り替えレジスタ５１に“０”を設定し、またプロセ
ッサ６の制御記憶切り替えレジスタ６１に“１”を設定
する。
プロセッサ５および６のプロセッサレビジョン情報回路
５２および６２を読み出し、この情報に基づいて診断プ
ロセッサが診断バス４０１経由でプロセッサ５の制御記
憶切り替えレジスタ５１に“０”を設定し、またプロセ
ッサ６の制御記憶切り替えレジスタ６１に“１”を設定
する。
【００４１】プロセッサ５は制御記憶索引アドレス５０
１を下位ビットとし、制御記憶切り替えレジスタ５１の
設定データ５１１（設定値は０）を最上位アドレスとし
てマージしたアドレス５１２にて制御記憶回路５０を索
引する。このアドレス５１２は、ＦＷエリア１を指して
いるのでＦＷエリア１内のＦＷが読み出され、プロセッ
サ５内に供給される。
１を下位ビットとし、制御記憶切り替えレジスタ５１の
設定データ５１１（設定値は０）を最上位アドレスとし
てマージしたアドレス５１２にて制御記憶回路５０を索
引する。このアドレス５１２は、ＦＷエリア１を指して
いるのでＦＷエリア１内のＦＷが読み出され、プロセッ
サ５内に供給される。
【００４２】同様にして、プロセッサ６ではＦＷエリア
２内のＦＷが読み出され、プロセッサ６内に供給され
る。
２内のＦＷが読み出され、プロセッサ６内に供給され
る。
【００４３】
【発明の効果】以上、詳細に説明したように、本発明に
よるファームウェア切り替え方式は、次の効果を有す
る。
よるファームウェア切り替え方式は、次の効果を有す
る。
【００４４】第１の効果は、プロセッサレビジョン情報
によりプロセッサ内のストリームアドレスレジスタに設
定するセットアドレスを変更しているため、プロセッサ
のレビジョンにより使用するＦＷを切り替えられるの
で、ＦＷに互換性がない複数のプロセッサを同じシステ
ムに搭載することができることである。
によりプロセッサ内のストリームアドレスレジスタに設
定するセットアドレスを変更しているため、プロセッサ
のレビジョンにより使用するＦＷを切り替えられるの
で、ＦＷに互換性がない複数のプロセッサを同じシステ
ムに搭載することができることである。
【００４５】第２の効果は、複数世代のＦＷを有してい
るため、ＦＷの分岐によってプロセッサレビジョンごと
に処理を分割しなくて済むので、ＦＷ分岐による性能低
下がない。
るため、ＦＷの分岐によってプロセッサレビジョンごと
に処理を分割しなくて済むので、ＦＷ分岐による性能低
下がない。
【００４６】第３の効果は、ＦＷの選択を人手の介入な
しで行っているので、ＦＷの選択誤りによる誤動作を防
止することができる。
しで行っているので、ＦＷの選択誤りによる誤動作を防
止することができる。
【図１】本発明の実施の第一の形態を示すブロック図。
【図２】主記憶回路の構成を示す説明図。
【図３】本発明の実施の第二の形態を示すブロック図。
【図４】制御記憶回路の構成を示す説明図。
１、２、５、６ プロセッサ ３ 主記憶回路 ４ 診断プロセッサ １０ 制御記憶キャッシュ １１ ストリームアドレスレジスタ １２、５２ プロセッサレビジョン情報回路 ５０ 制御記憶回路 ５１ 制御記憶切り替えレジスタ
Claims (7)
- 【請求項１】 ファームウェアによって制御されるプロ
セッサを備えるコンピュータシステムにおいて、それぞ
れ異なる複数個のファームウェアを保持する第一の手段
と、適合するファームウェアのレビジョンを指示する第
二の手段と、前記第二の手段が指示するファームウェア
を前記第一の手段が保持する複数個のファームウェアの
なかから選択しそれを前記プロセッサ内の制御記憶に格
納しその読み出しデータをプロセッサ自身に供給する第
三の手段とを有することを特徴とするファームウェア切
り替え方式。 - 【請求項２】 ファームウェアによって制御されるプロ
セッサを備えるコンピュータシステムにおいて、それぞ
れ異なる複数個のファームウェアを保持する主記憶回路
と、適合するファームウェアのレビジョンを識別して前
記プロセッサに指示する診断プロセッサと、前記診断プ
ロセッサが指示するファームウェアを前記主記憶回路が
保持する複数個のファームウェアのなかから選択しそれ
を前記プロセッサ内の制御記憶に格納しその読み出しデ
ータをプロセッサ自身に供給するプロセッサとを有する
ことを特徴とするファームウェア切り替え方式。 - 【請求項３】 請求項２記載のファームウェア切り替え
方式において、前記プロセッサはプロセッサのレビジョ
ン情報を保持しそれを前記診断プロセッサに提供するプ
ロセッサレビジョン情報回路と、前記主記憶回路に格納
したファームウェアの格納アドレスの上位ビットに相当
するセットアドレスを前記診断プロセッサの指示に従っ
て保持するストリームアドレスレジスタと、ファームウ
ェアアドレスによって索引しヒットしたときにはその読
み出しデータをプロセッサ自身に供給し，ミスヒットし
たときには前記セットアドレスおよび前記ファームウェ
アアドレスをマージしたリクエストアドレスによって前
記主記憶回路から該当のファームウェアをブロックロー
ドする制御記憶キャッシュとを具備することを特徴とす
るファームウェア切り替え方式。 - 【請求項４】 ファームウェアによって制御されるプロ
セッサを備えるコンピュータシステムにおいて、それぞ
れ異なる複数個のファームウェアを前記プロセッサ内に
保持する第一の手段と、適合するファームウェアのレビ
ジョンを指示する第二の手段と、前記第二の手段の指示
によって前記第一の手段が保持するファームウェアの特
定のエリアを指定しその読み出しデータをプロセッサ自
身に供給する第三の手段とを有することを特徴とするフ
ァームウェア切り替え方式。 - 【請求項５】 ファームウェアによって制御されるプロ
セッサを備えるコンピュータシステムにおいて、適合す
るファームウェアのレビジョンを識別して前記プロセッ
サに指示する診断プロセッサと、それぞれ異なる複数個
のファームウェアを保持し前記診断プロセッサの指示に
よって前記ファームウェアの特定のエリアを指定しその
読み出しデータをプロセッサ自身に供給するプロセッサ
とを有することを特徴とするファームウェア切り替え方
式。 - 【請求項６】 請求項５記載のファームウェア切り替え
方式において、前記プロセッサはプロセッサのレビジョ
ン情報を保持しそれを前記診断プロセッサに提供するプ
ロセッサレビジョン情報回路と、適合するファームウェ
アの格納エリアを示す設定データを前記診断プロセッサ
の指示に従って保持する制御記憶切り替えレジスタと、
それぞれ異なる複数個のファームウェアを保持し前記設
定データおよびファームウェアアドレスをマージしたア
ドレスデータによって読み出した読み出しデータをプロ
セッサ自身に供給する制御記憶回路とを具備することを
特徴とするファームウェア切り替え方式。 - 【請求項７】 請求項２または５記載のファームウェア
切り替え方式において、前記診断プロセッサは各プロセ
ッサごとにプロセッサのレビジョン情報を取込んで解読
し適合するファームウェアを決定し，そのファームウェ
アの格納位置を示す識別データを前記各プロセッサごと
に送付することを特徴とするファームウェア切り替え方
式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10280092A JP2000112752A (ja) | 1998-10-01 | 1998-10-01 | ファームウェア切り替え方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10280092A JP2000112752A (ja) | 1998-10-01 | 1998-10-01 | ファームウェア切り替え方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000112752A true JP2000112752A (ja) | 2000-04-21 |
Family
ID=17620216
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10280092A Pending JP2000112752A (ja) | 1998-10-01 | 1998-10-01 | ファームウェア切り替え方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000112752A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10315490B4 (de) * | 2002-05-23 | 2010-04-29 | Hewlett-Packard Development Co., L.P., Houston | Verfahren und System zum Wechsel zwischen zwei oder mehreren Firmwareabbildungen auf einer Hostvorrichtung |
-
1998
- 1998-10-01 JP JP10280092A patent/JP2000112752A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10315490B4 (de) * | 2002-05-23 | 2010-04-29 | Hewlett-Packard Development Co., L.P., Houston | Verfahren und System zum Wechsel zwischen zwei oder mehreren Firmwareabbildungen auf einer Hostvorrichtung |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20020903 |
|
| A912 | Removal of reconsideration by examiner before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20050603 |