JP2001134429A - 情報記憶装置 - Google Patents
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- JP2001134429A JP2001134429A JP31416799A JP31416799A JP2001134429A JP 2001134429 A JP2001134429 A JP 2001134429A JP 31416799 A JP31416799 A JP 31416799A JP 31416799 A JP31416799 A JP 31416799A JP 2001134429 A JP2001134429 A JP 2001134429A
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Abstract
(57)【要約】
【課題】 更新時における書き換えの効率を向上させる
ことができると共に、書き換えによる誤動作を防止する
ことができる情報記憶装置を提供する。 【解決手段】 運用中に情報のダウンロードを行いメモ
リに記憶された情報のアップデート行う情報記憶装置で
あって、情報がダウンロードされる複数のメモリを複数
の領域に分割し、分割された領域毎に情報のダウンロー
ドすると共に情報の読み出しを行う様にした構成となっ
ている。
ことができると共に、書き換えによる誤動作を防止する
ことができる情報記憶装置を提供する。 【解決手段】 運用中に情報のダウンロードを行いメモ
リに記憶された情報のアップデート行う情報記憶装置で
あって、情報がダウンロードされる複数のメモリを複数
の領域に分割し、分割された領域毎に情報のダウンロー
ドすると共に情報の読み出しを行う様にした構成となっ
ている。
Description
【０００１】
【発明の属する技術分野】本発明は、フラッシュメモリ
等の書換可能な不揮発性記憶素子（ＲＯＭ）に記憶され
たプログラムやデータを最新バージョンの記憶内容に更
新する情報記憶装置に関し、特に、更新時における書き
換えの効率を向上させることができると共に、書き換え
による誤動作を防止することができる情報記憶装置に関
する。
等の書換可能な不揮発性記憶素子（ＲＯＭ）に記憶され
たプログラムやデータを最新バージョンの記憶内容に更
新する情報記憶装置に関し、特に、更新時における書き
換えの効率を向上させることができると共に、書き換え
による誤動作を防止することができる情報記憶装置に関
する。
【０００２】
【従来の技術】従来から、フラッシュメモリ等の書換可
能な不揮発性記憶素子（ＲＯＭ）にプログラムやデータ
を記憶させておき、有線や無線の通信網によるベース局
や基地局等からのダウンロードにより、上記書換可能な
ＲＯＭに記憶させておいたプログラムやデータを最新バ
ージョンの記憶内容にアップデートし更新することが知
られている。従来の上記書換可能なＲＯＭに記憶させて
おいたプログラムやデータを更新する装置における更新
に関係する主要部分の一例について図７の構成ブロック
図を用いて説明する。図７に示す様に、ＣＰＵあるいは
ＤＳＰ等のプロセッサ１にｂｏｏｔ用ＲＯＭ６と２個の
プログラムもしくはデータを格納した第１および第２の
ＲＯＭ３が並列に接続されている。ここで並列というの
は、この２個のＲＯＭ３はＣＰＵ１から見て同一のアド
レス空間を占めるということを意味している。例えば、
当初は図８に示す様に、上記ＣＰＵ１から見て、上記第
１および第２のＲＯＭ３は、同一のアドレス空間０〜６
００番地に同一のプログラムのルーチンＡ〜Ｅを有して
いる。また、上記ＣＰＵ１およびＲＯＭ３、ブートＲＯ
Ｍ６にはチップ選択信号生成部２が接続されている。上
記ＣＰＵ（ＤＳＰ）１は、通信網や記憶媒体等の外部か
らの入力により、チップ選択信号生成部２とＲＯＭ３、
６に対して上述したような記憶内容の新規記憶や最新バ
ージョンへの更新の指示や記憶アドレスの指示、さら
に、外部からの最新バージョン等のデータをＲＯＭ３、
６に送出したり、逆に、ＲＯＭ３、６に記憶されていた
内容をチップ選択信号生成部２を用いて読み出して外部
へ出力する処理を行う中央処理装置（または、デジタル
信号処理装置）である。上記チップ選択信号生成部２
は、予め後述する各々のＲＯＭ３に割り振られたアドレ
ス空間中のアドレス値やブート用ＲＯＭ６のアドレス値
が書き込まれ、上記ＣＰＵ１からの指示により、外部か
らの指示やデータ等が所定の記憶素子の所定のアドレス
に記憶され、また、逆に所定のアドレスから読み出して
出力される。
能な不揮発性記憶素子（ＲＯＭ）にプログラムやデータ
を記憶させておき、有線や無線の通信網によるベース局
や基地局等からのダウンロードにより、上記書換可能な
ＲＯＭに記憶させておいたプログラムやデータを最新バ
ージョンの記憶内容にアップデートし更新することが知
られている。従来の上記書換可能なＲＯＭに記憶させて
おいたプログラムやデータを更新する装置における更新
に関係する主要部分の一例について図７の構成ブロック
図を用いて説明する。図７に示す様に、ＣＰＵあるいは
ＤＳＰ等のプロセッサ１にｂｏｏｔ用ＲＯＭ６と２個の
プログラムもしくはデータを格納した第１および第２の
ＲＯＭ３が並列に接続されている。ここで並列というの
は、この２個のＲＯＭ３はＣＰＵ１から見て同一のアド
レス空間を占めるということを意味している。例えば、
当初は図８に示す様に、上記ＣＰＵ１から見て、上記第
１および第２のＲＯＭ３は、同一のアドレス空間０〜６
００番地に同一のプログラムのルーチンＡ〜Ｅを有して
いる。また、上記ＣＰＵ１およびＲＯＭ３、ブートＲＯ
Ｍ６にはチップ選択信号生成部２が接続されている。上
記ＣＰＵ（ＤＳＰ）１は、通信網や記憶媒体等の外部か
らの入力により、チップ選択信号生成部２とＲＯＭ３、
６に対して上述したような記憶内容の新規記憶や最新バ
ージョンへの更新の指示や記憶アドレスの指示、さら
に、外部からの最新バージョン等のデータをＲＯＭ３、
６に送出したり、逆に、ＲＯＭ３、６に記憶されていた
内容をチップ選択信号生成部２を用いて読み出して外部
へ出力する処理を行う中央処理装置（または、デジタル
信号処理装置）である。上記チップ選択信号生成部２
は、予め後述する各々のＲＯＭ３に割り振られたアドレ
ス空間中のアドレス値やブート用ＲＯＭ６のアドレス値
が書き込まれ、上記ＣＰＵ１からの指示により、外部か
らの指示やデータ等が所定の記憶素子の所定のアドレス
に記憶され、また、逆に所定のアドレスから読み出して
出力される。
【０００３】次に、上記チップ選択信号生成部２の構成
について、図９を用いてさらに詳しく説明する。図９に
おいて、チップ選択切り替えレジスタ２１は、ＣＰＵ１
のアドレス空間にユニークなアドレスを持ち、ＣＰＵ１
は、このレジスタ２１に予めそれぞれのＲＯＭ３に割り
当てられたアドレス値を書き込むことによって読み出し
／書き込みを行うＲＯＭ３を選択する。チップ選択切り
替えレジスタ２１の後段にマルチプレクサ２３が配設さ
れており、それによりｎ個のチップセレクトを生成する
ためにレジスタ２１はｌｏｇ２ｎビットで済む。チップ
セレクタ２２は、ＣＰＵ１の出力するアドレスからメモ
リ空間の選択信号を出力する様になっている。すなわ
ち、チップセレクタ２２は、ｂｏｏｔＲＯＭ６の選択信
号ＣＳｂと、第１および第２のＲＯＭ３が占有する空間
の選択信号ＣＳｒを出力し、ＲＯＭ３が占有する空間の
選択信号ＣＳｒをマルチプレクサ２３のイネーブルＥＮ
に入力することによりＲＯＭ３が占有する空間がＣＰＵ
１によって選択されていないときはＲＯＭ３の選択信号
ＣＳ１、ＣＳ２が出力されないようにしている。以上の
様に、ＣＰＵ１がＲＯＭ３の占有する空間にアクセスを
したとき、チップ選択切り替えレジスタ２１に登録され
たＲＯＭ３にアクセスすることができる。
について、図９を用いてさらに詳しく説明する。図９に
おいて、チップ選択切り替えレジスタ２１は、ＣＰＵ１
のアドレス空間にユニークなアドレスを持ち、ＣＰＵ１
は、このレジスタ２１に予めそれぞれのＲＯＭ３に割り
当てられたアドレス値を書き込むことによって読み出し
／書き込みを行うＲＯＭ３を選択する。チップ選択切り
替えレジスタ２１の後段にマルチプレクサ２３が配設さ
れており、それによりｎ個のチップセレクトを生成する
ためにレジスタ２１はｌｏｇ２ｎビットで済む。チップ
セレクタ２２は、ＣＰＵ１の出力するアドレスからメモ
リ空間の選択信号を出力する様になっている。すなわ
ち、チップセレクタ２２は、ｂｏｏｔＲＯＭ６の選択信
号ＣＳｂと、第１および第２のＲＯＭ３が占有する空間
の選択信号ＣＳｒを出力し、ＲＯＭ３が占有する空間の
選択信号ＣＳｒをマルチプレクサ２３のイネーブルＥＮ
に入力することによりＲＯＭ３が占有する空間がＣＰＵ
１によって選択されていないときはＲＯＭ３の選択信号
ＣＳ１、ＣＳ２が出力されないようにしている。以上の
様に、ＣＰＵ１がＲＯＭ３の占有する空間にアクセスを
したとき、チップ選択切り替えレジスタ２１に登録され
たＲＯＭ３にアクセスすることができる。
【０００４】
【発明が解決しようとする課題】以上説明した様な、従
来の情報記憶装置では、図８に示した様にプログラムの
ルーチンＡ〜Ｅを記憶したメモリ空間が連続して１つに
つながっているためプログラムの一部のアップデートに
おいてもＲＯＭ３内のすべての部分を書き換える必要が
あった。すなわち、具体例で説明すると、図１０の第２
のＲＯＭのイメージに示す様に、図１０の第１のＲＯＭ
のイメージに示すＤのルーチン（アドレス３００〜５０
０番地）を変更し、４０行増大するＤ’のルーチン（ア
ドレス３００〜５４０番地）とした場合、以後のＥのル
ーチンのアドレスもずれて５００〜６００番地から５４
０〜６４０番地になるので、ルーチンＤだけを書き換え
れば良いのではなく、全体を書き換えなければならない
ものであった。そのため、ダウンロードに要する時間が
アップデートの規模によらず大きいという欠点があっ
た。また、現在動作しているルーチンも、アップデート
されたＲＯＭでは、不測の事態により動作しなくなる可
能性があった。すなわち、具体例で説明すると、図１０
の第２のＲＯＭのイメージに示す様に、上記第２のＲＯ
Ｍを書き換えている時に第１のＲＯＭのＥのルーチンの
途中（例えば５２０行目）でプログラムの実行が停止さ
れた場合、第２のＲＯＭの書き換え終了後、すぐに第２
のＲＯＭでプログラムを継続して実行しようとしても、
上記第２のＲＯＭの５２０行目は書き換え後はＤ’のル
ーチンとなっているため正確なプログラムとはならず誤
動作してしまうものであった。さらに、ダウンロードと
ＲＯＭの切り替え用にｂｏｏｔＲＯＭを実装する必要が
あるため、部品点数が多くなる欠点もあった。本発明
は、上記事情に鑑みてなされたもので、更新時における
書き換えの効率を向上させることができると共に、書き
換えによる誤動作を防止することができる情報記憶装置
を提供することを目的とする。
来の情報記憶装置では、図８に示した様にプログラムの
ルーチンＡ〜Ｅを記憶したメモリ空間が連続して１つに
つながっているためプログラムの一部のアップデートに
おいてもＲＯＭ３内のすべての部分を書き換える必要が
あった。すなわち、具体例で説明すると、図１０の第２
のＲＯＭのイメージに示す様に、図１０の第１のＲＯＭ
のイメージに示すＤのルーチン（アドレス３００〜５０
０番地）を変更し、４０行増大するＤ’のルーチン（ア
ドレス３００〜５４０番地）とした場合、以後のＥのル
ーチンのアドレスもずれて５００〜６００番地から５４
０〜６４０番地になるので、ルーチンＤだけを書き換え
れば良いのではなく、全体を書き換えなければならない
ものであった。そのため、ダウンロードに要する時間が
アップデートの規模によらず大きいという欠点があっ
た。また、現在動作しているルーチンも、アップデート
されたＲＯＭでは、不測の事態により動作しなくなる可
能性があった。すなわち、具体例で説明すると、図１０
の第２のＲＯＭのイメージに示す様に、上記第２のＲＯ
Ｍを書き換えている時に第１のＲＯＭのＥのルーチンの
途中（例えば５２０行目）でプログラムの実行が停止さ
れた場合、第２のＲＯＭの書き換え終了後、すぐに第２
のＲＯＭでプログラムを継続して実行しようとしても、
上記第２のＲＯＭの５２０行目は書き換え後はＤ’のル
ーチンとなっているため正確なプログラムとはならず誤
動作してしまうものであった。さらに、ダウンロードと
ＲＯＭの切り替え用にｂｏｏｔＲＯＭを実装する必要が
あるため、部品点数が多くなる欠点もあった。本発明
は、上記事情に鑑みてなされたもので、更新時における
書き換えの効率を向上させることができると共に、書き
換えによる誤動作を防止することができる情報記憶装置
を提供することを目的とする。
【０００５】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、運用中に情報のダウンロードを行いメモ
リに記憶された情報のアップデート行う情報記憶装置に
おいて、情報がダウンロードされる複数のメモリを複数
の領域に分割し、分割された領域毎に情報のダウンロー
ドすると共に情報の読み出しを行う様にしたことを特徴
とする。本発明の他の特徴は、上記分割された複数の領
域のそれぞれが上記複数のメモリのそれぞれに一対一で
対応することである。
め、本発明は、運用中に情報のダウンロードを行いメモ
リに記憶された情報のアップデート行う情報記憶装置に
おいて、情報がダウンロードされる複数のメモリを複数
の領域に分割し、分割された領域毎に情報のダウンロー
ドすると共に情報の読み出しを行う様にしたことを特徴
とする。本発明の他の特徴は、上記分割された複数の領
域のそれぞれが上記複数のメモリのそれぞれに一対一で
対応することである。
【０００６】
【発明の実施の形態】以下に本発明の実施の形態を図を
用いて説明する。図１は、本発明による情報記憶装置の
一実施形態の構成ブロック図である。図１に示す様に、
この情報記憶装置は、ＣＰＵあるいはＤＳＰ等のプロセ
ッサ３１に５個のプログラムもしくはデータを格納する
ための第１〜第５のＲＯＭ３３が接続され、上記ＣＰＵ
３１および第１〜第５のＲＯＭ３３にチップ選択信号生
成部３５が接続される構成となっている。上記ＣＰＵ１
は、第１〜第５のＲＯＭ３３の内のいずれか一つのＲＯ
Ｍからプログラムもしくはデータを読み出すために、ま
ず予めチップ選択信号生成部３５内にあるレジスタに、
ある領域においてはどのＲＯＭからプログラムもしくは
データを読み出すかを登録しておく。このとき、ＣＰＵ
１のソフトウェアを作成する際に、例えばプログラムな
らばルーチンを、データならばデータの種類毎に各ＲＯ
Ｍ３３に収まるようにする。もちろん、各ＲＯＭ３３に
は複数のルーチンあるいは数種のデータが混在してもよ
いし、あるルーチンまたはある種のデータが複数のＲＯ
Ｍにまたがって存在してもよいが、ある程度きりの良い
ように各ＲＯＭ３３に収まるよう工夫する。すなわち、
この実施形態の場合、図２に示す様に、従来例（図８、
図１０）で説明したプログラムのルーチンＡ〜Ｅが各Ｒ
ＯＭにそれぞれ格納されている。従って、上記プログラ
ムのルーチンＡ〜Ｅをアップデートする場合一部を変更
するだけで事足りることとなる。すなわち、上記図２に
示す様な状態において、アップデートにより第４のＲＯ
ＭのＤのルーチン（アドレス０〜２００番地）を変更
し、４０行増大するＤ’のルーチンとする場合も、全体
（第１〜第５のＲＯＭ）を書き換える必要はなく、図３
に示す様に、第４のＲＯＭだけを書き換えれば良い。な
お、上記実施形態の場合、従来例との比較のため上記プ
ログラムのルーチンＡ〜Ｅを第１〜第５のＲＯＭ３３の
それぞれに格納する例で説明したが、これに限定される
ことなく、１つのＲＯＭを予め設定された複数の領域に
分け（図４参照：この場合０〜Ｋの領域）、この各領域
にそれぞれプログラムのルーチンもしくはデータを記憶
する様にしても良い。
用いて説明する。図１は、本発明による情報記憶装置の
一実施形態の構成ブロック図である。図１に示す様に、
この情報記憶装置は、ＣＰＵあるいはＤＳＰ等のプロセ
ッサ３１に５個のプログラムもしくはデータを格納する
ための第１〜第５のＲＯＭ３３が接続され、上記ＣＰＵ
３１および第１〜第５のＲＯＭ３３にチップ選択信号生
成部３５が接続される構成となっている。上記ＣＰＵ１
は、第１〜第５のＲＯＭ３３の内のいずれか一つのＲＯ
Ｍからプログラムもしくはデータを読み出すために、ま
ず予めチップ選択信号生成部３５内にあるレジスタに、
ある領域においてはどのＲＯＭからプログラムもしくは
データを読み出すかを登録しておく。このとき、ＣＰＵ
１のソフトウェアを作成する際に、例えばプログラムな
らばルーチンを、データならばデータの種類毎に各ＲＯ
Ｍ３３に収まるようにする。もちろん、各ＲＯＭ３３に
は複数のルーチンあるいは数種のデータが混在してもよ
いし、あるルーチンまたはある種のデータが複数のＲＯ
Ｍにまたがって存在してもよいが、ある程度きりの良い
ように各ＲＯＭ３３に収まるよう工夫する。すなわち、
この実施形態の場合、図２に示す様に、従来例（図８、
図１０）で説明したプログラムのルーチンＡ〜Ｅが各Ｒ
ＯＭにそれぞれ格納されている。従って、上記プログラ
ムのルーチンＡ〜Ｅをアップデートする場合一部を変更
するだけで事足りることとなる。すなわち、上記図２に
示す様な状態において、アップデートにより第４のＲＯ
ＭのＤのルーチン（アドレス０〜２００番地）を変更
し、４０行増大するＤ’のルーチンとする場合も、全体
（第１〜第５のＲＯＭ）を書き換える必要はなく、図３
に示す様に、第４のＲＯＭだけを書き換えれば良い。な
お、上記実施形態の場合、従来例との比較のため上記プ
ログラムのルーチンＡ〜Ｅを第１〜第５のＲＯＭ３３の
それぞれに格納する例で説明したが、これに限定される
ことなく、１つのＲＯＭを予め設定された複数の領域に
分け（図４参照：この場合０〜Ｋの領域）、この各領域
にそれぞれプログラムのルーチンもしくはデータを記憶
する様にしても良い。
【０００７】次に、上記ＲＯＭを複数の領域に分けて設
定する一般型の場合の実施形態について以下に説明す
る。図５は、上記一般型の情報記憶装置のブロック構成
図であり、図６は、図５に示したチップ選択信号生成部
の内部構成図である。図５に示したように、上記情報記
憶装置は、同一のメモリ空間を占有する第１〜第ｎのＲ
ＯＭ１〜ＲＯＭｎがＣＰＵに並列に接続されると共に、
上記ＣＰＵおよびＲＯＭ１〜ＲＯＭｎにチップ選択信号
生成部が接続される構成となっている。上記ＲＯＭ１〜
ＲＯＭｎは、図４に示す様に、それぞれｋ個の領域に分
割されている。それぞれの領域の容量はこの例では説明
の簡略化のために同一であるとするが、回路の小変更で
それぞれの領域の容量が異なった構成も実現可能であ
る。ＣＰＵは、各領域毎にＲＯＭ１〜ＲＯＭｎのうちの
いずれか一つのＲＯＭからデータもしくはプログラムを
読み出すために、まず予め図６においてチップ選択信号
生成部内にあるレジスタに、ある領域においてはどのＲ
ＯＭからデータもしくはプログラムを読み出すかを登録
しておく。このとき、ＣＰＵのソフトウェアを作成する
際に、例えばプログラムならばルーチンを、データなら
ばデータの種類毎に各領域に収まるようにする。もちろ
ん、各領域には複数のルーチンあるいは数種のデータが
混在してもよいし、あるルーチンまたはある種のデータ
が複数の領域にまたがって存在してもよいが、ある程度
きりの良いように各領域に収まるよう工夫する。それに
よりデータもしくはプログラムをアップデートする際に
は、一部のデータやルーチンを変更するだけで事足りる
様になる。
定する一般型の場合の実施形態について以下に説明す
る。図５は、上記一般型の情報記憶装置のブロック構成
図であり、図６は、図５に示したチップ選択信号生成部
の内部構成図である。図５に示したように、上記情報記
憶装置は、同一のメモリ空間を占有する第１〜第ｎのＲ
ＯＭ１〜ＲＯＭｎがＣＰＵに並列に接続されると共に、
上記ＣＰＵおよびＲＯＭ１〜ＲＯＭｎにチップ選択信号
生成部が接続される構成となっている。上記ＲＯＭ１〜
ＲＯＭｎは、図４に示す様に、それぞれｋ個の領域に分
割されている。それぞれの領域の容量はこの例では説明
の簡略化のために同一であるとするが、回路の小変更で
それぞれの領域の容量が異なった構成も実現可能であ
る。ＣＰＵは、各領域毎にＲＯＭ１〜ＲＯＭｎのうちの
いずれか一つのＲＯＭからデータもしくはプログラムを
読み出すために、まず予め図６においてチップ選択信号
生成部内にあるレジスタに、ある領域においてはどのＲ
ＯＭからデータもしくはプログラムを読み出すかを登録
しておく。このとき、ＣＰＵのソフトウェアを作成する
際に、例えばプログラムならばルーチンを、データなら
ばデータの種類毎に各領域に収まるようにする。もちろ
ん、各領域には複数のルーチンあるいは数種のデータが
混在してもよいし、あるルーチンまたはある種のデータ
が複数の領域にまたがって存在してもよいが、ある程度
きりの良いように各領域に収まるよう工夫する。それに
よりデータもしくはプログラムをアップデートする際に
は、一部のデータやルーチンを変更するだけで事足りる
様になる。
【０００８】本実施形態では、データもしくはプログラ
ムをダウンロードによってアップデートする際、そのデ
ータもしくはプログラムが存在する領域のみに対してア
ップロードを行う。図５を例にとって具体的に示すと、
いまＣＰＵがＲＯＭ１をプログラム、データを格納した
ＲＯＭとして使用して運用中であるとする（ＲＯＭの領
域は図４に示したように分けられているとする）。現在
運用中のプログラムは、メインルーチンが領域０〜３の
範囲に存在し、ダウンロードを行うプログラム（ルーチ
ン）、すなわち従来の例でいえばｂｏｏｔＲＯＭに格納
されていたプログラムの部分がメインルーチンの領域０
の部分に相当し、それ以外の領域にはそれぞれサブルー
チンあるいは各種データが格納されているものとする。
そしてプログラムのあるルーチンのアップデートを行う
よう要求がきたとき、例えばそれが領域７にあるサブル
ーチンと領域９にあるデータであるとする。この場合、
ＣＰＵは、ダウンロードを実行するときは領域０のルー
チンに飛び、チップセレクト生成部の領域選択レジスタ
の領域７と９の登録を例えばＲＯＭ２のものに変更し、
それに対してダウンロードされてきたデータ（プログラ
ムとデータ）の書き込みを行う。従来例と同様、運用中
に平行してダウンロードを行うことが可能で、ダウンロ
ードモードに入るときは前記の動作により、ダウンロー
ド中に運用状態に戻る場合は領域７と９の選択レジスタ
をＲＯＭ１に戻してから前のプログラムに戻る。領域７
と９のアップデートが終了したら領域７と９はＲＯＭ２
上のものを使用する。このときアップデートされた部分
が現在実行中の部分であればプログラムをリスタートさ
せる。あるいは現在実行中でもプログラムの実行にあま
り影響が出ない変更であるか、現在実行中でない場合
は、プログラムをリスタートさせずにダウンロード前あ
るいはダウンロードモード中に平行して実行していたル
ーチンに戻ることができる。
ムをダウンロードによってアップデートする際、そのデ
ータもしくはプログラムが存在する領域のみに対してア
ップロードを行う。図５を例にとって具体的に示すと、
いまＣＰＵがＲＯＭ１をプログラム、データを格納した
ＲＯＭとして使用して運用中であるとする（ＲＯＭの領
域は図４に示したように分けられているとする）。現在
運用中のプログラムは、メインルーチンが領域０〜３の
範囲に存在し、ダウンロードを行うプログラム（ルーチ
ン）、すなわち従来の例でいえばｂｏｏｔＲＯＭに格納
されていたプログラムの部分がメインルーチンの領域０
の部分に相当し、それ以外の領域にはそれぞれサブルー
チンあるいは各種データが格納されているものとする。
そしてプログラムのあるルーチンのアップデートを行う
よう要求がきたとき、例えばそれが領域７にあるサブル
ーチンと領域９にあるデータであるとする。この場合、
ＣＰＵは、ダウンロードを実行するときは領域０のルー
チンに飛び、チップセレクト生成部の領域選択レジスタ
の領域７と９の登録を例えばＲＯＭ２のものに変更し、
それに対してダウンロードされてきたデータ（プログラ
ムとデータ）の書き込みを行う。従来例と同様、運用中
に平行してダウンロードを行うことが可能で、ダウンロ
ードモードに入るときは前記の動作により、ダウンロー
ド中に運用状態に戻る場合は領域７と９の選択レジスタ
をＲＯＭ１に戻してから前のプログラムに戻る。領域７
と９のアップデートが終了したら領域７と９はＲＯＭ２
上のものを使用する。このときアップデートされた部分
が現在実行中の部分であればプログラムをリスタートさ
せる。あるいは現在実行中でもプログラムの実行にあま
り影響が出ない変更であるか、現在実行中でない場合
は、プログラムをリスタートさせずにダウンロード前あ
るいはダウンロードモード中に平行して実行していたル
ーチンに戻ることができる。
【０００９】図６にＲＯＭ切り替えを実現するためのチ
ップ選択信号生成部の一構成例を示す。図６において、
ＲＯＭのチップ選択切り替えレジスタおよびＲＯＭの領
域選択切り替えレジスタは、ＣＰＵのアドレス空間にユ
ニークなアドレスを持っている。チップ選択切り替えレ
ジスタは領域の数ｋ個あり、それぞれの領域に対応して
いる。ＣＰＵが各領域毎のレジスタにあらかじめそれぞ
れのＲＯＭに割り当てられた値を書き込むことによって
読み出し、書き込みを行うＲＯＭをそれぞれの領域毎に
選択することができる。次に領域選択切り替えレジスタ
にそれぞれの領域にどのＲＯＭを使用するかという情報
を書き込んでおくことによって、ＣＰＵが出力するアド
レス信号から、対応する領域のチップ選択切り替えレジ
スタの信号を選択する。その後段にマルチプレクサを置
くことによりｎ個のチップセレクトを生成するためには
レジスタはｌｏｇ２ｎビットで済む。この場合、領域選
択切り替えレジスタが従来技術でいうところのチップ選
択の役を兼ねていて、ＣＰＵがＲＯＭ１〜ＲＯＭｎが占
めるアドレス空間以外のアドレスをアクセスしていると
きにはＣＳｘ信号をアクティブにしないので、従来技術
でいうところのチップ選択は省略することができる。以
上の手段によってＣＰＵがＲＯＭ１〜ＲＯＭｎが占有す
る空間にアクセスをしたとき、チップ選択切り替えレジ
スタに登録されたＲＯＭにアクセスすることができる。
以上の様に、この実施形態によれば、プログラムのルー
チンあるいは変更のあるデータのみをダウンロードすれ
ばよいのでダウンロード時間が従来方式の１／ｋに短縮
できる。また、従来はダウンロード後ＲＯＭを切り替え
る際リスタートしなければならなかったが、本方式では
ダウンロードしたルーチンあるいはデータがそれまで使
用されていなければリスタートする必要がない。また、
従来は現在動作しているルーチンで変更のないものまで
ダウンロードしていて、不測の事態によりその現在動作
しているルーチンが書き変わってしまうおそれがあった
が、本方式ではそれがなく、信頼性が向上する。また、
従来あったｂｏｏｔＲＯＭの部分を分割された領域のい
ずれかに持てばよいので、部品点数を削減することがで
きる。
ップ選択信号生成部の一構成例を示す。図６において、
ＲＯＭのチップ選択切り替えレジスタおよびＲＯＭの領
域選択切り替えレジスタは、ＣＰＵのアドレス空間にユ
ニークなアドレスを持っている。チップ選択切り替えレ
ジスタは領域の数ｋ個あり、それぞれの領域に対応して
いる。ＣＰＵが各領域毎のレジスタにあらかじめそれぞ
れのＲＯＭに割り当てられた値を書き込むことによって
読み出し、書き込みを行うＲＯＭをそれぞれの領域毎に
選択することができる。次に領域選択切り替えレジスタ
にそれぞれの領域にどのＲＯＭを使用するかという情報
を書き込んでおくことによって、ＣＰＵが出力するアド
レス信号から、対応する領域のチップ選択切り替えレジ
スタの信号を選択する。その後段にマルチプレクサを置
くことによりｎ個のチップセレクトを生成するためには
レジスタはｌｏｇ２ｎビットで済む。この場合、領域選
択切り替えレジスタが従来技術でいうところのチップ選
択の役を兼ねていて、ＣＰＵがＲＯＭ１〜ＲＯＭｎが占
めるアドレス空間以外のアドレスをアクセスしていると
きにはＣＳｘ信号をアクティブにしないので、従来技術
でいうところのチップ選択は省略することができる。以
上の手段によってＣＰＵがＲＯＭ１〜ＲＯＭｎが占有す
る空間にアクセスをしたとき、チップ選択切り替えレジ
スタに登録されたＲＯＭにアクセスすることができる。
以上の様に、この実施形態によれば、プログラムのルー
チンあるいは変更のあるデータのみをダウンロードすれ
ばよいのでダウンロード時間が従来方式の１／ｋに短縮
できる。また、従来はダウンロード後ＲＯＭを切り替え
る際リスタートしなければならなかったが、本方式では
ダウンロードしたルーチンあるいはデータがそれまで使
用されていなければリスタートする必要がない。また、
従来は現在動作しているルーチンで変更のないものまで
ダウンロードしていて、不測の事態によりその現在動作
しているルーチンが書き変わってしまうおそれがあった
が、本方式ではそれがなく、信頼性が向上する。また、
従来あったｂｏｏｔＲＯＭの部分を分割された領域のい
ずれかに持てばよいので、部品点数を削減することがで
きる。
【００１０】
【発明の効果】以上の様に、本発明によれば、更新時に
おける書き換えの効率を向上させることができると共
に、書き換えによる誤動作を防止することができる。
おける書き換えの効率を向上させることができると共
に、書き換えによる誤動作を防止することができる。
【図１】本発明による情報記憶装置の一実施形態の構成
ブロック図である。
ブロック図である。
【図２】図１に示したＲＯＭ内のメモリ空間の説明図で
ある。
ある。
【図３】図１に示したＲＯＭ内のアップデート後のメモ
リ空間の説明図である。
リ空間の説明図である。
【図４】図５に示したＲＯＭ内のメモリ空間の説明図で
ある。
ある。
【図５】本発明による情報記憶装置の他の実施形態の構
成ブロック図である。
成ブロック図である。
【図６】図５に示したチップ選択信号生成部の構成ブロ
ック図である。
ック図である。
【図７】従来の情報記憶装置の構成ブロック図である。
【図８】図７に示したＲＯＭ内のメモリ空間の説明図で
ある。
ある。
【図９】図１に示したチップ選択信号生成部の構成ブロ
ック図である。
ック図である。
【図１０】図７に示したＲＯＭ内のメモリ空間の説明図
である。
である。
１、３１…ＣＰＵ、 ２、３５…
チップ選択信号生成部、３、３３…ＲＯＭ、
６…ｂｏｏｔＲＯＭ、７、９…領域、２１
…チップ選択切り替えレジスタ、 ２２…チップセ
レクタ、２３…マルチプレクサ、
チップ選択信号生成部、３、３３…ＲＯＭ、
６…ｂｏｏｔＲＯＭ、７、９…領域、２１
…チップ選択切り替えレジスタ、 ２２…チップセ
レクタ、２３…マルチプレクサ、
Claims (2)
- 【請求項１】 運用中に情報のダウンロードを行いメモ
リに記憶された情報のアップデートを行う情報記憶装置
であって、ダウンロードされた情報を記憶するためのメ
モリを複数の領域に分割し、分割された領域毎に情報の
ダウンロードを行い、アップデートする様にしたことを
特徴とする情報記憶装置。 - 【請求項２】 上記メモリが複数個用意されており、上
記分割された複数の領域のそれぞれが前記複数のメモリ
のそれぞれに一対一で対応することを特徴とする請求項
１に記載の情報記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31416799A JP2001134429A (ja) | 1999-11-04 | 1999-11-04 | 情報記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31416799A JP2001134429A (ja) | 1999-11-04 | 1999-11-04 | 情報記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001134429A true JP2001134429A (ja) | 2001-05-18 |
Family
ID=18050062
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31416799A Pending JP2001134429A (ja) | 1999-11-04 | 1999-11-04 | 情報記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001134429A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003044307A (ja) * | 2001-07-31 | 2003-02-14 | Nec Corp | 無線通信機と、そのブートプログラム書き換え方法及びプログラム |
-
1999
- 1999-11-04 JP JP31416799A patent/JP2001134429A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003044307A (ja) * | 2001-07-31 | 2003-02-14 | Nec Corp | 無線通信機と、そのブートプログラム書き換え方法及びプログラム |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20061031 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20090123 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20090428 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090714 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20091117 |