JP2001209763A - １チップマイクロコンピュータおよびそれを内蔵したｉｃカード - Google Patents

Abstract

(57)【要約】 【課題】 各アプリケーションプログラムを、それが配
置されている内蔵メモリのアドレスを考慮することなく
実行できるようにする。 【解決手段】 アプリケーションプログラム領域３３を
有する内蔵メモリ１３を備え、所定の基準アドレス（Ｃ
ＰＵ出力アドレスＡ₁ ）とアプリケーションプログラム
領域３３に格納された複数のアプリケーションプログラ
ムの先頭アドレスとの差分値Ａ₂ を、実行する各アプリ
ケーションプログラム毎に設定し、基準アドレスと各差
分値Ａ₂ とに基づいて各アプリケーションプログラムを
実行する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、内蔵メモリ内に複
数のアプリケーションプログラムを格納し、それらを実
行する１チップマイクロコンピュータおよびそれを内蔵
したＩＣカードに関するものである。

【０００２】

【従来の技術】従来、プログラム用メモリを内蔵し、そ
のプログラム用メモリに格納されたアプリケーションプ
ログラムを実行する１チップマイクロコンピュータが知
られている。この種の従来の１チップマイクロコンピュ
ータでは、プログラム用メモリの容量の制限などから、
１つの１チップマイクロコンピュータにおいて実行でき
るアプリケーションプログラムが通常１種類に限定され
ていた。

【０００３】また、複数のアプリケーションプログラム
に対応可能な１チップマイクロコンピュータであって
も、プログラム用メモリの固定されたアドレスを先頭ア
ドレスとしてアプリケーションプログラムを格納してお
き、その中から１つのアプリケーションプログラムを選
択して実行できるに留まっていた。

【０００４】一方、近年において、１チップマイクロコ
ンピュータに内蔵されるプログラム用メモリとしては、
記憶容量の増大とともに、その種類も従来の読み出し専
用メモリ（ＲＯＭ）の他に、フラッシュメモリなどの大
容量の不揮発性メモリ等が開発され、多様化している。

【０００５】また、上記のような１チップマイクロコン
ピュータを内蔵した電子カード、即ちＩＣカードにおい
ては、電子現金、電子チケット、電子社員証など、複数
のアプリケーションプログラムを動作可能にしたいとい
う要望が高まっている。このような要望に対応するため
には、ＩＣカードに内蔵される１チップマイクロコンピ
ュータにおいて、それに格納される各アプリケーション
プログラムの実行制御を柔軟に行い得ることが必要であ
る。

【０００６】上記従来の１チップマイクロコンピュータ
において、複数のアプリケーションプログラムを実行す
ることは、次のような手法により実現することができ
る。

【０００７】まず、１チップマイクロコンピュータに搭
載されたオペレーティングシステムなどのシステムプロ
グラムにおいて、各アプリケーションプログラムのスタ
ートアドレスと、アプリケーションプログラム１つ当た
りのサイズとをあらかじめ決めておく。

【０００８】次に、上記スタートアドレスからアプリケ
ーションプログラムの実行コードが配置されるように、
あらかじめパーソナルコンピュータ（ＰＣ）等の端末装
置上において、１チップマイクロコンピュータ用のクロ
ス開発環境を用いて実行コードを生成し、これを１チッ
プマイクロコンピュータのプログラム用メモリに配置す
る。

【０００９】そして、ＩＣカードのシステムプログラム
は、ＰＣ側のプログラムから所定のアプリケーションプ
ログラムの実行指令を受け取ると、そのアプリケーショ
ンプログラムが格納されたアドレスへの分岐命令を実行
する。また、他のアプリケーションプログラムを実行す
るときには、そのアプリケーションに割り当てられたア
ドレスヘの分岐命令を実行する。

【００１０】一方、特許第２９０９１０９号公報には、
図９に示すように、連続したメモリ領域への異種データ
の格納およびアクセスを柔軟に行うために、バッテリに
よりバックアップされたシステムメモリ（図示せず）と
アドレスデコーダ１０１、バックアップデータの先頭ア
ドレスを示すベースレジスタ１０２、バンク切り替え用
のページレジスタ１０３、アドレス加算器、即ちアダー
１０４およびセレクタ１０５からなるメモリ制御装置が
開示されている。

【００１１】上記装置において、アドレスデコーダ１０
１は、入力されたアドレスが変換対象アドレスか否かを
判別する。ベースレジスタ１０２はアドレス変換用の先
頭アドレスを格納している。ページレジスタ１０３はバ
ンク切り替えによってアドレス変換を行う。アダー１０
４は、ベースレジスタ１０２に設定されたベースアドレ
ス値に、ベースレジスタ１０２に設定されたバンクアド
レスを加えて、加算アドレス１０６を生成する。セレク
タ１０５は、アドレスデコーダ１０１の判別結果に基づ
いて、加算アドレス１０６と非加算アドレス１０７との
何れか一方をメモリアドレスとして出力する。

【００１２】上記のメモリ制御装置では、バックアップ
対象データをシステムメモリから読み出すときに非加算
アドレス１０７をメモリアドレスとして与え、バックア
ップすべきデータをシステムメモリに書き込むときに加
算アドレス１０６をメモリアドレスとして与えることに
より、連続したメモリ空間に対して異種データを格納で
きるようにしている。

【００１３】

【発明が解決しようとする課題】１つの１チップマイク
ロコンピュータが複数のアプリケーションプログラムに
対応するには、それぞれ独立して開発されたアプリケー
ションプログラムを同一メモリの連続したアドレス空間
上に混在させることになる。この場合には、各アプリケ
ーションプログラムに対し、それぞれのアプリケーショ
ンプログラムが使用するアドレス空間同士が干渉し合わ
ないように、固有のアドレス空間を割り当てる必要があ
る。

【００１４】通常、アプリケーションプログラムは、プ
ログラム開発者がコード生成したアドレスに正しく配置
されなければ、正常に動作しない。

【００１５】また、１チップマイクロコンピュータのメ
モリ構成が、バンク切り替え（前記公報に記載）やセグ
メント分割で管理される場合には、各バンク単位あるい
は各セグメント単位毎にアプリケーションプログラムを
配置させることも考えられる。しかしながら、この場合
にはプログラムの格納数がシステムで許容されるバンク
数あるいはセグメント数に限定されてしまう。

【００１６】また、格納するアプリケーションプログラ
ムのサイズが１つのバンク単位あるいはセグメント単位
よりも十分小さい場合には、プログラムメモリの多くの
部分が無駄になってしまう。

【００１７】また、フラッシュメモリやＥＥＰＲＯＭな
どの不揮発性メモリをプログラムメモリとして搭載した
多目的ＩＣカードのように、仕様や用途に応じて使用す
るアプリケーションに複数の組み合わせがある場合、各
アプリケーションプログラムの配置順や配置アドレスは
ＩＣカード毎に異なる。

【００１８】また、ＩＣカードが発行された後に、新し
いアプリケーションプログラムをＩＣカードのプログラ
ムメモリへ追加する場合、追加するアプリケーションプ
ログラムのコードをＩＣカードのプログラムメモリの空
いた領域に対応させて、ＩＣカード発行者が再構築させ
る必要がある。このような操作は非常に複雑であり、セ
キュリティの面からも好ましくない。

【００１９】また、前記公報に記載の構成では、ベース
レジスタ１０２とページレジスタ１０３との出力を加算
して得られた加算アドレスをメモリアドレスの一部とし
てメモリへ与えることにより、異種データの格納、格納
データサイズの増減が行えるとされているものの、この
装置の目的はデータのバックアップであり、それぞれの
領域に格納したデータをプログラムとして実行するよう
には構成されていない。

【００２０】したがって、本発明は、アプリケーション
プログラム開発時には、そのプログラムが１チップマイ
クロコンピュータ上で配置されるアドレスを考慮するこ
となく独立して開発できることを可能にし、かつ１チッ
プマイクロコンピュータ上に配置する際に複雑なマッピ
ング作業を発生させず、さらに１チップマイクロコンピ
ュータ内でそのプログラムが実行される際に、ＣＰＵが
各アプリケーションプログラムが配置されているアドレ
スを考慮することなくソフトウエアを実行できることを
可能にする１チップマイクロコンピュータおよびそれを
内蔵したＩＣカードの提供を目的としている。

【００２１】

【課題を解決するための手段】本発明の１チップマイク
ロコンピュータは、プログラム格納領域を有する内蔵メ
モリを備え、所定の基準アドレスと前記プログラム格納
領域に格納された複数のアプリケーションプログラムの
先頭アドレスとの差分値を、実行する各アプリケーショ
ンプログラム毎に設定し、前記基準アドレスと各差分値
とに基づいて各アプリケーションプログラムを実行する
ことを特徴としている。

【００２２】上記構成によれば、プログラム格納領域に
格納された複数のアプリケーションプログラムの何れか
を実行する場合には、そのアプリケーションプログラム
の先頭アドレスと所定の基準アドレスとの差分値が設定
され、この差分値と前記基準アドレスとに基づいて、ア
プリケーションプログラムが実行される。

【００２３】したがって、プログラム格納領域の異なる
アドレスに格納された任意のアプリケーションプログラ
ムを容易に実行することができる。

【００２４】即ち、１チップマイクロコンピュータ内で
アプリケーションプログラムを実行する際に、それを実
行するＣＰＵは、各アプリケーションプログラムが配置
されている、各アプリケーションプログラム毎に異なる
アドレスを考慮することなく実行することができる。

【００２５】また、アプリケーションプログラム開発時
には、そのプログラムが１チップマイクロコンピュータ
上で配置されるアドレスを考慮することなく独立して開
発することができる。

【００２６】また、アプリケーションプログラムを１チ
ップマイクロコンピュータ上に配置する際には、複雑な
マッピング作業が不要である。

【００２７】また、本発明の１チップマイクロコンピュ
ータは、プログラム格納領域を有する内部メモリと、ベ
ースレジスタと、所定の基準アドレスと前記プログラム
格納領域に格納された複数のアプリケーションプログラ
ムの先頭アドレスとの差分値を、実行する各アプリケー
ションプログラム毎にベースレジスタに設定する差分値
設定手段と、前記基準アドレスおよびこれとは異なる非
加算アドレスを供給するアドレス供給手段と、ベースレ
ジスタが保持する前記差分値とアドレス供給手段から供
給される基準アドレスとを加算する加算手段と、前記加
算手段により生成された加算アドレスとアドレス供給手
段から供給された非加算アドレスとの何れか一方を内蔵
メモリのアドレスの少なくとも一部として選択するアド
レス選択手段とを備えていることを特徴としている。

【００２８】上記の構成によれば、プログラム格納領域
に格納された複数のアプリケーションプログラムの何れ
かを実行する場合には、そのアプリケーションプログラ
ムの先頭アドレスと所定の基準アドレスとの差分値が差
分値設定手段によりベースレジスタに設定される。

【００２９】また、アドレス供給手段は、基準アドレス
およびこれとは異なる非加算アドレスを供給する。加算
手段は、ベースレジスタが保持する差分値とアドレス供
給手段から供給される基準アドレスとを加算する。アド
レス選択手段は、加算手段により生成された加算アドレ
スとアドレス供給手段から供給された非加算アドレスと
の何れか一方を内蔵メモリのアドレスの少なくとも一部
として選択する。

【００３０】即ち、アドレス選択手段は、アプリケーシ
ョンプログラムを実行する場合、加算アドレスを内蔵メ
モリのアドレスの少なくとも一部として選択し、アプリ
ケーションプログラム以外の例えばシステムプログラム
を実行する場合、非加算アドレスを内蔵メモリのアドレ
スの少なくとも一部として選択する。

【００３１】したがって、プログラム格納領域の異なる
アドレスに格納された任意のアプリケーションプログラ
ムを容易に実行することができる。

【００３２】即ち、１チップマイクロコンピュータ内で
アプリケーションプログラムを実行する際に、それを実
行するＣＰＵは、各アプリケーションプログラムが配置
されている、各アプリケーションプログラム毎に異なる
アドレスを考慮することなく実行することができる。

【００３３】また、アプリケーションプログラム開発時
には、そのプログラムが１チップマイクロコンピュータ
上で配置されるアドレスを考慮することなく独立して開
発することができる。

【００３４】また、アプリケーションプログラムを１チ
ップマイクロコンピュータ上に配置する際には、複雑な
マッピング作業が不要である。

【００３５】上記の１チップマイクロコンピュータにお
いて、前記プログラム格納領域は、複数のセグメントの
領域からなり、一つのセグメント内に複数のアプリケー
ションプログラムが格納される構成としてもよい。

【００３６】上記の構成によれば、内蔵メモリに格納可
能なアプリケーションプログラムの数が例えばセグメン
ト数に限定されることなく、セグメント数を超えて多数
個格納可能である。また、例えば１セグメントの領域に
この領域の容量に比べて大きさの小さいアプリケーショ
ンプログラムが一つのみ格納されて、残りのメモリ領域
が無駄になる事態を確実に防止することができる。

【００３７】また、上記の１チップマイクロコンピュー
タは、メモリ空間内におけるアプリケーションプログラ
ムの配置を管理し、複数のアプリケーションプログラム
を内蔵メモリのプログラム格納領域における任意のアド
レスに格納するメモリ管理手段を備えている構成として
もよい。

【００３８】上記の構成によれば、メモリ管理手段は、
アプリケーションプログラムを作成する端末側、例えば
パーソナルコンピュータから転送されて来た複数のアプ
リケーションプログラムを内蔵メモリの任意の領域に任
意のサイズで格納する。

【００３９】このようして複数のアプリケーションプロ
グラムが内部メモリに書き込まれた場合であっても、本
１チップマイクロコンピュータでは、各アプリケーショ
ンプログラムを容易に実行することができる。

【００４０】また、アプリケーションプログラム作成時
には、そのプログラムが配置される内蔵メモリ上のアド
レスを考慮する必要がなく、各アプリケーションプログ
ラムを独立かつ自由に開発することができる。

【００４１】また、上記の１チップマイクロコンピュー
タは、前記選択手段がその選択動作を制御するための制
御レジスタを有し、この制御レジスタおよび前記ベース
レジスタがメモリマップドＩ／Ｏ方式である構成として
もよい。

【００４２】上記の構成によれば、ベースレジスタや制
御レジスタに対して値を書き込んだり読み出したりする
場合、これらが配置されているアドレスに対してメモリ
アクセス命令を発行するのみでよい。したがって、これ
らレジスタの制御が容易である。

【００４３】また、本発明のＩＣカードは、上記の何れ
かの１チップマイクロコンピュータを内蔵している構成
である。

【００４４】上記の構成によれば、複数のアプリケーシ
ョンプログラムを１チップマイクロコンピュータの内蔵
メモリ上に柔軟に構成可能なＩＣカードを実現すること
ができる。

【００４５】

【発明の実施の形態】本発明の実施の一形態を図１ない
し図８に基づいて以下に説明する。本発明の実施の形態
において、１チップマイクロコンピュータは、図２に示
すＩＣカード１に搭載されている。同図は、ＩＣカード
システムを示すブロック図であり、このシステムはＩＣ
カード１、情報端末装置としての例えばパーソナルコン
ピュータ（以下、ＰＣと略称する）２、ＩＣカード１の
リーダ・ライタ３から構成される。なお、リーダ・ライ
タ３は、独立したものとせず、ＰＣ２のＩＣカードスロ
ットに内蔵されている構成であってもよい。

【００４６】ＰＣ２は、ＩＣカード応用システムのＰＣ
側プログラムを搭載しており、ＩＣカード１にアプリケ
ーションプログラムコードをダウンロードしたり、ＩＣ
カード１に対してコマンドの送受信を行うようになって
いる。また、リーダ・ライタ３に対してコマンドの送受
信を行うようになっている。

【００４７】図３に示すように、ＩＣカード１に搭載さ
れた１チップマイクロコンピュータ１１は、ＣＰＵ（差
分値設定手段、アドレス供給手段、メモリ管理手段）１
２、内蔵メモリ１３、ベースアドレス加算制御回路１
４、ＵＡＲＴ（Universal Asynchronous Receiver Tran
smitter ：汎用非同期送受信回路）１５および周辺回路
１６を備えている。

【００４８】上記ＣＰＵ１２は、システムプログラムや
アプリケーションプログラムを実行するものである。内
蔵メモリ１３は、システムプログラムやアプリケーショ
ンプログラムを格納したり、ＣＰＵ１２の作業領域とし
て使用され、不揮発性領域を含む。ベースアドレス加算
制御回路１４は、後述のように、アドレスの制御を行う
ものである。ＵＡＲＴ１５はリーダ・ライタ３と通信を
行うためのものである。周辺回路１６はタイマ等からな
る。これら各ブロックは、ＣＰＵ１２が入出力するアド
レス線（出力のみ）やデータ線、データ読出し・書込み
やブロック活性化のための制御線などで接続されてい
る。

【００４９】上記のＣＰＵ１２、ベースアドレス加算制
御回路１４および内蔵メモリ１３の関係を詳細に示すと
図１に示すものとなる。

【００５０】同図に示すように、ベースアドレス加算制
御回路１４は、ベースレジスタ２１、加算器（加算手
段）２２、制御レジスタ２３、制御回路２４およびセレ
クタ２５を備えている。上記ベースレジスタ２１および
制御レジスタ２３はメモリマップドＩ／Ｏ方式のものと
なっている。また、制御レジスタ２３、制御回路２４お
よびセレクタ２５はアドレス選択手段を構成している。

【００５１】上記のベースレジスタ２１は、アプリケー
ションプログラムを内蔵メモリ１３に配置するときの先
頭アドレスと所定の基準アドレスとの差分値を格納す
る。このベースレジスタ２１への書き込みは内蔵メモリ
１３に格納されたシステムプログラムに基づいてＣＰＵ
１２が行う。

【００５２】加算器２２は、ＣＰＵ１２から出力される
ＣＰＵ出力アドレスＡ₁ （基準アドレス）とベースレジ
スタ２１から得られる差分アドレス、即ち差分値Ａ₂ と
を加算し、加算アドレスＡ₃ を生成する。

【００５３】セレクタ２５は、制御回路からの制御信号
に基づいて、内蔵メモリ１３に出力する信号を選択す
る。

【００５４】制御レジスタ２３は、内蔵メモリ１３の使
用されるメモリ領域に応じて、内蔵メモリ１３に加算ア
ドレスＡ₃ または非加算アドレス（ＣＰＵ出力アドレス
Ａ₁）が入力されるように選択制御を行う（選択制御オ
ン）か、もしくはこの選択制御を行わずに、使用するメ
モリ領域がどのメモリ領域であっても常にＣＰＵ出力ア
ドレスＡ₁ が入力されるようにするかを選択し、その選
択結果を制御回路２４に出力する。この制御レジスタ２
３の制御はＣＰＵ１２が行う。

【００５５】制御回路２４は、制御レジスタ２３の上記
選択結果に基づき、内蔵メモリ１３に格納されているシ
ステムプログラムといくつかのアプリケーションプログ
ラムとのうちのシステムプログラムをＣＰＵ１２が実行
するときに、ＣＰＵ出力アドレスＡ₁ が内蔵メモリ１３
のアドレス（実効アドレスＡ₄ ) として出力され、ＣＰ
Ｕ１２がアプリケーションプログラムを実行するとき
に、加算アドレスＡ₃ が内蔵メモリ１３のアドレス（実
効アドレスＡ₄ ) として出力されるように、セレクタ２
５を制御する。

【００５６】この場合、制御回路２４は、ＣＰＵ出力ア
ドレスＡ₁ を入力しており、制御レジスタ２３の設定が
セレクタ２５の選択制御オンであるとき、アドレス信号
（ＣＰＵ出力アドレスＡ₁ ）をデコードしてセレクタ２
５への制御信号を作成する。

【００５７】図４は、１チップマイクロコンピュータ１
１の内蔵メモリ１３のマップである。内蔵メモリ１３は
ｎ個のセグメントから構成されている。

【００５８】セグメント０は、システムプログラム領域
３１とＣＰＵ１２に内蔵のレジスタ領域３２とに割り当
てられている。システムプログラム領域３１は、ＲＯＭ
やフラッシュメモリなどの不揮発性メモリからなる。レ
ジスタ領域３２は、ベースレジスタ２１および制御レジ
スタ２３を含み、これらに対してはＣＰＵ１２のメモリ
アクセス命令により、容易にアクセス可能となってい
る。

【００５９】セグメントｎは、ＣＰＵ１２の作業領域３
４であり、ＲＡＭに割り当てられている。

【００６０】これらシステムプログラム領域３１、レジ
スタ領域３２および作業領域３４のアドレスについて
は、ベースレジスタ２１が保持する差分値Ａ₂ を加算せ
ずに内蔵メモリ１３に与えられる。

【００６１】上記のセグメント０、ｎ以外のセグメント
１〜（ｎ−１）は、複数のアプリケーションプログラム
領域（プログラム格納領域）３３であり、不揮発性メモ
リやＲＡＭに割り当てられている。このアプリケーショ
ンプログラム領域３３のアドレスについては、ＣＰＵ出
力アドレスＡ₁ にベースレジスタ２１が保持する差分値
Ａ₂ を加算して内蔵メモリ１３に与えられる。

【００６２】図５は、任意の１セグメントのアプリケー
ションプログラム領域３３内に複数のアプリケーション
プログラムを格納したときのメモリマップである。ここ
では、１セグメント６４ＫＢｙｔｅのアプリケーション
プログラム領域内に２５６Ｂｙｔｅ毎に最大２５６種類
のアプリケーションプログラムを格納している。

【００６３】上記の構成において、１チップマイクロコ
ンピュータ１１は、内蔵メモリ１３のアプリケーション
プログラム領域３３に格納されたアプリケーションプロ
グラムの１つを実行する場合、まず、例えば実行対象の
アプリケーションプログラムが格納されたアプリケーシ
ョンプログラム領域３３の先頭アドレスを基準アドレス
とし、この基準アドレスとアプリケーションプログラム
領域３３に配置されているアプリケーションプログラム
の先頭アドレスとの差分値をベースレジスタ２１に格納
する。この処理は、システムプログラム領域３１に格納
されたシステムプログラムによって、即ちシステムプロ
グラムに基づきＣＰＵ１２によって行われる。このと
き、内蔵メモリ１３には、ＣＰＵ出力アドレスＡ₁ が入
力される。

【００６４】次に、システムプログラムが内蔵メモリ１
３のアプリケーションプログラムが格納されたアプリケ
ーションプログラム領域３３の前記基準アドレスヘの分
岐命令を実行すると、このとき以後、内蔵メモリ１３に
は加算アドレスＡ₃ が実効アドレスＡ₄ として入力され
る。

【００６５】その後、アプリケーションプログラムが終
了し、システムプログラムヘの分岐命令を実行すると、
このとき以後、内蔵メモリ１３には再びＣＰＵ出力アド
レスＡ₁ がアドレスとして入力される。

【００６６】また、内蔵メモリ１３に格納された別のア
プリケーションプログラムを実行する場合には、ベース
レジスタ２１にそのアプリケーションプログラムについ
ての差分値Ａ₂ を格納する。そして、処理を基準アドレ
スに分岐させると、そのアプリケーションプログラムが
実行される。

【００６７】このことは、上記差分値Ａ₂ をベースレジ
スタ２１に格納することにより、異なるアプリケーショ
ンプログラムをこのプログラムが格納されたアプリケー
ションプログラム領域３３における実際の配置アドレス
に依存せずに実行できることを示している。

【００６８】図６には、ＣＰＵ出力アドレスＡ₁ および
ベースアドレス加算制御回路１４の構成をさらに詳細に
示している。

【００６９】同図に示すように、ＣＰＵ出力アドレスＡ
₁ は、ａ₂₃〜ａ₀ の２４Ｂｉｔから構成されている。こ
のうちａ₂₃〜ａ₁₆の８Ｂｉｔは、セグメント部として割
り当てられており、 ＣＰＵ１２がアクセス可能な連続し
たアドレス空間を６４ＫＢｙｔｅ単位で分割できるよう
に構成されている。この８Ｂｉｔは、実効アドレスＡ ₄
の一部となり、制御回路２４にも入力される。アドレス
上位ａ₁₅〜ａ₈ の８Ｂｉｔは、セレクタ２５と加算器２
２に入力される。この８Ｂｉｔに、ベースレジスタ２１
に設定された差分値Ａ₂ を加算した値は、実効アドレス
Ａ₄ の一部となる。アドレス下位ａ₇ 〜ａ₀ の８Ｂｉｔ
は、そのまま実効アドレスＡ₄ の一部となる。

【００７０】本実施の形態では、ベースレジスタ２１を
８Ｂｉｔ構成としており、ＣＰＵ１２のセグメント６４
ＫＢｙｔｅ内において、アプリケーションプログラムを
再配置可能な最小２５６バイト毎に、アドレスを分割で
きるようになっている。

【００７１】例えば、セグメント部が０１Ｈ、アドレス
上位が００Ｈ、ベースレジスタが００Ｈ、アドレス下位
が００Ｈのとき、実効アドレスＡ₄ は、０１００００Ｈ
となる。また、ベースレジスタが０１Ｈのとき、実効ア
ドレスＡ₄ は、０１０１００Ｈとなる。

【００７２】制御レジスタ２３は、１Ｂｉｔで構成され
ており、制御回路２４を動作させてセレクタ２５を制御
する。

【００７３】本実施の形態では、制御レジスタ２３に０
をセットしたとき、制御回路２４はＣＰＵ出力アドレス
Ａ₁ に関係なく０を出力し、セレクタ２５は常に０側を
選択する。したがって、このときのアドレス上位ａ₁₅〜
ａ₈ は、そのまま実効アドレスＡ₄ の一部となる。

【００７４】また、制御レジスタ２３に１をセットした
とき、制御回路２４は、ＣＰＵ出力アドレスＡ₁ の８Ｂ
ｉｔのセグメント部ａ₂₃〜ａ₁₆を判別し、セグメント部
ａ₂₃〜ａ₁₆がシステムプログラム領域、内蔵メモリ１３
内におけるＣＰＵ１２のレジスタ領域、または作業用の
業ＲＡＭ領域を示していれば、０を出力する。一方、ア
プリケーションプログラム領域であれば１を出力する。

【００７５】セレクタ２５は、制御回路２４の出力に応
じ、その出力が０であればアドレス上位ａ₁₅〜ａ₈ （０
側）を選択し、その出力が１であれば加算アドレスＡ₃
（１側）を選択して、それぞれ実効アドレスＡ₄ の一部
とする。

【００７６】次に、図６の構成においてアプリケーショ
ンプログラムを実行する手順を示す。なお、ここでのセ
グメントの値は０１Ｈとし、ベースレジスタ２１は８Ｂ
ｉｔ構成とする。

【００７７】まず、制御レジスタ２３には、図４に示し
た内蔵メモリ１３の各領域に対してアドレス（差分値Ａ
₂ ）の加算／非加算が機能するように、システムプログ
ラムにより予め１がセットされる。

【００７８】図５に示す例えばアプリケーションプログ
ラムＡＰ₁ を実行する場合、ＣＰＵ１２はシステムプロ
グラムにおいて、ベースレジスタ２１に０１Ｈをセット
する。

【００７９】次に、システムプログラムにおいて、内蔵
メモリ１３におけるアプリケーションプログラム領域３
３の基準アドレス０１００００Ｈ番地への分岐命令（た
とえば、ジャンプ命令やサブルーチンコール命令）を実
行する。

【００８０】上記の分岐命令を実行中、ＣＰＵ出力アド
レスＡ₁ がセグメント０１Ｈを示した時から、アプリケ
ーションプログラム領域３３には、実効アドレスＡ₄ と
して、ベースレジスタ２１の内容（０１Ｈ）とＣＰＵ出
力アドレスＡ₁ とを加算して得られた加算アドレスＡ₃
が与えられる。従って、アプリケーションプログラムＡ
Ｐ₁ が格納されている０１０１００Ｈ番地に処理が分岐
することになる。

【００８１】また、別のアドレスに格納されたアプリケ
ーションプログラムを実行するには、システムプログラ
ムにおいて、上記と同様に、ベースレジスタ２１にその
アプリケーションプログラムに応じた差分値Ａ₂ を格納
した後、基準アドレス０１００００Ｈ番地への分岐命令
を実行すればよい。

【００８２】そして、複数のアプリケーションプログラ
ムを作成して、各アプリケーションプログラムをコード
化するとき、各アプリケーションプログラムは、その配
置アドレスを考慮することなく、全て基準アドレスから
配置されるようにコード化しておけばよい。

【００８３】次に、内蔵メモリ１３へのアプリケーショ
ンプログラムの格納処理とアプリケーションプログラム
の実行処理の手順をそれぞれ図７と図８のフローチャー
トにより説明する。なお、両図において、左側はＰＣ２
側の処理であり、右側は１チップマイクロコンピュータ
１１側のシステムプログラムの処理である。また、ここ
では、図２に示したリーダ・ライタ３がＰＣ２に内蔵さ
れているものとする。

【００８４】１チップマイクロコンピュータ１１にプロ
グラムを格納する場合には、図７に示すように、ＰＣ２
がアプリケーションプログラムＡＰ_n のサイズを送信し
（Ｓ１）、１チップマイクロコンピュータ１１がそれを
受信し、保存する（Ｓ１１）。

【００８５】次に、１チップマイクロコンピュータ１１
のシステムプログラムが、そのメモリ管理機能を用い
て、アプリケーションプログラムＡＰ_n のアプリケーシ
ョンプログラム領域３３における格納アドレスを決定す
る。この場合、格納アドレスは、例えばアプリケーショ
ンプログラムのサイズに基づいて決定される。

【００８６】次に、ＰＣ２が１チップマイクロコンピュ
ータ１１にアプリケーションプログラムＡＰ_n を送信し
（Ｓ２）、１チップマイクロコンピュータ１１がこれを
受信し、内蔵メモリ１３内のアプリケーションプログラ
ム領域３３におけるＳ１２において決定したアドレス
に、アプリケーションプログラムＡＰ_n を書き込む。

【００８７】上記のようにして１チップマイクロコンピ
ュータ１１の内蔵メモリ１３に格納されたアプリケーシ
ョンプログラムＡＰ_n を実行する場合には、図８に示す
ように、ＰＣ２がアプリケーションプログラムＡＰ_n の
実行指令を１チップマイクロコンピュータ１１へ送信す
る（Ｓ２１）。

【００８８】上記の実行指令を受信すると、１チップマ
イクロコンピュータ１１のＣＰＵ１２はシステムプログ
ラムに基づいて、制御レジスタ２３に１をセットする
（Ｓ３１）。これにより、ベースレジスタ２１のアドレ
ス加算、即ち加算アドレスＡ₃が有効となる。

【００８９】次に、ＣＰＵ１２は、実行するアプリケー
ションプログラムＡＰ_n が格納されているアドレスに応
じた差分値Ａ₂ をベースレジスタ２１にセットする（Ｓ
３２）。

【００９０】次に、ＣＰＵ１２がシステムプログラムに
基づいて基準アドレスへの分岐命令を実行する（Ｓ３
３）。これにより、実行するアプリケーションプログラ
ムヘの分岐が完了し、そのアプリケーションプログラム
が実行される。

【００９１】本発明の１チップマイクロコンピュータ
は、メモリ空間内におけるアプリケーションプログラム
の動的な配置を一括して管理するメモリ管理機能を備
え、複数のアプリケーションプログラムを内蔵メモリの
プログラム格納領域における任意のアドレスに格納する
システムプログラム（メモリ管理手段）を備えている構
成としてもよい。

【００９２】上記の構成によれば、メモリ管理手段は、
アプリケーションプログラムを作成する端末側、例えば
パーソナルコンピュータから転送されて来た複数のアプ
リケーションプログラムを内蔵メモリの任意の領域に任
意のサイズで格納する。

【００９３】このようして複数のアプリケーションプロ
グラムが内部メモリに書き込まれた場合であっても、本
１チップマイクロコンピュータでは、各アプリケーショ
ンプログラムを容易に実行することができる。

【００９４】また、アプリケーションプログラム作成時
には、そのプログラムが配置される内蔵メモリ上のアド
レスを考慮する必要がなく、各アプリケーションプログ
ラムを独立かつ自由に開発することができる。

【００９５】また、本発明の１チップマイクロコンピュ
ータは、基準アドレスとベースレジスタの内容（差分
値）を加算したアドレスへの分岐命令を実行する実行制
御機能を備え、内蔵メモリのプログラム格納領域に複数
のプログラムが格納されているときに、任意のプログラ
ムを実行可能なシステムプログラムを搭載していること
を特徴としている。

【００９６】上記の構成によれば、システムプログラム
において、アプリケーションプログラムを実行する前
に、ベースレジスタに、そのアプリケーションプログラ
ムの先頭アドレスと基準アドレスとの差分値を格納し、
分岐命令を実行する。

【００９７】これにより、内蔵メモリに格納された複数
のアプリケーションプログラムのうちの一つを選択して
実行することが可能となる。

【００９８】また、本１チップマイクロコンピュータに
おいては、内蔵メモリがフラツシユメモリやＥＥＰＲＯ
Ｍなどの書き換え可能な不揮発性領域を含んでいる構成
としてもよい。

【００９９】上記構成によれば、システムプログラムに
対し、必要な内容を書き換えたり追加したりすることが
可能となる。

【０１００】

【発明の効果】本発明の１チップマイクロコンピュータ
は、アプリケーションプログラム領域を有する内蔵メモ
リを備え、所定の基準アドレスと前記アプリケーション
プログラム領域に格納された複数のアプリケーションプ
ログラムの先頭アドレスとの差分値を、実行する各アプ
リケーションプログラム毎に設定し、前記基準アドレス
と各差分値とに基づいて各アプリケーションプログラム
を実行する構成である。

【０１０１】これにより、アプリケーションプログラム
領域に格納された複数のアプリケーションプログラムの
何れかを実行する場合には、そのアプリケーションプロ
グラムの先頭アドレスと所定の基準アドレスとの差分値
が設定され、この差分値と前記基準アドレスとに基づい
て、アプリケーションプログラムが実行される。

【０１０２】したがって、アプリケーションプログラム
領域の異なるアドレスに格納された任意のアプリケーシ
ョンプログラムを容易に実行することができる。

【０１０３】即ち、１チップマイクロコンピュータ内で
アプリケーションプログラムを実行する際に、それを実
行するＣＰＵは、各アプリケーションプログラムが配置
されている、各アプリケーションプログラム毎に異なる
アドレスを考慮することなく実行することができる。

【０１０４】また、アプリケーションプログラム開発時
には、そのプログラムが１チップマイクロコンピュータ
上で配置されるアドレスを考慮することなく独立して開
発することができる。

【０１０５】また、アプリケーションプログラムを１チ
ップマイクロコンピュータ上に配置する際には、複雑な
マッピング作業が不要である。

【０１０６】また、本発明の１チップマイクロコンピュ
ータは、アプリケーションプログラム領域を有する内部
メモリと、ベースレジスタと、所定の基準アドレスと前
記アプリケーションプログラム領域に格納された複数の
アプリケーションプログラムの先頭アドレスとの差分値
を、実行する各アプリケーションプログラム毎にベース
レジスタに設定する差分値設定手段と、前記基準アドレ
スおよびこれとは異なる非加算アドレスを供給するアド
レス供給手段と、ベースレジスタが保持する前記差分値
とアドレス供給手段から供給される基準アドレスとを加
算する加算手段と、前記加算手段により生成された加算
アドレスとアドレス供給手段から供給された非加算アド
レスとの何れか一方を内蔵メモリのアドレスの少なくと
も一部として選択するアドレス選択手段とを備えている
構成である。

【０１０７】上記の構成によれば、アドレス選択手段
は、アプリケーションプログラムを実行する場合、基準
アドレスと差分値とを加算して得られる加算アドレスを
内蔵メモリのアドレスの少なくとも一部として選択し、
アプリケーションプログラム以外の例えばシステムプロ
グラムを実行する場合、加算アドレスとは異なる非加算
アドレスを内蔵メモリのアドレスの少なくとも一部とし
て選択する。

【０１０８】したがって、アプリケーションプログラム
領域の異なるアドレスに格納された任意のアプリケーシ
ョンプログラムを容易に実行することができる。

【０１０９】即ち、１チップマイクロコンピュータ内で
アプリケーションプログラムを実行する際に、それを実
行するＣＰＵは、各アプリケーションプログラムが配置
されている、各アプリケーションプログラム毎に異なる
アドレスを考慮することなく実行することができる。

【０１１０】また、アプリケーションプログラム開発時
には、そのプログラムが１チップマイクロコンピュータ
上で配置されるアドレスを考慮することなく独立して開
発することができる。

【０１１１】また、アプリケーションプログラムを１チ
ップマイクロコンピュータ上に配置する際には、複雑な
マッピング作業が不要である。

【０１１２】上記の１チップマイクロコンピュータにお
いて、前記アプリケーションプログラム領域は、複数の
セグメントの領域からなり、一つのセグメント内に複数
のアプリケーションプログラムが格納される構成として
もよい。

【０１１３】上記の構成によれば、内蔵メモリに格納可
能なアプリケーションプログラムの数が例えばセグメン
ト数に限定されることなく、セグメント数を超えて多数
個格納可能である。また、例えば１セグメントの領域に
この領域の容量に比べて大きさの小さいアプリケーショ
ンプログラムが一つのみ格納されて、残りのメモリ領域
が無駄になる事態を確実に防止することができる。

【０１１４】また、上記の１チップマイクロコンピュー
タは、メモリ空間内におけるアプリケーションプログラ
ムの配置を管理し、複数のアプリケーションプログラム
を内蔵メモリのプログラム格納領域における任意のアド
レスに格納するメモリ管理手段を備えている構成として
もよい。

【０１１５】上記の構成によれば、メモリ管理手段は、
アプリケーションプログラムを作成する端末側、例えば
パーソナルコンピュータから転送されて来た複数のアプ
リケーションプログラムを内蔵メモリの任意の領域に任
意のサイズで格納する。

【０１１６】このようして複数のアプリケーションプロ
グラムが内部メモリに書き込まれた場合であっても、本
１チップマイクロコンピュータでは、各アプリケーショ
ンプログラムを容易に実行することができる。

【０１１７】また、アプリケーションプログラム作成時
には、そのプログラムが配置される内蔵メモリ上のアド
レスを考慮する必要がなく、各アプリケーションプログ
ラムを独立かつ自由に開発することができる。

【０１１８】また、上記の１チップマイクロコンピュー
タは、前記選択手段がその選択動作を制御するための制
御レジスタを有し、この制御レジスタおよび前記ベース
レジスタがメモリマップドＩ／Ｏ方式である構成として
もよい。

【０１１９】上記の構成によれば、ベースレジスタや制
御レジスタに対して値を書き込んだり読み出したりする
場合、これらが配置されているアドレスに対してメモリ
アクセス命令を発行するのみでよい。したがって、これ
らレジスタの制御が容易である。

【０１２０】また、本発明のＩＣカードは、上記の何れ
かの１チップマイクロコンピュータを内蔵している構成
である。

【０１２１】上記の構成によれば、複数のアプリケーシ
ョンプログラムを１チップマイクロコンピュータの内蔵
メモリ上に柔軟に構成可能なＩＣカードを実現すること
ができる。

【図面の簡単な説明】

【図１】本発明の実施の一形態の１チップマイクロコン
ピュータを示すものであって、図３におけるベースアド
レス加算制御回路の構成を詳細に示したブロック図であ
る。

【図２】本発明の実施の一形態における１チップマイク
ロコンピュータを内蔵するＩＣカードを備えたＩＣカー
ドシステムを示すブロック図である。

【図３】図２に示したＩＣカードの構成を示す概略のブ
ロック図である。

【図４】図１に示した内蔵メモリのシステムプログラム
領域、レジスタ領域、アプリケーションプログラム領域
および作業領域を示すメモリマップである。

【図５】図４に示したアプリケーションプログラム領域
の構成を示すメモリマップである。

【図６】図１に示した１チップマイクロコンピュータに
おける、ＣＰＵ出力アドレスおよびベースアドレス加算
制御回路の構成を詳細に示すブロック図である。

【図７】図１に示した内蔵メモリへのアプリケーション
プログラムの格納処理を示すフローチャートである。

【図８】図１に示した内蔵メモリに格納されているアプ
リケーションプログラムの実行処理を示すフローチャー
トである。

【図９】従来のメモリ制御装置の構成を示すブロック図
である。

【符号の説明】

１ ＩＣカード ２ パーソナルコンピュータ ３ リーダ・ライタ １１ １チップマイクロコンピュータ １２ ＣＰＵ（差分値設定手段、アドレス供給手段、
メモリ管理手段） １３ 内蔵メモリ １４ ベースアドレス加算制御回路 １５ ＵＡＲＴ １６ 周辺回路 ２１ ベースレジスタ ２２ 加算器（加算手段） ２３ 制御レジスタ（アドレス選択手段） ２４ 制御回路（アドレス選択手段） ２５ セレクタ（アドレス選択手段） ３１ システムプログラム領域 ３２ レジスタ領域 ３３ アプリケーションプログラム領域（プログラム
格納領域） ３４ 作業領域 Ａ₁ ＣＰＵ出力アドレス（基準アドレス） Ａ₂ 差分値 Ａ₃ 加算アドレス Ａ₄ 実効アドレス

───────────────────────────────────────────────────── フロントページの続き (72)発明者 小川 竜一 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内 (72)発明者 八重川 和宏 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内 (72)発明者 栗岡 進 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内 (72)発明者 大野 謙次 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内 (72)発明者 竹田 忠雄 東京都千代田区大手町二丁目３番１号 日 本電信電話株式会社内 (72)発明者 富沢 雅彰 東京都千代田区大手町二丁目３番１号 日 本電信電話株式会社内 (72)発明者 丹野 雅明 東京都千代田区大手町二丁目３番１号 日 本電信電話株式会社内 Ｆターム(参考） 5B033 AA20 CA02 DA01 DA04 DD05 5B035 AA00 BB09 CA29 5B060 AA13 AB26 AC05 BA16 5B062 CC01 DD05 DD10

Claims (6)

【特許請求の範囲】
1. 【請求項１】プログラム格納領域を有する内蔵メモリを
   備え、所定の基準アドレスと前記プログラム格納領域に
   格納された複数のアプリケーションプログラムの先頭ア
   ドレスとの差分値を、実行する各アプリケーションプロ
   グラム毎に設定し、前記基準アドレスと各差分値とに基
   づいて各アプリケーションプログラムを実行することを
   特徴とする１チップマイクロコンピュータ。
2. 【請求項２】プログラム格納領域を有する内部メモリ
   と、 ベースレジスタと、 所定の基準アドレスと前記プログラム格納領域に格納さ
   れた複数のアプリケーションプログラムの先頭アドレス
   との差分値を、実行する各アプリケーションプログラム
   毎にベースレジスタに設定する差分値設定手段と、 前記基準アドレスおよびこれとは異なる非加算アドレス
   を供給するアドレス供給手段と、 ベースレジスタが保持する前記差分値とアドレス供給手
   段から供給される基準アドレスとを加算する加算手段
   と、 前記加算手段により生成された加算アドレスとアドレス
   供給手段から供給された非加算アドレスとの何れか一方
   を内蔵メモリのアドレスの少なくとも一部として選択す
   るアドレス選択手段とを備えていることを特徴とする１
   チップマイクロコンピュータ。
3. 【請求項３】前記プログラム格納領域は、複数のセグメ
   ントの領域からなり、一つのセグメント内に複数のアプ
   リケーションプログラムが格納されることを特徴とする
   請求項１または２に記載の１チップマイクロコンピュー
   タ。
4. 【請求項４】メモリ空間内におけるアプリケーションプ
   ログラムの配置を管理し、複数のアプリケーションプロ
   グラムを内蔵メモリのプログラム格納領域における任意
   のアドレスに格納するメモリ管理手段を備えていること
   を特徴する請求項１から３の何れかに記載の１チップマ
   イクロコンピュータ。
5. 【請求項５】前記選択手段がその選択動作を制御するた
   めの制御レジスタを有し、この制御レジスタおよび前記
   ベースレジスタがメモリマップドＩ／Ｏ方式であること
   を特徴とする請求項１から４の何れかに記載の１チップ
   マイクロコンピュータ。
6. 【請求項６】請求項１から５の何れかに記載の１チップ
   マイクロコンピュータを内蔵していることを特徴とする
   ＩＣカード。