JPH11149377A - 画像形成装置 - Google Patents
画像形成装置Info
- Publication number
- JPH11149377A JPH11149377A JP9313776A JP31377697A JPH11149377A JP H11149377 A JPH11149377 A JP H11149377A JP 9313776 A JP9313776 A JP 9313776A JP 31377697 A JP31377697 A JP 31377697A JP H11149377 A JPH11149377 A JP H11149377A
- Authority
- JP
- Japan
- Prior art keywords
- card
- program
- external storage
- main body
- storage means
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Record Information Processing For Printing (AREA)
- Control Or Security For Electrophotography (AREA)
- Stored Programmes (AREA)
- Facsimiles In General (AREA)
Abstract
(57)【要約】
【課題】 ＩＣカードをダウンロード用としてもオプシ
ョンプログラム用として利用することを可能とし，かつ
ユーザーによる作業性も向上させること。 【解決手段】 制御プログラムに基づいて装置全体を制
御する制御基板１０２と，制御プログラムを格納してお
くフラッシュＲＯＭ２０４と，装置本体に着脱自在で，
制御プログラムおよび（あるいは）オプションプログラ
ムを格納しておくＩＣカード１０７と，ＩＣカード１０
７の接続状態を検知し，検知信号を出力するＩＣカード
検知部２０６と，ＩＣカード１０７の使用を選択する特
定ＳＷ１０６とを備えた画像形成装置において，制御基
板１０２は，特定ＳＷ１０６からの選択信号がＯＮさ
れ，かつＩＣカード検知部２０６によりＩＣカード１０
７の接続が検知された場合，ＩＣカード１０７上のプロ
グラムよりブートする。
ョンプログラム用として利用することを可能とし，かつ
ユーザーによる作業性も向上させること。 【解決手段】 制御プログラムに基づいて装置全体を制
御する制御基板１０２と，制御プログラムを格納してお
くフラッシュＲＯＭ２０４と，装置本体に着脱自在で，
制御プログラムおよび（あるいは）オプションプログラ
ムを格納しておくＩＣカード１０７と，ＩＣカード１０
７の接続状態を検知し，検知信号を出力するＩＣカード
検知部２０６と，ＩＣカード１０７の使用を選択する特
定ＳＷ１０６とを備えた画像形成装置において，制御基
板１０２は，特定ＳＷ１０６からの選択信号がＯＮさ
れ，かつＩＣカード検知部２０６によりＩＣカード１０
７の接続が検知された場合，ＩＣカード１０７上のプロ
グラムよりブートする。
Description
【０００１】
【発明が属する技術分野】本発明は，複写機やファクシ
ミリ，プリンタなどの画像形成装置に関し，より詳細に
は，ＩＣカードをダウンロード用としてもオプションプ
ログラム用として利用可能な画像形成装置に関する。
ミリ，プリンタなどの画像形成装置に関し，より詳細に
は，ＩＣカードをダウンロード用としてもオプションプ
ログラム用として利用可能な画像形成装置に関する。
【０００２】
【従来の技術】従来，複写機などの画像形成装置におい
て，装置を制御するためのプログラムなどをＥＰＲＯＭ
に格納しておき，これをＥＰＲＯＭを装置内に設置し，
ＣＰＵによりプログラムを読み出して制御を実行してい
た。しかし，上記プログラムにバグや設計変更などによ
るプログラム変更が生じた場合には，プログラムが格納
されているＥＰＲＯＭを変更後のＥＰＲＯＭに交換する
必要がある。ところが，このＥＰＲＯＭ交換作業は，Ｅ
ＰＲＯＭが交換できるレベルまで装置を分解しなければ
ならず，特に装置が完成品や梱包状態である場合には交
換作業に膨大な時間がかかってしまう。
て，装置を制御するためのプログラムなどをＥＰＲＯＭ
に格納しておき，これをＥＰＲＯＭを装置内に設置し，
ＣＰＵによりプログラムを読み出して制御を実行してい
た。しかし，上記プログラムにバグや設計変更などによ
るプログラム変更が生じた場合には，プログラムが格納
されているＥＰＲＯＭを変更後のＥＰＲＯＭに交換する
必要がある。ところが，このＥＰＲＯＭ交換作業は，Ｅ
ＰＲＯＭが交換できるレベルまで装置を分解しなければ
ならず，特に装置が完成品や梱包状態である場合には交
換作業に膨大な時間がかかってしまう。
【０００３】そこで，最近では上記交換作業を軽減する
狙いから，フラッシュＲＯＭにプログラムを保持するよ
うになっているものが多い。したがって，プログラム更
新時には，ＩＣカードなどの外部記憶装置からフラッシ
ュＲＯＭにプログラムをダウンロードすればよいので，
プログラム更新のための作業時間が大幅に短縮する。
狙いから，フラッシュＲＯＭにプログラムを保持するよ
うになっているものが多い。したがって，プログラム更
新時には，ＩＣカードなどの外部記憶装置からフラッシ
ュＲＯＭにプログラムをダウンロードすればよいので，
プログラム更新のための作業時間が大幅に短縮する。
【０００４】また，ＩＣカードを利用する場合，フラッ
シュＲＯＭ上の装置本体の制御プログラムのデータテー
ブルの追加のように，オプションプログラムとして使用
すること方法も考えらられている。この場合，ユーザー
がＩＣカードを装着・接続することで，所望とする標準
仕様以外の付加機能を利用することが可能となる。
シュＲＯＭ上の装置本体の制御プログラムのデータテー
ブルの追加のように，オプションプログラムとして使用
すること方法も考えらられている。この場合，ユーザー
がＩＣカードを装着・接続することで，所望とする標準
仕様以外の付加機能を利用することが可能となる。
【０００５】また，従来，ＩＣカードは主にダウンロー
ド専用であったので，ＩＣカードの接続状態が検知され
た場合に，そのＩＣカード上のプログラムよりブート
し，ダウンロードすればよかった。
ド専用であったので，ＩＣカードの接続状態が検知され
た場合に，そのＩＣカード上のプログラムよりブート
し，ダウンロードすればよかった。
【０００６】
【発明が解決しようとする課題】しかしながら，上記に
示されるような従来の技術にあっては，ＩＣカードをオ
プションプログラム用として使用する場合，ＩＣカード
の接続を検知し，そのままＩＣカード上のプログラムよ
りブートすると，装置本体のフラッシュＲＯＭ上のプロ
グラムが動作しなくなっるという問題点があった。さら
に使用時に特別な処理を行って装置本体のフラッシュＲ
ＯＭからブートさせるので，ユーザーの使い勝手が低下
するいう問題点もあった。
示されるような従来の技術にあっては，ＩＣカードをオ
プションプログラム用として使用する場合，ＩＣカード
の接続を検知し，そのままＩＣカード上のプログラムよ
りブートすると，装置本体のフラッシュＲＯＭ上のプロ
グラムが動作しなくなっるという問題点があった。さら
に使用時に特別な処理を行って装置本体のフラッシュＲ
ＯＭからブートさせるので，ユーザーの使い勝手が低下
するいう問題点もあった。
【０００７】本発明は，上記に鑑みてなされたものであ
って，ＩＣカードをダウンロード用としてもオプション
プログラム用として利用することを可能とし，かつユー
ザーによる作業性も向上させることを目的とする。
って，ＩＣカードをダウンロード用としてもオプション
プログラム用として利用することを可能とし，かつユー
ザーによる作業性も向上させることを目的とする。
【０００８】
【課題を解決するための手段】上記の目的を達成するた
めに，請求項１に係る画像形成装置にあっては，制御プ
ログラムに基づいて装置全体を制御する本体制御手段
と，前記制御プログラムを格納しておく本体側記憶手段
と，装置本体に着脱自在で，前記制御プログラムおよび
（あるいは）オプションプログラムを格納しておく外部
記憶手段と，前記外部記憶手段の接続状態を検知し，検
知信号を出力する検知手段と，前記外部記憶手段の使用
を選択する選択手段と，を備えた画像形成装置におい
て，前記本体制御手段は，前記選択手段からの選択信号
がＯＮされ，かつ前記検知手段により前記外部記憶手段
の接続が検知された場合，前記外部記憶手段上のプログ
ラムよりブートするものである。
めに，請求項１に係る画像形成装置にあっては，制御プ
ログラムに基づいて装置全体を制御する本体制御手段
と，前記制御プログラムを格納しておく本体側記憶手段
と，装置本体に着脱自在で，前記制御プログラムおよび
（あるいは）オプションプログラムを格納しておく外部
記憶手段と，前記外部記憶手段の接続状態を検知し，検
知信号を出力する検知手段と，前記外部記憶手段の使用
を選択する選択手段と，を備えた画像形成装置におい
て，前記本体制御手段は，前記選択手段からの選択信号
がＯＮされ，かつ前記検知手段により前記外部記憶手段
の接続が検知された場合，前記外部記憶手段上のプログ
ラムよりブートするものである。
【０００９】すなわち，請求項１に記載の画像形成装置
によれば，ＩＣカードなどの外部記憶手段を接続した場
合に，その外部記憶手段の使用を選択し，外部記憶手段
に格納されているプログラムよりブートすることによ
り，外部記憶手段をダウンロード用およびオプションプ
ログラム用としても使用することが可能となり，かつユ
ーザーの作業性も向上させることができる。
によれば，ＩＣカードなどの外部記憶手段を接続した場
合に，その外部記憶手段の使用を選択し，外部記憶手段
に格納されているプログラムよりブートすることによ
り，外部記憶手段をダウンロード用およびオプションプ
ログラム用としても使用することが可能となり，かつユ
ーザーの作業性も向上させることができる。
【００１０】また，請求項２に係る画像形成装置にあっ
ては，制御プログラムに基づいて装置全体を制御する本
体制御手段と，前記制御プログラムを格納しておく本体
側記憶手段と，装置本体に着脱自在で，前記制御プログ
ラムおよび（あるいは）オプションプログラムを格納し
ておく外部記憶手段と，前記外部記憶手段の接続状態を
検知し，検知信号を出力する検知手段と，前記外部記憶
手段の使用を選択する選択手段と，を備えた画像形成装
置において，前記本体制御手段は，前記選択手段からの
選択信号がＯＮされ，かつ前記検知手段により前記外部
記憶手段の接続が検知されない場合，前記本体側記憶手
段上のプログラムよりブートするものである。
ては，制御プログラムに基づいて装置全体を制御する本
体制御手段と，前記制御プログラムを格納しておく本体
側記憶手段と，装置本体に着脱自在で，前記制御プログ
ラムおよび（あるいは）オプションプログラムを格納し
ておく外部記憶手段と，前記外部記憶手段の接続状態を
検知し，検知信号を出力する検知手段と，前記外部記憶
手段の使用を選択する選択手段と，を備えた画像形成装
置において，前記本体制御手段は，前記選択手段からの
選択信号がＯＮされ，かつ前記検知手段により前記外部
記憶手段の接続が検知されない場合，前記本体側記憶手
段上のプログラムよりブートするものである。
【００１１】すなわち，請求項２に記載の画像形成装置
によれば，請求項１に加え，ＩＣカードなどの外部記憶
手段が完全に本体接続部分に接続されていない場合，画
像形成装置の本体記憶手段（たとえば，フラッシュＲＯ
Ｍ）のプログラムをブートすることで，本体記憶手段を
保護し，確実に画像形成装置の本体記憶手段を使用する
ことができる。
によれば，請求項１に加え，ＩＣカードなどの外部記憶
手段が完全に本体接続部分に接続されていない場合，画
像形成装置の本体記憶手段（たとえば，フラッシュＲＯ
Ｍ）のプログラムをブートすることで，本体記憶手段を
保護し，確実に画像形成装置の本体記憶手段を使用する
ことができる。
【００１２】また，請求項３に係る画像形成装置にあっ
ては，制御プログラムに基づいて装置全体を制御する本
体制御手段と，前記制御プログラムを格納しておく本体
側記憶手段と，装置本体に着脱自在で，前記制御プログ
ラムおよび（あるいは）オプションプログラムを格納し
ておく外部記憶手段と，前記外部記憶手段の接続状態を
検知し，検知信号を出力する検知手段と，前記外部記憶
手段の使用を選択する選択手段と，装置の設定状態や作
動状態が表示される表示手段と，を備えた画像形成装置
において，前記本体制御手段は，前記選択手段からの選
択信号がＯＮされ，かつ前記検知手段により前記外部記
憶手段の接続が検知されない場合，前記本体側記憶手段
上のプログラムよりブートし，前記表示手段に前記外部
記憶手段の接続エラーを示すメッセージを出力するもの
である。
ては，制御プログラムに基づいて装置全体を制御する本
体制御手段と，前記制御プログラムを格納しておく本体
側記憶手段と，装置本体に着脱自在で，前記制御プログ
ラムおよび（あるいは）オプションプログラムを格納し
ておく外部記憶手段と，前記外部記憶手段の接続状態を
検知し，検知信号を出力する検知手段と，前記外部記憶
手段の使用を選択する選択手段と，装置の設定状態や作
動状態が表示される表示手段と，を備えた画像形成装置
において，前記本体制御手段は，前記選択手段からの選
択信号がＯＮされ，かつ前記検知手段により前記外部記
憶手段の接続が検知されない場合，前記本体側記憶手段
上のプログラムよりブートし，前記表示手段に前記外部
記憶手段の接続エラーを示すメッセージを出力するもの
である。
【００１３】すなわち，請求項３に記載の画像形成装置
によれば，請求項１に加え，ＩＣカードなどの外部記憶
手段が完全に本体接続部分に接続されていない場合，画
像形成装置の本体記憶手段（たとえば，フラッシュＲＯ
Ｍ）のプログラムをブートすることで，本体記憶手段を
保護し，確実に画像形成装置の本体記憶手段を使用する
ことができ，さらに，外部記憶手段が完全に本体接続部
分に接続されていない旨のエラーメッセージ表示を表示
手段に表示することにより，ユーザーはＩＣカードなど
の外部記憶手段が正確に装着されていないことを的確に
知り，再セットを迅速に行うことができる。
によれば，請求項１に加え，ＩＣカードなどの外部記憶
手段が完全に本体接続部分に接続されていない場合，画
像形成装置の本体記憶手段（たとえば，フラッシュＲＯ
Ｍ）のプログラムをブートすることで，本体記憶手段を
保護し，確実に画像形成装置の本体記憶手段を使用する
ことができ，さらに，外部記憶手段が完全に本体接続部
分に接続されていない旨のエラーメッセージ表示を表示
手段に表示することにより，ユーザーはＩＣカードなど
の外部記憶手段が正確に装着されていないことを的確に
知り，再セットを迅速に行うことができる。
【００１４】
【発明の実施の形態】以下，本発明の画像形成装置につ
いて添付図面を参照し，詳細に説明する。
いて添付図面を参照し，詳細に説明する。
【００１５】〔実施の形態１〕 （実施の形態１の構成）図１は，実施の形態に係る画像
形成装置の主要構成を示すブロック図である。画像形成
装置１００は，所定の作像プロセス（たとえば，電子写
真プロセス，インクジェット，サーマルなど）により画
像データに対応した画像を形成する画像形成部１０１
と，画像形成装置１００全体の制御を所定の制御プログ
ラムに基づいて実行する本体制御手段としての制御基板
１０２と，ＬＣＤなどの表示手段を用い，画像形成装置
１００の各種設定状態や動作状態やエラーメッセージな
どを表示する表示部１０３と，画像形成部１０１および
制御基板１０２に電源を供給する電源１０４と，電源１
０４をＯＮ／ＯＦＦする電源ＳＷ１０５と，ＩＣカード
１０７使用時に選択ＯＮし，信号ＸＳＷを出力する選択
手段としての特定ＳＷ１０６と，を備えている。
形成装置の主要構成を示すブロック図である。画像形成
装置１００は，所定の作像プロセス（たとえば，電子写
真プロセス，インクジェット，サーマルなど）により画
像データに対応した画像を形成する画像形成部１０１
と，画像形成装置１００全体の制御を所定の制御プログ
ラムに基づいて実行する本体制御手段としての制御基板
１０２と，ＬＣＤなどの表示手段を用い，画像形成装置
１００の各種設定状態や動作状態やエラーメッセージな
どを表示する表示部１０３と，画像形成部１０１および
制御基板１０２に電源を供給する電源１０４と，電源１
０４をＯＮ／ＯＦＦする電源ＳＷ１０５と，ＩＣカード
１０７使用時に選択ＯＮし，信号ＸＳＷを出力する選択
手段としての特定ＳＷ１０６と，を備えている。
【００１６】また，画像形成装置１００には制御基板１
０２を介して外部記憶手段としてのＩＣカード１０７が
挿入・接続されるように構成されている（図３参照）。
ＩＣカード１０７には，後述するフラッシュＲＯＭにブ
ート（Ｂｏｏｔ）するための更新対象のプログラムある
いはオプションプログラムなどが格納されている。
０２を介して外部記憶手段としてのＩＣカード１０７が
挿入・接続されるように構成されている（図３参照）。
ＩＣカード１０７には，後述するフラッシュＲＯＭにブ
ート（Ｂｏｏｔ）するための更新対象のプログラムある
いはオプションプログラムなどが格納されている。
【００１７】図２は，図１における制御基板１０２の構
成を示すブロック図である。図において，２０１は周辺
制御ＩＣ２０２に対してブートデバイス選択信号を出力
するＣＰＵ，２０２は特定ＳＷ１０６の出力信号ＸＳＷ
およびＣＰＵ２０１からのブートデバイス選択信号，リ
セットＩＣ２０３からのリセット信号ＸＲＥＳＥＴ，Ｉ
Ｃカード検知部２０６からの検知信号ＸＣＤ１，ＸＣＤ
２に基づいて，フラッシュＲＯＭ２０４に対するフラッ
シュＲＯＭ選択信号およびＩＣカード接続部２０５に対
するＩＣカード選択信号を出力する周辺制御ＩＣであ
る。
成を示すブロック図である。図において，２０１は周辺
制御ＩＣ２０２に対してブートデバイス選択信号を出力
するＣＰＵ，２０２は特定ＳＷ１０６の出力信号ＸＳＷ
およびＣＰＵ２０１からのブートデバイス選択信号，リ
セットＩＣ２０３からのリセット信号ＸＲＥＳＥＴ，Ｉ
Ｃカード検知部２０６からの検知信号ＸＣＤ１，ＸＣＤ
２に基づいて，フラッシュＲＯＭ２０４に対するフラッ
シュＲＯＭ選択信号およびＩＣカード接続部２０５に対
するＩＣカード選択信号を出力する周辺制御ＩＣであ
る。
【００１８】また，２０３はリセット信号ＸＲＥＳＥＴ
をＣＰＵ２０１および周辺制御ＩＣ２０２に対して出力
するリセットＩＣ，２０４は画像形成装置１００におけ
るＣＰＵの制御プログラムを格納する本体側記憶手段と
してのフラッシュＲＯＭ，２０５はＩＣカード１０７を
挿入・接続するＩＣカード接続部，２０６はＩＣカード
１０７の挿入状態を検知し，周辺制御ＩＣ２０２に対し
て検知信号ＸＣＤ１，ＸＣＤ２を出力する検知手段とし
てのＩＣカード検知部（図３参照）である。
をＣＰＵ２０１および周辺制御ＩＣ２０２に対して出力
するリセットＩＣ，２０４は画像形成装置１００におけ
るＣＰＵの制御プログラムを格納する本体側記憶手段と
してのフラッシュＲＯＭ，２０５はＩＣカード１０７を
挿入・接続するＩＣカード接続部，２０６はＩＣカード
１０７の挿入状態を検知し，周辺制御ＩＣ２０２に対し
て検知信号ＸＣＤ１，ＸＣＤ２を出力する検知手段とし
てのＩＣカード検知部（図３参照）である。
【００１９】図３は，図２におけるＩＣカード検知部２
０６のコンタクトディテクション端子の構成例を示す説
明図であり，画像形成装置１００（システム側）のＩＣ
カード検知部２０６にＩＣカード１０７が正確に挿入さ
れているかをチェックするものである。図３において，
ＩＣカード１０７の２つの端子￣ＣＤ１，￣ＣＤ２はカ
ード内部でＧＮＤに接地され，システム側でＶｃｃにプ
ルアップしておくことで，２つの端子￣ＣＤ１，￣ＣＤ
２の電圧を検知し，システム側からのカードの挿入状態
を検出するように構成されている。
０６のコンタクトディテクション端子の構成例を示す説
明図であり，画像形成装置１００（システム側）のＩＣ
カード検知部２０６にＩＣカード１０７が正確に挿入さ
れているかをチェックするものである。図３において，
ＩＣカード１０７の２つの端子￣ＣＤ１，￣ＣＤ２はカ
ード内部でＧＮＤに接地され，システム側でＶｃｃにプ
ルアップしておくことで，２つの端子￣ＣＤ１，￣ＣＤ
２の電圧を検知し，システム側からのカードの挿入状態
を検出するように構成されている。
【００２０】図４は，実施の形態１に係る周辺制御ＩＣ
２０２のブートデバイス選択回路構成を示すブロック図
である。図において，４０１はＩＣカード検知部２０６
から出力される検知信号ＸＣＤ１，ＸＣＤ２の負論理入
力し，負論理のＡＮＤ出力出力する論理ゲート，４０２
は特定ＳＷ１０６から出力される信号ＸＳＷとリセット
ＩＣ２０３から出力される信号ＸＲＥＳＥＴとを負論理
入力し，この２つの信号の負論理のＡＮＤ処理出力を行
う論理ゲート，４０３は信号ＸＳＷを入力し，その出力
を論理ゲート４０４に供給するインバータ，４０４はイ
ンバータ４０３からの信号および信号ＸＲＥＳＥＴをそ
れぞれ負論理入力し，負論理のＡＮＤ出力を行う論理ゲ
ート，４０５は論理ゲート４０２の出力をＰＲ端子（Ｐ
ＲＥＳＥＴ）に，論理ゲート４０４の出力をＣＬＲ端子
（ＣＬＥＡＲ）に接続し，その出力端子￣Ｑを論理ゲー
ト４０６に供給するフリップ・フロップ，４０６はブー
トデバイス選択信号および論理ゲート４０１，フリップ
・フロップ４０５の出力それぞれ負論理入力し，負論理
のＡＮＤ出力を行い，ＩＣカード選択信号を出力する論
理ゲートである。
２０２のブートデバイス選択回路構成を示すブロック図
である。図において，４０１はＩＣカード検知部２０６
から出力される検知信号ＸＣＤ１，ＸＣＤ２の負論理入
力し，負論理のＡＮＤ出力出力する論理ゲート，４０２
は特定ＳＷ１０６から出力される信号ＸＳＷとリセット
ＩＣ２０３から出力される信号ＸＲＥＳＥＴとを負論理
入力し，この２つの信号の負論理のＡＮＤ処理出力を行
う論理ゲート，４０３は信号ＸＳＷを入力し，その出力
を論理ゲート４０４に供給するインバータ，４０４はイ
ンバータ４０３からの信号および信号ＸＲＥＳＥＴをそ
れぞれ負論理入力し，負論理のＡＮＤ出力を行う論理ゲ
ート，４０５は論理ゲート４０２の出力をＰＲ端子（Ｐ
ＲＥＳＥＴ）に，論理ゲート４０４の出力をＣＬＲ端子
（ＣＬＥＡＲ）に接続し，その出力端子￣Ｑを論理ゲー
ト４０６に供給するフリップ・フロップ，４０６はブー
トデバイス選択信号および論理ゲート４０１，フリップ
・フロップ４０５の出力それぞれ負論理入力し，負論理
のＡＮＤ出力を行い，ＩＣカード選択信号を出力する論
理ゲートである。
【００２１】（実施の形態１の動作）次に，以上のよう
に構成された周辺制御ＩＣ２０２の動作について説明す
る。図５は，実施の形態１に係る周辺制御ＩＣ２０２の
動作を示すタイミングチャートである。図において，
（Ａ）はリセットＩＣ２０３から出力される信号ＸＲＥ
ＳＥＴ，（Ｂ）は特定ＳＷ１０６から出力される信号Ｘ
ＳＷ，（Ｃ）はＩＣカード検知部２０６から出力される
検知信号ＸＣＤ１，ＸＣＤ２，（Ｄ）はＣＰＵ２０１か
ら出力されるブートデバイス選択信号，（Ｅ）は論理ゲ
ート４０６から出力されるＩＣカード選択信号である。
に構成された周辺制御ＩＣ２０２の動作について説明す
る。図５は，実施の形態１に係る周辺制御ＩＣ２０２の
動作を示すタイミングチャートである。図において，
（Ａ）はリセットＩＣ２０３から出力される信号ＸＲＥ
ＳＥＴ，（Ｂ）は特定ＳＷ１０６から出力される信号Ｘ
ＳＷ，（Ｃ）はＩＣカード検知部２０６から出力される
検知信号ＸＣＤ１，ＸＣＤ２，（Ｄ）はＣＰＵ２０１か
ら出力されるブートデバイス選択信号，（Ｅ）は論理ゲ
ート４０６から出力されるＩＣカード選択信号である。
【００２２】図４において，ＩＣカード検知部２０６か
らの検知信号ＸＣＤ１，２（図５（Ｃ）参照）が論理ゲ
ート４０１の入力端子（負論理入力）それぞれに供給さ
れ，論理ゲート４０１の負論理のＡＮＤ処理出力を論理
ゲート４０６に供給する。論理ゲート４０２には，リセ
ットＩＣ２０３からのリセット信号ＸＲＥＳＥＴ（図５
（Ａ）参照）と，特定ＳＷ１０６の入力信号ＸＳＷ（図
５（Ｂ）参照）とが負論理入力され，この負論理のＡＮ
Ｄ出力がフリップ・フロップ４０５のＰＲ端子に供給さ
れる。
らの検知信号ＸＣＤ１，２（図５（Ｃ）参照）が論理ゲ
ート４０１の入力端子（負論理入力）それぞれに供給さ
れ，論理ゲート４０１の負論理のＡＮＤ処理出力を論理
ゲート４０６に供給する。論理ゲート４０２には，リセ
ットＩＣ２０３からのリセット信号ＸＲＥＳＥＴ（図５
（Ａ）参照）と，特定ＳＷ１０６の入力信号ＸＳＷ（図
５（Ｂ）参照）とが負論理入力され，この負論理のＡＮ
Ｄ出力がフリップ・フロップ４０５のＰＲ端子に供給さ
れる。
【００２３】また，論理ゲート４０４には，リセットＩ
Ｃ２０３からのリセット信号ＸＲＥＳＥＴと，インバー
タ４０３を介した特定ＳＷ１０６の入力信号ＸＳＷとが
入力され，その負論理のＡＮＤ出力をフリップ・フロッ
プ４０５のＣＬＲ端子に入力する。そして，フリップ・
フロップ４０５の出力￣Ｑを論理ゲート４０６に供給す
る。他方，論理ゲート４０６に入力端子（負論理入力）
の１つにＣＰＵ２０１からのブートデバイス選択信号
（図５（Ｄ）参照）が供給される。
Ｃ２０３からのリセット信号ＸＲＥＳＥＴと，インバー
タ４０３を介した特定ＳＷ１０６の入力信号ＸＳＷとが
入力され，その負論理のＡＮＤ出力をフリップ・フロッ
プ４０５のＣＬＲ端子に入力する。そして，フリップ・
フロップ４０５の出力￣Ｑを論理ゲート４０６に供給す
る。他方，論理ゲート４０６に入力端子（負論理入力）
の１つにＣＰＵ２０１からのブートデバイス選択信号
（図５（Ｄ）参照）が供給される。
【００２４】論理ゲート４０６では，ブートデバイス選
択信号と，論理ゲート４０１からのＩＣカード検知部２
０６の検知信号ＸＣＤ１，２出力と，フリップ・フロッ
プ４０５の￣Ｑ出力と，から負論理のＡＮＤ出力を行
い，ＩＣカード選択信号（図５（Ｅ）参照）を出力す
る。
択信号と，論理ゲート４０１からのＩＣカード検知部２
０６の検知信号ＸＣＤ１，２出力と，フリップ・フロッ
プ４０５の￣Ｑ出力と，から負論理のＡＮＤ出力を行
い，ＩＣカード選択信号（図５（Ｅ）参照）を出力す
る。
【００２５】すなわち，図４の周辺制御ＩＣ２０２は，
リセットＩＣ２０３のリセット信号ＸＲＥＳＥＴが解除
され，かつ特定ＳＷ１０６の出力信号ＸＳＷがＯＮされ
ていな場合には動作しない。一方，リセットＩＣ２０３
のリセット信号ＸＲＥＳＥＴが解除され，かつ特定ＳＷ
１０６の出力信号ＸＳＷがＯＮされ，さらにＩＣカード
１０７が接続されている場合，ＣＰＵ２０１からのブー
トデバイス選択信号がＩＣカード選択信号（ＩＣカード
１０７へのチップセレクト信号）として出力される。
リセットＩＣ２０３のリセット信号ＸＲＥＳＥＴが解除
され，かつ特定ＳＷ１０６の出力信号ＸＳＷがＯＮされ
ていな場合には動作しない。一方，リセットＩＣ２０３
のリセット信号ＸＲＥＳＥＴが解除され，かつ特定ＳＷ
１０６の出力信号ＸＳＷがＯＮされ，さらにＩＣカード
１０７が接続されている場合，ＣＰＵ２０１からのブー
トデバイス選択信号がＩＣカード選択信号（ＩＣカード
１０７へのチップセレクト信号）として出力される。
【００２６】さらに，付言すれば，特定ＳＷ１０６がＯ
ＦＦで，ＩＣカード１０７も接続されていない状態で，
電源１０４がＯＮされた場合，周辺制御ＩＣ２０２によ
り，フラッシュＲＯＭ２０４上のプログラムがＣＰＵ２
０１に呼び出され，ＣＰＵ２０１が動作する。一方，特
定ＳＷ１０６がＯＮで，ＩＣカード１０７が接続されて
いる状態で，電源１０４がＯＮされた場合，周辺制御Ｉ
Ｃ２０２により，ＩＣカード１０７上のプログラムがＣ
ＰＵ２０１に呼び出され，ＣＰＵ２０１が動作する。
ＦＦで，ＩＣカード１０７も接続されていない状態で，
電源１０４がＯＮされた場合，周辺制御ＩＣ２０２によ
り，フラッシュＲＯＭ２０４上のプログラムがＣＰＵ２
０１に呼び出され，ＣＰＵ２０１が動作する。一方，特
定ＳＷ１０６がＯＮで，ＩＣカード１０７が接続されて
いる状態で，電源１０４がＯＮされた場合，周辺制御Ｉ
Ｃ２０２により，ＩＣカード１０７上のプログラムがＣ
ＰＵ２０１に呼び出され，ＣＰＵ２０１が動作する。
【００２７】したがって，ＩＣカード１０７接続時にお
いて，特定ＳＷ１０６を操作しながら電源をＯＮしたと
きに，ＩＣカード１０７上の格納されているプログラム
よりブートすることにより，ＩＣカード１０７をダウン
ロード用およびオプションプログラム用としても使用す
ることができ，しかもユーザーの作業性も向上させるこ
とができる。
いて，特定ＳＷ１０６を操作しながら電源をＯＮしたと
きに，ＩＣカード１０７上の格納されているプログラム
よりブートすることにより，ＩＣカード１０７をダウン
ロード用およびオプションプログラム用としても使用す
ることができ，しかもユーザーの作業性も向上させるこ
とができる。
【００２８】〔実施の形態２〕ところで，ＩＣカード１
０７が接続されていなかったり，あるいは通常２本用意
されているＩＣカード１１７の接続状態を示す検知信号
が１本しかＯＮしていないような状態，つまり不完全な
接続状態である場合にＩＣカード１０７でブートしよう
とすると，本体プログラムや装置自体に悪影響を及ぼす
ことが考えられる。
０７が接続されていなかったり，あるいは通常２本用意
されているＩＣカード１１７の接続状態を示す検知信号
が１本しかＯＮしていないような状態，つまり不完全な
接続状態である場合にＩＣカード１０７でブートしよう
とすると，本体プログラムや装置自体に悪影響を及ぼす
ことが考えられる。
【００２９】そこで，この実施の形態２では，前述の実
施の形態１の構成・動作に対し，特定ＳＷ１０６を操作
しながら，電源１０４をＯＮしたときにＩＣカード検知
部２０６によってＩＣカード１０７の接続が検知されな
い場合，フラッシュＲＯＭ２０４上のプログラムでブー
トする例について，図６および図７を用いて説明する。
施の形態１の構成・動作に対し，特定ＳＷ１０６を操作
しながら，電源１０４をＯＮしたときにＩＣカード検知
部２０６によってＩＣカード１０７の接続が検知されな
い場合，フラッシュＲＯＭ２０４上のプログラムでブー
トする例について，図６および図７を用いて説明する。
【００３０】（実施の形態２の構成）図６は，実施の形
態２に係る周辺制御ＩＣ２０２のブートデバイス選択回
路構成を示すブロック図である。この周辺制御ＩＣ２０
２は，図４に対し，ＩＣカード検知部２０６からの検知
信号ＸＣＤ１，２を入力とし，その出力を論理ゲート６
０２に供給するインバータ６０１と，ブートデバイス選
択信号と，フリップ・フロップ４０５の出力￣Ｑと，イ
ンバータ６０１の出力信号とを負論理入力し，負論理の
ＡＮＤ処理を行い．フラッシュＲＯＭ選択信号を出力す
る論理ゲート６０２と，を付加した構成となっている。
なお，他の構成要素およびその機能は，実施の形態１と
同様であるので図４と同一符号を付し，その説明は省略
する。
態２に係る周辺制御ＩＣ２０２のブートデバイス選択回
路構成を示すブロック図である。この周辺制御ＩＣ２０
２は，図４に対し，ＩＣカード検知部２０６からの検知
信号ＸＣＤ１，２を入力とし，その出力を論理ゲート６
０２に供給するインバータ６０１と，ブートデバイス選
択信号と，フリップ・フロップ４０５の出力￣Ｑと，イ
ンバータ６０１の出力信号とを負論理入力し，負論理の
ＡＮＤ処理を行い．フラッシュＲＯＭ選択信号を出力す
る論理ゲート６０２と，を付加した構成となっている。
なお，他の構成要素およびその機能は，実施の形態１と
同様であるので図４と同一符号を付し，その説明は省略
する。
【００３１】（実施の形態２の動作）次に，以上のよう
に構成された周辺制御ＩＣ２０２の動作について説明す
る。図５は，実施の形態２に係る周辺制御ＩＣ２０２の
動作を示すタイミングチャートである。図において，
（Ａ）はリセットＩＣ２０３から出力される信号ＸＲＥ
ＳＥＴ，（Ｂ）は特定ＳＷ１０６から出力される信号Ｘ
ＳＷ，（Ｃ）はＩＣカード検知部２０６から出力される
検知信号ＸＣＤ１，ＸＣＤ２，（Ｄ）はＣＰＵ２０１か
ら出力されるブートデバイス選択信号，（Ｅ）は論理ゲ
ート４０６から出力されるＩＣカード選択信号，（Ｆ）
は論理ゲート６０２から出力されるフラッシュＲＯＭ選
択信号である。
に構成された周辺制御ＩＣ２０２の動作について説明す
る。図５は，実施の形態２に係る周辺制御ＩＣ２０２の
動作を示すタイミングチャートである。図において，
（Ａ）はリセットＩＣ２０３から出力される信号ＸＲＥ
ＳＥＴ，（Ｂ）は特定ＳＷ１０６から出力される信号Ｘ
ＳＷ，（Ｃ）はＩＣカード検知部２０６から出力される
検知信号ＸＣＤ１，ＸＣＤ２，（Ｄ）はＣＰＵ２０１か
ら出力されるブートデバイス選択信号，（Ｅ）は論理ゲ
ート４０６から出力されるＩＣカード選択信号，（Ｆ）
は論理ゲート６０２から出力されるフラッシュＲＯＭ選
択信号である。
【００３２】図６において，ＩＣカード検知部２０６か
らの検知信号ＸＣＤ１，２（図７（Ｃ）参照）が論理ゲ
ート４０１の入力端子（負論理入力）それぞれに供給さ
れる。さらに，論理ゲート４０１の負論理のＡＮＤ処理
出力を論理ゲート４０６，およびインバータ６０１を介
して論理ゲート６０２に供給する。論理ゲート４０２に
は，リセットＩＣ２０３からのリセット信号ＸＲＥＳＥ
Ｔ（図７（Ａ）参照）と，特定ＳＷ１０６の入力信号Ｘ
ＳＷ（図７（Ｂ）参照）とが負論理入力され，この負論
理のＡＮＤ出力がフリップ・フロップ４０５のＰＲ端子
に供給される。
らの検知信号ＸＣＤ１，２（図７（Ｃ）参照）が論理ゲ
ート４０１の入力端子（負論理入力）それぞれに供給さ
れる。さらに，論理ゲート４０１の負論理のＡＮＤ処理
出力を論理ゲート４０６，およびインバータ６０１を介
して論理ゲート６０２に供給する。論理ゲート４０２に
は，リセットＩＣ２０３からのリセット信号ＸＲＥＳＥ
Ｔ（図７（Ａ）参照）と，特定ＳＷ１０６の入力信号Ｘ
ＳＷ（図７（Ｂ）参照）とが負論理入力され，この負論
理のＡＮＤ出力がフリップ・フロップ４０５のＰＲ端子
に供給される。
【００３３】また，論理ゲート４０４には，リセットＩ
Ｃ２０３からのリセット信号ＸＲＥＳＥＴと，インバー
タ４０３を介した特定ＳＷ１０６の入力信号ＸＳＷとが
入力され，その負論理のＡＮＤ出力をフリップ・フロッ
プ４０５のＣＬＲ端子に入力する。そして，フリップ・
フロップ４０５の出力￣Ｑを論理ゲート４０６に供給す
る。他方，論理ゲート４０６に入力端子（負論理入力）
の１つにＣＰＵ２０１からのブートデバイス選択信号
（図７（Ｄ）参照）が供給される。
Ｃ２０３からのリセット信号ＸＲＥＳＥＴと，インバー
タ４０３を介した特定ＳＷ１０６の入力信号ＸＳＷとが
入力され，その負論理のＡＮＤ出力をフリップ・フロッ
プ４０５のＣＬＲ端子に入力する。そして，フリップ・
フロップ４０５の出力￣Ｑを論理ゲート４０６に供給す
る。他方，論理ゲート４０６に入力端子（負論理入力）
の１つにＣＰＵ２０１からのブートデバイス選択信号
（図７（Ｄ）参照）が供給される。
【００３４】論理ゲート４０６では，ブートデバイス選
択信号と，論理ゲート４０１からのＩＣカード検知部２
０６の検知信号ＸＣＤ１，２出力と，フリップ・フロッ
プ４０５の￣Ｑ出力と，から負論理のＡＮＤ出力を行
い，ＩＣカード選択信号（図７（Ｅ）参照）を出力す
る。
択信号と，論理ゲート４０１からのＩＣカード検知部２
０６の検知信号ＸＣＤ１，２出力と，フリップ・フロッ
プ４０５の￣Ｑ出力と，から負論理のＡＮＤ出力を行
い，ＩＣカード選択信号（図７（Ｅ）参照）を出力す
る。
【００３５】さらに，論理ゲート６０２には，ブートデ
バイス選択信号と，インバータ６０１を介した検知信号
ＸＣＤ１，２と，フリップ・フロップ４０５の出力￣Ｑ
とが負論理入力され，その負論理のＡＮＤ出力によりフ
ラッシュＲＯＭ選択信号（図７（Ｆ）参照）を出力す
る。
バイス選択信号と，インバータ６０１を介した検知信号
ＸＣＤ１，２と，フリップ・フロップ４０５の出力￣Ｑ
とが負論理入力され，その負論理のＡＮＤ出力によりフ
ラッシュＲＯＭ選択信号（図７（Ｆ）参照）を出力す
る。
【００３６】このように，特定ＳＷ１０６がＯＮで，か
つ電源１０４がＯＮされた場合であっても，ＩＣカード
１０７が完全にＩＣカード接続部２０５に接続されてい
ない場合には，強制的にフラッシュＲＯＭ２０４よりブ
ートする。すなわち，図６の周辺制御ＩＣ２０２は，実
施の形態１と同様にＩＣカード選択信号を出力すると共
に，ＩＣカード１０７が完全にＩＣカード接続部２０５
に接続されていない場合にＩＣカード１０７からブート
せずに，フラッシュＲＯＭ選択信号を出力し，フラッシ
ュＲＯＭ２０４上のプログラムをブートする。
つ電源１０４がＯＮされた場合であっても，ＩＣカード
１０７が完全にＩＣカード接続部２０５に接続されてい
ない場合には，強制的にフラッシュＲＯＭ２０４よりブ
ートする。すなわち，図６の周辺制御ＩＣ２０２は，実
施の形態１と同様にＩＣカード選択信号を出力すると共
に，ＩＣカード１０７が完全にＩＣカード接続部２０５
に接続されていない場合にＩＣカード１０７からブート
せずに，フラッシュＲＯＭ選択信号を出力し，フラッシ
ュＲＯＭ２０４上のプログラムをブートする。
【００３７】したがって，実施の形態１で述べた効果に
加え，ＩＣカード１０７が完全にＩＣカード接続部２０
５に接続されていない場合，画像形成装置１００本体の
フラッシュＲＯＭ２０４のプログラムをブートすること
で，フラッシュＲＯＭ２０４を保護し，確実に画像形成
装置１００本体のフラッシュＲＯＭ２０４を使用するこ
とができる。
加え，ＩＣカード１０７が完全にＩＣカード接続部２０
５に接続されていない場合，画像形成装置１００本体の
フラッシュＲＯＭ２０４のプログラムをブートすること
で，フラッシュＲＯＭ２０４を保護し，確実に画像形成
装置１００本体のフラッシュＲＯＭ２０４を使用するこ
とができる。
【００３８】〔実施の形態３〕この実施の形態３では，
実施の形態２において，特定ＳＷ１０６がＯＮで，かつ
電源１０４がＯＮされた場合であっても，ＩＣカード１
０７が完全にＩＣカード接続部２０５に接続されていな
い場合，フラッシュＲＯＭ２０４のプログラムをブート
すると共に，表示部１０３にエラーメッセージの表示を
出力する例について，図８および図９を用いて説明す
る。
実施の形態２において，特定ＳＷ１０６がＯＮで，かつ
電源１０４がＯＮされた場合であっても，ＩＣカード１
０７が完全にＩＣカード接続部２０５に接続されていな
い場合，フラッシュＲＯＭ２０４のプログラムをブート
すると共に，表示部１０３にエラーメッセージの表示を
出力する例について，図８および図９を用いて説明す
る。
【００３９】（実施の形態３の構成）図８は，実施の形
態３に係る周辺制御ＩＣ２０２のブートデバイス選択回
路構成を示すブロック図である。この周辺制御ＩＣ２０
２は，図６に対し，ＩＣカード検知部２０６からの検知
信号ＸＣＤ１，２を入力とし，その出力を論理ゲート６
０２に供給するインバータ６０１の出力信号と，フリッ
プ・フロップ４０５の出力信号￣Ｑと，を負論理入力
し，負論理のＡＮＤ処理を行い，エラーメッセージ表示
信号を出力する論理ゲート８０１を付加した構成となっ
ている。なお，他の構成要素およびその機能は，実施の
形態２と同様であるので図６と同一符号を付し，その説
明は省略する。
態３に係る周辺制御ＩＣ２０２のブートデバイス選択回
路構成を示すブロック図である。この周辺制御ＩＣ２０
２は，図６に対し，ＩＣカード検知部２０６からの検知
信号ＸＣＤ１，２を入力とし，その出力を論理ゲート６
０２に供給するインバータ６０１の出力信号と，フリッ
プ・フロップ４０５の出力信号￣Ｑと，を負論理入力
し，負論理のＡＮＤ処理を行い，エラーメッセージ表示
信号を出力する論理ゲート８０１を付加した構成となっ
ている。なお，他の構成要素およびその機能は，実施の
形態２と同様であるので図６と同一符号を付し，その説
明は省略する。
【００４０】（実施の形態３の動作）次に，以上のよう
に構成された周辺制御ＩＣ２０２の動作について説明す
る。図９は，実施の形態３に係る周辺制御ＩＣ２０２の
動作を示すタイミングチャートである。図において，
（Ａ）はリセットＩＣ２０３から出力される信号ＸＲＥ
ＳＥＴ，（Ｂ）は特定ＳＷ１０６から出力される信号Ｘ
ＳＷ，（Ｃ）はＩＣカード検知部２０６から出力される
検知信号ＸＣＤ１，ＸＣＤ２，（Ｄ）はエラーメッセー
ジ表示信号である。なお，他の信号については，実施の
形態２の図６と同様であるので，ここでは省略する。
に構成された周辺制御ＩＣ２０２の動作について説明す
る。図９は，実施の形態３に係る周辺制御ＩＣ２０２の
動作を示すタイミングチャートである。図において，
（Ａ）はリセットＩＣ２０３から出力される信号ＸＲＥ
ＳＥＴ，（Ｂ）は特定ＳＷ１０６から出力される信号Ｘ
ＳＷ，（Ｃ）はＩＣカード検知部２０６から出力される
検知信号ＸＣＤ１，ＸＣＤ２，（Ｄ）はエラーメッセー
ジ表示信号である。なお，他の信号については，実施の
形態２の図６と同様であるので，ここでは省略する。
【００４１】図８において，ＩＣカード検知部２０６か
らの検知信号ＸＣＤ１，２（図９（Ｃ）参照）が論理ゲ
ート４０１の入力端子（負論理入力）それぞれに供給さ
れる。さらに，論理ゲート４０１の負論理のＡＮＤ処理
出力を論理ゲート４０６，およびインバータ６０１を介
して論理ゲート６０２および論理ゲート８０１に供給す
る。論理ゲート４０２には，リセットＩＣ２０３からの
リセット信号ＸＲＥＳＥＴ（図９（Ａ）参照）と，特定
ＳＷ１０６の入力信号ＸＳＷ（図９（Ｂ）参照）とが負
論理入力され，この負論理のＡＮＤ出力がフリップ・フ
ロップ４０５のＰＲ端子に供給される。
らの検知信号ＸＣＤ１，２（図９（Ｃ）参照）が論理ゲ
ート４０１の入力端子（負論理入力）それぞれに供給さ
れる。さらに，論理ゲート４０１の負論理のＡＮＤ処理
出力を論理ゲート４０６，およびインバータ６０１を介
して論理ゲート６０２および論理ゲート８０１に供給す
る。論理ゲート４０２には，リセットＩＣ２０３からの
リセット信号ＸＲＥＳＥＴ（図９（Ａ）参照）と，特定
ＳＷ１０６の入力信号ＸＳＷ（図９（Ｂ）参照）とが負
論理入力され，この負論理のＡＮＤ出力がフリップ・フ
ロップ４０５のＰＲ端子に供給される。
【００４２】また，論理ゲート４０４には，リセットＩ
Ｃ２０３からのリセット信号ＸＲＥＳＥＴと，インバー
タ４０３を介した特定ＳＷ１０６の入力信号ＸＳＷとが
入力され，その負論理のＡＮＤ出力がフリップ・フロッ
プ４０５のＣＬＲ端子に入力される。そして，フリップ
・フロップ４０５の出力￣Ｑを論理ゲート４０６に供給
する。他方，論理ゲート４０６に入力端子（負論理入
力）の１つにＣＰＵ２０１からのブートデバイス選択信
号が供給される。
Ｃ２０３からのリセット信号ＸＲＥＳＥＴと，インバー
タ４０３を介した特定ＳＷ１０６の入力信号ＸＳＷとが
入力され，その負論理のＡＮＤ出力がフリップ・フロッ
プ４０５のＣＬＲ端子に入力される。そして，フリップ
・フロップ４０５の出力￣Ｑを論理ゲート４０６に供給
する。他方，論理ゲート４０６に入力端子（負論理入
力）の１つにＣＰＵ２０１からのブートデバイス選択信
号が供給される。
【００４３】論理ゲート４０６では，ブートデバイス選
択信号と，論理ゲート４０１からのＩＣカード検知部２
０６の検知信号ＸＣＤ１，２出力と，フリップ・フロッ
プ４０５の￣Ｑ出力と，から負論理のＡＮＤ出力を行
い，ＩＣカード選択信号を出力する。
択信号と，論理ゲート４０１からのＩＣカード検知部２
０６の検知信号ＸＣＤ１，２出力と，フリップ・フロッ
プ４０５の￣Ｑ出力と，から負論理のＡＮＤ出力を行
い，ＩＣカード選択信号を出力する。
【００４４】さらに，論理ゲート６０２には，ブートデ
バイス選択信号と，インバータ６０１を介した検知信号
ＸＣＤ１，２と，フリップ・フロップ４０５の出力￣Ｑ
とが負論理入力され，その負論理のＡＮＤ出力によりフ
ラッシュＲＯＭ選択信号が出力される。また，論理ゲー
ト８０１には，インバータ６０１を介した検知信号ＸＣ
Ｄ１・２と，フリップ・フロップ４０５の出力￣Ｑとが
負論理入力され，その負論理のＡＮＤ出力によりエラー
メッセージ表示信号（図９（Ｄ）参照）が出力される。
バイス選択信号と，インバータ６０１を介した検知信号
ＸＣＤ１，２と，フリップ・フロップ４０５の出力￣Ｑ
とが負論理入力され，その負論理のＡＮＤ出力によりフ
ラッシュＲＯＭ選択信号が出力される。また，論理ゲー
ト８０１には，インバータ６０１を介した検知信号ＸＣ
Ｄ１・２と，フリップ・フロップ４０５の出力￣Ｑとが
負論理入力され，その負論理のＡＮＤ出力によりエラー
メッセージ表示信号（図９（Ｄ）参照）が出力される。
【００４５】このように，特定ＳＷ１０６がＯＮで，か
つ電源１０４がＯＮされた場合であっても，ＩＣカード
１０７が完全にＩＣカード接続部２０５に接続されてい
ない場合には，強制的にフラッシュＲＯＭ２０４よりブ
ートする。すなわち，図８の周辺制御ＩＣ２０２は，実
施の形態２と同様にＩＣカード選択信号を出力すると共
に，ＩＣカード１０７が完全にＩＣカード接続部２０５
に接続されていない場合にＩＣカード１０７からブート
せずに，フラッシュＲＯＭ選択信号を出力し，フラッシ
ュＲＯＭ２０４上のプログラムをブートする。さらに，
ＩＣカード１０７が完全にＩＣカード接続部２０５に接
続されていない旨のエラーメッセージ表示を表示部１０
３に表示し，ＩＣカード１０７の再セットを行うように
ユーザーに促す。
つ電源１０４がＯＮされた場合であっても，ＩＣカード
１０７が完全にＩＣカード接続部２０５に接続されてい
ない場合には，強制的にフラッシュＲＯＭ２０４よりブ
ートする。すなわち，図８の周辺制御ＩＣ２０２は，実
施の形態２と同様にＩＣカード選択信号を出力すると共
に，ＩＣカード１０７が完全にＩＣカード接続部２０５
に接続されていない場合にＩＣカード１０７からブート
せずに，フラッシュＲＯＭ選択信号を出力し，フラッシ
ュＲＯＭ２０４上のプログラムをブートする。さらに，
ＩＣカード１０７が完全にＩＣカード接続部２０５に接
続されていない旨のエラーメッセージ表示を表示部１０
３に表示し，ＩＣカード１０７の再セットを行うように
ユーザーに促す。
【００４６】したがって，実施の形態１で述べた効果に
加え，ＩＣカード１０７が完全にＩＣカード接続部２０
５に接続されていない場合，画像形成装置１００本体の
フラッシュＲＯＭ２０４のプログラムをブートすること
で，フラッシュＲＯＭ２０４を保護し，確実に画像形成
装置１００本体のフラッシュＲＯＭ２０４を使用するこ
とができる。さらに，ＩＣカード１０７が完全にＩＣカ
ード接続部２０５に接続されていない旨のエラーメッセ
ージ表示を表示部１０３に表示することにより，ユーザ
ーはＩＣカード１０７が正確に装着されていないことを
的確に知り，再セットを迅速に行うことができる。
加え，ＩＣカード１０７が完全にＩＣカード接続部２０
５に接続されていない場合，画像形成装置１００本体の
フラッシュＲＯＭ２０４のプログラムをブートすること
で，フラッシュＲＯＭ２０４を保護し，確実に画像形成
装置１００本体のフラッシュＲＯＭ２０４を使用するこ
とができる。さらに，ＩＣカード１０７が完全にＩＣカ
ード接続部２０５に接続されていない旨のエラーメッセ
ージ表示を表示部１０３に表示することにより，ユーザ
ーはＩＣカード１０７が正確に装着されていないことを
的確に知り，再セットを迅速に行うことができる。
【００４７】
【発明の効果】以上説明したように，本発明に係る画像
形成装置（請求項１）によれば，請求項１に記載の画像
形成装置によれば，ＩＣカードなどの外部記憶手段を接
続した場合に，その外部記憶手段の使用を選択し，外部
記憶手段に格納されているプログラムよりブートするた
め，外部記憶手段をダウンロード用およびオプションプ
ログラム用としても使用することができ，かつユーザー
の作業性も向上させることができる。
形成装置（請求項１）によれば，請求項１に記載の画像
形成装置によれば，ＩＣカードなどの外部記憶手段を接
続した場合に，その外部記憶手段の使用を選択し，外部
記憶手段に格納されているプログラムよりブートするた
め，外部記憶手段をダウンロード用およびオプションプ
ログラム用としても使用することができ，かつユーザー
の作業性も向上させることができる。
【００４８】また，本発明に係る画像形成装置（請求項
２）によれば，請求項１に記載の効果に加え，ＩＣカー
ドなどの外部記憶手段が完全に本体接続部分に接続され
ていない場合，画像形成装置の本体記憶手段（たとえ
ば，フラッシュＲＯＭ）のプログラムをブートするた
め，本体記憶手段を保護し，確実に画像形成装置の本体
記憶手段を使用することができる。
２）によれば，請求項１に記載の効果に加え，ＩＣカー
ドなどの外部記憶手段が完全に本体接続部分に接続され
ていない場合，画像形成装置の本体記憶手段（たとえ
ば，フラッシュＲＯＭ）のプログラムをブートするた
め，本体記憶手段を保護し，確実に画像形成装置の本体
記憶手段を使用することができる。
【００４９】また，本発明に係る画像形成装置（請求項
３）によれば，請求項１に記載の効果に加え，ＩＣカー
ドなどの外部記憶手段が完全に本体接続部分に接続され
ていない場合，画像形成装置の本体記憶手段（たとえ
ば，フラッシュＲＯＭ）のプログラムをブートするた
め，本体記憶手段を保護し，確実に画像形成装置の本体
記憶手段を使用することができ，さらに，外部記憶手段
が完全に本体接続部分に接続されていない旨のエラーメ
ッセージ表示を表示手段に表示するので，ユーザーはＩ
Ｃカードなどの外部記憶手段が正確に装着されていない
ことを的確に知り，再セットを迅速に行うことができ
る。
３）によれば，請求項１に記載の効果に加え，ＩＣカー
ドなどの外部記憶手段が完全に本体接続部分に接続され
ていない場合，画像形成装置の本体記憶手段（たとえ
ば，フラッシュＲＯＭ）のプログラムをブートするた
め，本体記憶手段を保護し，確実に画像形成装置の本体
記憶手段を使用することができ，さらに，外部記憶手段
が完全に本体接続部分に接続されていない旨のエラーメ
ッセージ表示を表示手段に表示するので，ユーザーはＩ
Ｃカードなどの外部記憶手段が正確に装着されていない
ことを的確に知り，再セットを迅速に行うことができ
る。
【図１】本発明の実施の形態に係る画像形成装置の主要
構成を示すブロック図である。
構成を示すブロック図である。
【図２】図１における制御基板の構成を示すブロック図
である。
である。
【図３】図２におけるＩＣカード検知部のコンタクトデ
ィテクション端子の構成例を示す説明図である。
ィテクション端子の構成例を示す説明図である。
【図４】本発明の実施の形態１に係る周辺制御ＩＣのブ
ートデバイス選択回路構成を示すブロック図である。
ートデバイス選択回路構成を示すブロック図である。
【図５】本発明の実施の形態１に係る周辺制御ＩＣの動
作を示すタイミングチャートである。
作を示すタイミングチャートである。
【図６】本発明の実施の形態２に係る周辺制御ＩＣのブ
ートデバイス選択回路構成を示すブロック図である。
ートデバイス選択回路構成を示すブロック図である。
【図７】本発明の実施の形態２に係る周辺制御ＩＣの動
作を示すタイミングチャートである。
作を示すタイミングチャートである。
【図８】本発明の実施の形態３に係る周辺制御ＩＣのブ
ートデバイス選択回路構成を示すブロック図である。
ートデバイス選択回路構成を示すブロック図である。
【図９】本発明の実施の形態３に係る周辺制御ＩＣの動
作を示すタイミングチャートである。
作を示すタイミングチャートである。
【符号の説明】 １００ 画像形成装置 １０１ 画像形成部 １０２ 制御基板 １０６ 特定ＳＷ １０７ ＩＣカード ２０１ ＣＰＵ ２０２ 周辺制御ＩＣ ２０３ リセットＩＣ ２０４ フラッシュＲＯＭ ２０５ カード接続部 ２０６ カード検知部
Claims (3)
- 【請求項１】 制御プログラムに基づいて装置全体を制
御する本体制御手段と，前記制御プログラムを格納して
おく本体側記憶手段と，装置本体に着脱自在で，前記制
御プログラムおよび（あるいは）オプションプログラム
を格納しておく外部記憶手段と，前記外部記憶手段の接
続状態を検知し，検知信号を出力する検知手段と，前記
外部記憶手段の使用を選択する選択手段と，を備えた画
像形成装置において，前記本体制御手段は，前記選択手
段からの選択信号がＯＮされ，かつ前記検知手段により
前記外部記憶手段の接続が検知された場合，前記外部記
憶手段上のプログラムよりブートすること特徴とする画
像形成装置。 - 【請求項２】 制御プログラムに基づいて装置全体を制
御する本体制御手段と，前記制御プログラムを格納して
おく本体側記憶手段と，装置本体に着脱自在で，前記制
御プログラムおよび（あるいは）オプションプログラム
を格納しておく外部記憶手段と，前記外部記憶手段の接
続状態を検知し，検知信号を出力する検知手段と，前記
外部記憶手段の使用を選択する選択手段と，を備えた画
像形成装置において，前記本体制御手段は，前記選択手
段からの選択信号がＯＮされ，かつ前記検知手段により
前記外部記憶手段の接続が検知されない場合，前記本体
側記憶手段上のプログラムよりブートすること特徴とす
る画像形成装置。 - 【請求項３】 制御プログラムに基づいて装置全体を制
御する本体制御手段と，前記制御プログラムを格納して
おく本体側記憶手段と，装置本体に着脱自在で，前記制
御プログラムおよび（あるいは）オプションプログラム
を格納しておく外部記憶手段と，前記外部記憶手段の接
続状態を検知し，検知信号を出力する検知手段と，前記
外部記憶手段の使用を選択する選択手段と，装置の設定
状態や作動状態が表示される表示手段と，を備えた画像
形成装置において，前記本体制御手段は，前記選択手段
からの選択信号がＯＮされ，かつ前記検知手段により前
記外部記憶手段の接続が検知されない場合，前記本体側
記憶手段上のプログラムよりブートし，前記表示手段に
前記外部記憶手段の接続エラーを示すメッセージを出力
すること特徴とする画像形成装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9313776A JPH11149377A (ja) | 1997-11-14 | 1997-11-14 | 画像形成装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9313776A JPH11149377A (ja) | 1997-11-14 | 1997-11-14 | 画像形成装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11149377A true JPH11149377A (ja) | 1999-06-02 |
Family
ID=18045392
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9313776A Pending JPH11149377A (ja) | 1997-11-14 | 1997-11-14 | 画像形成装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11149377A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005231076A (ja) * | 2004-02-17 | 2005-09-02 | Oki Data Corp | 印刷装置 |
| JP2006099215A (ja) * | 2004-09-28 | 2006-04-13 | Toshiba Tec Corp | ダウンロード基板を装着可能なコンピュータ装置 |
| JP2008022130A (ja) * | 2006-07-11 | 2008-01-31 | Kyocera Mita Corp | 画像形成装置並びにその起動方法及びメニュー表示方法 |
| JP2012194840A (ja) * | 2011-03-17 | 2012-10-11 | Ricoh Co Ltd | 情報処理装置と画像形成装置 |
-
1997
- 1997-11-14 JP JP9313776A patent/JPH11149377A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005231076A (ja) * | 2004-02-17 | 2005-09-02 | Oki Data Corp | 印刷装置 |
| JP2006099215A (ja) * | 2004-09-28 | 2006-04-13 | Toshiba Tec Corp | ダウンロード基板を装着可能なコンピュータ装置 |
| JP2008022130A (ja) * | 2006-07-11 | 2008-01-31 | Kyocera Mita Corp | 画像形成装置並びにその起動方法及びメニュー表示方法 |
| JP2012194840A (ja) * | 2011-03-17 | 2012-10-11 | Ricoh Co Ltd | 情報処理装置と画像形成装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6513113B1 (en) | Electronic instrument adapted to be selectively booted either from externally-connectable storage unit or from internal nonvolatile rewritable memory | |
| CA2046356C (en) | Method and apparatus for improved initialization of computer system features | |
| US7017038B1 (en) | Method and system to provide first boot to a CPU system | |
| US6981080B2 (en) | Look-up table based USB identification | |
| KR100381416B1 (ko) | 컴퓨터 시스템 및 그 컴퓨터 시스템의 프로덕트 키 저장방법 | |
| KR19990041698A (ko) | 고정된 플래시 롬의 데이터 갱신이 가능한 컴퓨터 시스템 및 그 제어 방법 | |
| US9256443B2 (en) | Electronic device having updatable bios and bios updating method thereof | |
| US20090132798A1 (en) | Electronic device and method for resuming from suspend-to-memory state thereof | |
| US20060117313A1 (en) | Method for patching firmware in memory device | |
| US7895429B2 (en) | Basic input/output system memory simulation module | |
| US20070250740A1 (en) | System and method for conducting BIST operations | |
| JPH11149377A (ja) | 画像形成装置 | |
| WO2022199622A1 (zh) | 一种电子设备的启动程序的运行方法和电子设备 | |
| US7076643B2 (en) | Method and apparatus for providing revision identification numbers | |
| CN110737480B (zh) | 一种串口驱动程序复用方法和装置 | |
| JPH06314202A (ja) | 画像形成装置 | |
| US7668976B2 (en) | Control method and computer system utilizing the same | |
| JPH07281986A (ja) | 拡張ボード及び該ボードを用いた情報処理装置とその周辺装置の制御方法 | |
| KR20000008628A (ko) | 컴퓨터 시스템의 부팅음악 출력방법 | |
| JP2000076073A (ja) | 電子機器 | |
| KR100335643B1 (ko) | 세팅값을소프트웨어로설정하는컴퓨터시스템및그제어방법 | |
| KR20020096661A (ko) | 컴퓨터시스템 및 컴퓨터시스템의 부팅제어방법 | |
| EP0851351A2 (en) | Emulation system and method for microcomputer | |
| JP3405239B2 (ja) | 初期値設定変更装置 | |
| JP2000105703A (ja) | 画像形成装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050325 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050412 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050613 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20050802 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050929 |
|
| A911 | Transfer of reconsideration by examiner before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20051011 |
|
| A912 | Removal of reconsideration by examiner before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20051104 |