JP4024713B2 - データ処理システム及び制御装置 - Google Patents
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【０００１】
【発明の属する技術分野】
本発明は，ＣＰＵがビット幅の異なる記憶装置を共用し得るデータ処理システムに関し，特に，ＣＰＵのビット幅より小さいビット幅の記憶装置に記憶されたデータをＣＰＵのビット幅で処理するデータ処理システムに関するものである。
【０００２】
【従来の技術】
近年，市場に登場するマルチメディア製品におけるデータ処理の高速化を実現するために，ＣＰＵの高周波数化に加えて，ＣＰＵの多ビット化が図られている。現在ＣＰＵの多ビット化は，１６ビットＣＰＵから３２ビットＣＰＵへの移行が概ね終了した段階であり，順次６４ビットＣＰＵ，１２８ビットＣＰＵへと移行していくものと考えられる。
【０００３】
このような多ビットＣＰＵが搭載されたシステムでは，当然に該ＣＰＵがアクセスしてデータを処理することができる記憶装置が必要とされる。かかる記憶装置には，ＣＰＵと同ビット幅の記憶装置を用いることが最も望ましい。しかし，例えば３２ビットメモリは８ビット或いは１６ビットメモリと較べて未だに高価であるため，このようなメモリで構成されるシステムは全体としてコスト高となり好ましくない。更に，６４ビットメモリは市場に出回っている数が少なく，入手が困難であるため実用的ではない。
そこで，例えば３２ビットＣＰＵに対して，１６ビットメモリを２つ並列に配置して合計ビット幅を３２ビットとすることが考えられる。
【０００４】
【特許文献１】
特開平１１−１３４２４６号公報
【０００５】
【発明が解決しようとする課題】
しかしながら，上記方法では，必要な記憶容量が極僅かである場合にも２つの記憶装置を設ける必要があり，無駄なメモリ領域を形成することになり問題であった。このような問題は，特許文献１に記載のデータ処理システムにより解決される。具体的には，所定のメモリ情報に基づき，ＣＰＵが自己のビット幅と同じビット幅のメモリが搭載されていると判断された場合は，ＣＰＵのビット幅で処理する処理モードを選択し，ＣＰＵのビット幅より小さいビット幅のメモリが搭載されていると判断された場合は，該メモリのビット幅で処理する処理モードを選択することにより，ビット幅が異なるメモリに対応することができるシステムとして構成されている。しかしながら，特許文献１に記載されたデータ処理システムでは，例えばＣＰＵより小さいビット幅のメモリに対しては，該メモリのビット幅でＣＰＵがデータを処理するため，ＣＰＵが持つ本来の処理能力を十分に発揮することができない。即ち，この場合はデータ処理の高速化を図ることができないという問題が生じる。
また，上記従来システムでは，装着されたメモリの仕様を検出するためだけに，所定のメモリ情報を予め記憶させておく領域を確保しなければならない。
更に，上記従来システムは，ＣＰＵの判断によりメモリへのアクセス方法の切替を行うものであるため，例えばシステム起動時に実行されるブートプログラムが格納された記憶領域に対して適用することができないという問題があった。
【０００６】
従って，本発明は上記事情に鑑みてなされたものであり，その目的とするところは，ＣＰＵがビット幅の異なる記憶装置を共用することのできるデータ処理システム及び制御装置を提供することにある。
【０００７】
【課題を解決するための手段】
上記目的を解決するための本発明は，ビット幅の異なる複数の記憶装置と，上記記憶装置にアクセスして所定の処理を実行するＣＰＵと，上記ＣＰＵが上記複数の記憶装置を共用し得るよう制御する制御装置とを具備してなり，上記複数の記憶装置のビット幅が上記ＣＰＵのビット幅以下であるデータ処理システムにおいて，上記制御装置は，ハードウェアで構成された切替スイッチの状態に応じて，上記複数の記憶装置からシステム起動時に上記ＣＰＵによって最初に実行される初期化プログラムが格納された所定の記憶装置を選択する選択信号を生成する選択信号生成手段と，上記選択信号生成手段により生成された選択信号に基づき上記ＣＰＵがアクセスする記憶装置に格納された上記初期化プログラムを，該ＣＰＵが処理し得るビット幅に変換するデータ変換手段とを有し，上記ＣＰＵは，上記選択信号生成手段により生成された選択信号に対応する記憶装置に対してアクセスし，当該記憶装置に格納された上記初期化プログラムを上記制御装置に転送するデータ転送手段と，上記データ変換手段により変換された上記初期化プログラムを読み出して実行するデータ読出処理手段とを有してなることを特徴とするデータ処理システムとして構成されている。
これにより，例えばＣＰＵと同じビット幅のメモリが装着された場合であっても，上記ＣＰＵより小さいビット幅のメモリが装着された場合であっても，上記ＣＰＵは該ＣＰＵのビット幅の上記初期化プログラムを処理することが可能となる。また，上記制御装置が生成する選択信号を直接読み出すことにより，従来必要とされていた所定のメモリ情報を格納する記憶領域を設ける必要がなくなり，その結果，メモリ領域を有効に利用することが可能となった。また，切替スイッチの切替パターンを複数設けることにより，複数種類 のメモリに対応するシステムを構成することが可能となる。
【０００８】
更に，前記課題は，下記の制御装置によっても解決され得る。
即ち，ＣＰＵが該ＣＰＵのビット幅以下であってビット幅の異なる複数の記憶装置を共用し得るよう制御する制御装置において，ハードウェアで構成された切替スイッチの状態に応じて，上記複数の記憶装置からシステム起動時に上記ＣＰＵによって最初に実行される初期化プログラムが格納された所定の記憶装置を選択する選択信号を生成する選択信号生成手段と，上記選択信号生成手段により生成された選択信号に基づき上記ＣＰＵがアクセスする記憶装置に格納された上記初期化プログラムを，該ＣＰＵが処理し得るビット幅に変換するデータ変換手段とを具備してなることを特徴とする制御装置によっても前記課題は解決され得る。
【０００９】
【発明の実施の形態】
以下添付図面を参照しながら，本発明の実施の形態について説明し，本発明の理解に供する。尚，以下の実施の形態は，本発明を具体化した一例であって，本発明の技術的範囲を限定する性格のものではない。
ここに，図１は本発明の実施の形態に係るデータ処理システムの概略構成を示すブロック図，図２は本発明の実施の形態に係るデータ処理装置のデータ処理手順の一例を示すフローチャートである。
【００１０】
まず，図１のシステムブロック図を用いて，本発明の一実施形態に係るデータ処理システムの概略構成について説明する。
本データ処理システムは，３２ビットＣＰＵ（以下，「ＣＰＵ」と略す。）１０と，制御装置の一例である制御回路２０と，記憶装置の一例である１６ビットメモリ３０及び３２ビットメモリ４０とを備え，ＣＰＵ１０，制御回路２０及びメモリ３０は相互に該メモリ３０に格納されたデータを伝送し得るようデータバス５０（バス幅が１６ビット（０〜１５ビット）で構成されたバス）により接続され，また，ＣＰＵ１０，制御回路２０及びメモリ４０は相互に該メモリ４０に格納されたデータを伝送し得るよう上記データバス５０及びデータバス５１（バス幅が１６ビット（１６〜３１ビット）で構成されたバス）により接続されてシステムが構成されている。
【００１１】
ここで，本データ処理システムを構成する上記各部について詳細に説明する。
上記制御部２０は，少なくとも選択信号生成手段の一例である選択信号生成回路２１，データ変換手段の一例であるデータ変換回路２２，切替手段の一例である切替スイッチ２３，バッファ領域２４とを備えて構成されている。具体的には，上記制御回路２０の一例として，例えば電子デバイスが配列されて上記各回路等を構成する回路基板，或いは上記各回路等がＩＣ化されたＡＳＩＣ（Application Specific Integrated Circuit）等が挙げられる。
【００１２】
上記選択信号生成回路２１は，複数の記憶装置から所定の記憶装置を選択する選択信号を生成する回路であって，例えば上記１６ビットメモリ３０或いは３２ビットメモリ４０のいずれか一方を選択的に抽出するための信号を生成する回路である。具体的な上記選択信号生成方法には，上記制御回路２０に設けられたディップスイッチ（切替スイッチ２３の一例）のＯＮ／ＯＦＦを切り替えることにより生じたＯＮ／ＯＦＦ信号，或いは複数のジャンパーピン（切替スイッチ２３の一例）の短絡位置を切り替えることにより生じた短絡信号を，上記制御回路２０が論理演算処理することにより，所定のビット列信号を生成するという一般的な方法がある。この場合に生成される上記選択信号（ビット列信号）は後述するＣＰＵ１０が認識し得る信号であることが好ましい。本実施例では，メモリ３０及びメモリ４０の２つのメモリから１つのメモリを選択するものであるため，上記切替スイッチ２３は１ビット分のディップスイッチ等で足りるが，この場合，上記ディップスイッチ等の切替により発生した１ビットのＯＮ／ＯＦＦ信号或いは短絡信号をＣＰＵ１０のビット幅（３２ビット）と同一のビット列信号にビット変換することにより，ＣＰＵ１０が認識し得る信号を生成することが好ましい。また，後述するＣＰＵ１０は上記選択信号に対応するメモリ３０若しくはメモリ４０にアクセスするものであるため，当該選択信号は，メモリ３０，メモリ４０の位置を示すアドレス信号の役割を有する。この場合，上記選択信号は，アドレスマップ上のメモリ３０のアドレス或いはメモリ４０のアドレスが保管された領域へジャンプさせるためのジャンプコードであっても良い。
【００１３】
前記したように，上記制御回路２０に設けられた切替スイッチ２３はディプスイッチやジャンパーピン等のハードウェアによる切替スイッチである。かかる切替は，ＣＰＵがメモリの装着位置等から装着されたメモリのビット幅，容量等の仕様（メモリ情報）を自動的に判断することにより，ＣＰＵがメモリへアクセスする方法を上記仕様に応じてソフトウェア的に切り替えることも可能である。しかしながら，これでは，例えばシステム起動時に最初に実行される初期化プログラム（ブートプログラム，ＩＰＬプログラム）が格納されたメモリへアクセスする場合に問題が生じる。即ち，システム起動前であるため，ＣＰＵが上記ソフトウェア的にメモリへのアクセス方法の切替を行なうことができず，そのため，ＣＰＵが上記初期化プログラムを実行することができないという問題が生じる。従って，上述のように，上記切替スイッチ２３はディップスイッチやジャンパーピン等のハードウェアにより構成されることが望ましい。
【００１４】
尚，上記のように，本実施例では，メモリ３０及びメモリ４０の２つのメモリについて言及しているが，特にこれに限定される必要はない。例えば，上記選択信号生成回路２１が，３以上の複数のメモリから１つのメモリを選択する信号を生成する回路であっても問題はない。
【００１５】
上記データ変換回路２２は，上記選択信号生成回路２１により生成された選択信号に基づき，ＣＰＵがアクセスする記憶装置に格納された所定のデータを，該ＣＰＵが処理し得るビット幅のデータ形式に変換する回路である。
上記ＣＰＵ１０は，上記選択信号が示すアドレスに位置するメモリにアクセスするが，ＣＰＵ１０のビット幅（３２ビット）よりも小さい幅のメモリ３０（１６ビット）にアクセスする場合は，ＣＰＵのビット幅とアクセスするメモリのビット幅とが異なるため，直接的にメモリ３０に格納されたデータを取り扱うことができない。従って，この場合は，データ変換回路２２によりメモリ３０に格納されたデータを３２ビットデータに変換する処理がなされる。具体的には，上記データ変換回路２２は，後述するＣＰＵ１０のデータ転送機能１１によりデータバス５０を介して一旦上記制御装置２０のバッファ領域２４に伝送された１６ビットデータをデータバス５１に送り出す処理を実行する。更に，引き続きデータ転送機能１１によりデータバス５０を介して伝送された１６ビットデータに対してはデータバス５１に送り出す処理を実行せずに，伝送してきたデータバス５０に返す処理を実行する。このような処理を行なうことにより，２回読み出すことにより得られた２つの１６ビットデータを１つの３２ビットデータに変換することが可能となる。尚，３２ビットＣＰＵ１０が８ビットメモリに格納されたデータを処理する場合は，４回読み出すことにより得られた４つの８ビットデータを合算することにより３２ビットデータに変換することができ，また，４ビットメモリに格納されたデータを処理する場合は，８回読み出すことにより得られた８つの４ビットデータを合算することにより３２ビットデータに変換することで対応することが可能である。
【００１６】
上記ＣＰＵ１０は，本データ処理システムを構成する上で中心的な装置であり，データ転送手段の一例であるデータ転送機能１１と，データ読出処理手段の一例であるデータ読出機能１２を発揮するものである。
ここで，上記データ転送機能１１とは，上記選択信号生成回路２１により生成された選択信号に対応する記憶装置に対してアクセスし，該記憶装置に格納された所定のデータを上記制御回路２０に転送する機能であって，例えば上記制御回路２０のバッファ領域２４に転送する機能である。前記したように，ＣＰＵ１０のビット幅よりも小さい幅のメモリ３０にアクセスする場合は，直接的にメモリ３０に格納されたデータを処理することができない。従って，ＣＰＵ１０が読み出したデータを３２ビットデータに変換させるためにメモリ３０から読み出されたデータを上記バッファ領域２４に転送することとした。この場合，転送に際して，読み出されたデータにデータバス５１に送り出すデータであるか否かを示すために所定のビットを有効にしておくことが好ましい。
また，データ読出機能１２とは，例えば３２ビットメモリ内のデータを直接的に読み出す機能であり，上記データ変換回路２２により１６ビットから３２ビットに変換されたデータを読み出す機能である。
【００１７】
次に，図２のフローチャートを用いて本発明の実施の形態に係るデータ処理装置のデータ処理手順の一例について説明する。図中のＳ１０，Ｓ２０…は処理手順（ステップ）番号を示す。処理はステップＳ１０より開始される。
【００１８】
システムが起動されると，ＣＰＵ１０は最初に初期化プログラムを実行するために該初期化プログラムが格納されたメモリへアクセスする必要がある。従って，ＣＰＵはアクセスするメモリを選択する選択信号を読み出すために，制御回路２０へアクセスする処理を実行する（Ｓ１０）。かかる処理は，例えばシステム起動時にプログラムカウンタを上記制御回路２０のアドレスに設定するようシステム設計することにより実現される。
【００１９】
続いて，ＣＰＵ１０は，制御回路２０により生成された選択信号を読み出す処理を実行する（Ｓ２０）。かかる処理は切替スイッチ２３のＯＮ／ＯＦＦ状態を検知することにより行なう。ここで，ステップＳ３０において，切替スイッチ２３がＯＦＦであると判断された場合，即ち切替スイッチ２３がＯＦＦのときに生成する選択信号（３２ビットメモリを選択する信号）を読み出した場合は，ＣＰＵ１０は３２ビットメモリ４０へアクセスし（Ｓ４０），メモリ４０に格納された初期化プログラムを読み出してシステム起動処理を実行する（Ｓ４１→Ｓ６０）。ステップＳ３０において，切替スイッチ２３がＯＮであると判断された場合，即ち切替スイッチ２３がＯＮのときに生成する選択信号（１６ビットメモリを選択する信号）を読み出した場合は，ＣＰＵ１０は１６ビットメモリ３０へアクセスする（Ｓ５０）。その後，ＣＰＵは，メモリ３０から読み出した１６ビットデータを上記制御装置２０のバッファ領域２４へ転送する（Ｓ５１）。尚，バッファ領域２４に転送された１６ビットデータは上記制御装置２０が備えるデータ変換回路により３２ビットデータに変換される。その後，ＣＰＵは，上記制御装置２０により変換された３２ビットデータを読み出し（Ｓ５２），読み出されたデータを実行することによりシステム起動処理を実行する（Ｓ６０）。
【００２０】
【発明の効果】
以上説明したように，本発明によれば，ハードウェアで構成された切替スイッチの状態に応じて，上記複数の記憶装置からシステム起動時に上記ＣＰＵによって最初に実行される初期化プログラムが格納された所定の記憶装置を選択する選択信号を生成する選択信号生成手段と，上記選択信号生成手段により生成された選択信号に基づき上記ＣＰＵがアクセスする記憶装置に格納された上記初期化プログラムを該ＣＰＵが処理し得るビット幅に変換するデータ変換手段とを有する制御装置と，上記選択信号生成手段により生成された選択信号に対応する記憶装置に対してアクセスし，当該記憶装置に格納された上記初期化プログラムを上記制御装置に転送するデータ転送手段と，上記データ変換手段により変換された上記初期化プログラムを読み出して実行するデータ読出処理手段とを有するＣＰＵとによりシステム構成がなされているため，例えばＣＰＵと同じビット幅のメモリが装着された場合であっても，上記ＣＰＵより小さいビット幅のメモリが装着された場合であっても，上記ＣＰＵは該ＣＰＵのビット幅の上記初期化プログラムを処理することが可能となる。また，上記制御装置が生成する選択信号を直接読み出すことにより，従来必要とされていた所定のメモリ情報を格納する記憶領域を設ける必要がなくなり，その結果，メモリ領域を有効に利用することが可能となる。
【図面の簡単な説明】
【図１】本発明の実施の形態に係るデータ処理システムの概略構成を示すブロック図。
【図２】本発明の実施の形態に係るデータ処理装置のデータ処理手順の一例を示すフローチャート。
【符号の説明】
１０…３２ビットＣＰＵ
１１…データ転送機能
１２…データ読出機能
２０…制御回路
２１…選択信号生成回路
２２…データ変換回路
２３…切替スイッチ
２４…バッファ領域
３０…１６ビットメモリ
４０…３２ビットメモリ
５０…データバス（０〜１５ビット）
５１…データバス（１６〜３１ビット）
【発明の属する技術分野】
本発明は，ＣＰＵがビット幅の異なる記憶装置を共用し得るデータ処理システムに関し，特に，ＣＰＵのビット幅より小さいビット幅の記憶装置に記憶されたデータをＣＰＵのビット幅で処理するデータ処理システムに関するものである。
【０００２】
【従来の技術】
近年，市場に登場するマルチメディア製品におけるデータ処理の高速化を実現するために，ＣＰＵの高周波数化に加えて，ＣＰＵの多ビット化が図られている。現在ＣＰＵの多ビット化は，１６ビットＣＰＵから３２ビットＣＰＵへの移行が概ね終了した段階であり，順次６４ビットＣＰＵ，１２８ビットＣＰＵへと移行していくものと考えられる。
【０００３】
このような多ビットＣＰＵが搭載されたシステムでは，当然に該ＣＰＵがアクセスしてデータを処理することができる記憶装置が必要とされる。かかる記憶装置には，ＣＰＵと同ビット幅の記憶装置を用いることが最も望ましい。しかし，例えば３２ビットメモリは８ビット或いは１６ビットメモリと較べて未だに高価であるため，このようなメモリで構成されるシステムは全体としてコスト高となり好ましくない。更に，６４ビットメモリは市場に出回っている数が少なく，入手が困難であるため実用的ではない。
そこで，例えば３２ビットＣＰＵに対して，１６ビットメモリを２つ並列に配置して合計ビット幅を３２ビットとすることが考えられる。
【０００４】
【特許文献１】
特開平１１−１３４２４６号公報
【０００５】
【発明が解決しようとする課題】
しかしながら，上記方法では，必要な記憶容量が極僅かである場合にも２つの記憶装置を設ける必要があり，無駄なメモリ領域を形成することになり問題であった。このような問題は，特許文献１に記載のデータ処理システムにより解決される。具体的には，所定のメモリ情報に基づき，ＣＰＵが自己のビット幅と同じビット幅のメモリが搭載されていると判断された場合は，ＣＰＵのビット幅で処理する処理モードを選択し，ＣＰＵのビット幅より小さいビット幅のメモリが搭載されていると判断された場合は，該メモリのビット幅で処理する処理モードを選択することにより，ビット幅が異なるメモリに対応することができるシステムとして構成されている。しかしながら，特許文献１に記載されたデータ処理システムでは，例えばＣＰＵより小さいビット幅のメモリに対しては，該メモリのビット幅でＣＰＵがデータを処理するため，ＣＰＵが持つ本来の処理能力を十分に発揮することができない。即ち，この場合はデータ処理の高速化を図ることができないという問題が生じる。
また，上記従来システムでは，装着されたメモリの仕様を検出するためだけに，所定のメモリ情報を予め記憶させておく領域を確保しなければならない。
更に，上記従来システムは，ＣＰＵの判断によりメモリへのアクセス方法の切替を行うものであるため，例えばシステム起動時に実行されるブートプログラムが格納された記憶領域に対して適用することができないという問題があった。
【０００６】
従って，本発明は上記事情に鑑みてなされたものであり，その目的とするところは，ＣＰＵがビット幅の異なる記憶装置を共用することのできるデータ処理システム及び制御装置を提供することにある。
【０００７】
【課題を解決するための手段】
上記目的を解決するための本発明は，ビット幅の異なる複数の記憶装置と，上記記憶装置にアクセスして所定の処理を実行するＣＰＵと，上記ＣＰＵが上記複数の記憶装置を共用し得るよう制御する制御装置とを具備してなり，上記複数の記憶装置のビット幅が上記ＣＰＵのビット幅以下であるデータ処理システムにおいて，上記制御装置は，ハードウェアで構成された切替スイッチの状態に応じて，上記複数の記憶装置からシステム起動時に上記ＣＰＵによって最初に実行される初期化プログラムが格納された所定の記憶装置を選択する選択信号を生成する選択信号生成手段と，上記選択信号生成手段により生成された選択信号に基づき上記ＣＰＵがアクセスする記憶装置に格納された上記初期化プログラムを，該ＣＰＵが処理し得るビット幅に変換するデータ変換手段とを有し，上記ＣＰＵは，上記選択信号生成手段により生成された選択信号に対応する記憶装置に対してアクセスし，当該記憶装置に格納された上記初期化プログラムを上記制御装置に転送するデータ転送手段と，上記データ変換手段により変換された上記初期化プログラムを読み出して実行するデータ読出処理手段とを有してなることを特徴とするデータ処理システムとして構成されている。
これにより，例えばＣＰＵと同じビット幅のメモリが装着された場合であっても，上記ＣＰＵより小さいビット幅のメモリが装着された場合であっても，上記ＣＰＵは該ＣＰＵのビット幅の上記初期化プログラムを処理することが可能となる。また，上記制御装置が生成する選択信号を直接読み出すことにより，従来必要とされていた所定のメモリ情報を格納する記憶領域を設ける必要がなくなり，その結果，メモリ領域を有効に利用することが可能となった。また，切替スイッチの切替パターンを複数設けることにより，複数種類 のメモリに対応するシステムを構成することが可能となる。
【０００８】
更に，前記課題は，下記の制御装置によっても解決され得る。
即ち，ＣＰＵが該ＣＰＵのビット幅以下であってビット幅の異なる複数の記憶装置を共用し得るよう制御する制御装置において，ハードウェアで構成された切替スイッチの状態に応じて，上記複数の記憶装置からシステム起動時に上記ＣＰＵによって最初に実行される初期化プログラムが格納された所定の記憶装置を選択する選択信号を生成する選択信号生成手段と，上記選択信号生成手段により生成された選択信号に基づき上記ＣＰＵがアクセスする記憶装置に格納された上記初期化プログラムを，該ＣＰＵが処理し得るビット幅に変換するデータ変換手段とを具備してなることを特徴とする制御装置によっても前記課題は解決され得る。
【０００９】
【発明の実施の形態】
以下添付図面を参照しながら，本発明の実施の形態について説明し，本発明の理解に供する。尚，以下の実施の形態は，本発明を具体化した一例であって，本発明の技術的範囲を限定する性格のものではない。
ここに，図１は本発明の実施の形態に係るデータ処理システムの概略構成を示すブロック図，図２は本発明の実施の形態に係るデータ処理装置のデータ処理手順の一例を示すフローチャートである。
【００１０】
まず，図１のシステムブロック図を用いて，本発明の一実施形態に係るデータ処理システムの概略構成について説明する。
本データ処理システムは，３２ビットＣＰＵ（以下，「ＣＰＵ」と略す。）１０と，制御装置の一例である制御回路２０と，記憶装置の一例である１６ビットメモリ３０及び３２ビットメモリ４０とを備え，ＣＰＵ１０，制御回路２０及びメモリ３０は相互に該メモリ３０に格納されたデータを伝送し得るようデータバス５０（バス幅が１６ビット（０〜１５ビット）で構成されたバス）により接続され，また，ＣＰＵ１０，制御回路２０及びメモリ４０は相互に該メモリ４０に格納されたデータを伝送し得るよう上記データバス５０及びデータバス５１（バス幅が１６ビット（１６〜３１ビット）で構成されたバス）により接続されてシステムが構成されている。
【００１１】
ここで，本データ処理システムを構成する上記各部について詳細に説明する。
上記制御部２０は，少なくとも選択信号生成手段の一例である選択信号生成回路２１，データ変換手段の一例であるデータ変換回路２２，切替手段の一例である切替スイッチ２３，バッファ領域２４とを備えて構成されている。具体的には，上記制御回路２０の一例として，例えば電子デバイスが配列されて上記各回路等を構成する回路基板，或いは上記各回路等がＩＣ化されたＡＳＩＣ（Application Specific Integrated Circuit）等が挙げられる。
【００１２】
上記選択信号生成回路２１は，複数の記憶装置から所定の記憶装置を選択する選択信号を生成する回路であって，例えば上記１６ビットメモリ３０或いは３２ビットメモリ４０のいずれか一方を選択的に抽出するための信号を生成する回路である。具体的な上記選択信号生成方法には，上記制御回路２０に設けられたディップスイッチ（切替スイッチ２３の一例）のＯＮ／ＯＦＦを切り替えることにより生じたＯＮ／ＯＦＦ信号，或いは複数のジャンパーピン（切替スイッチ２３の一例）の短絡位置を切り替えることにより生じた短絡信号を，上記制御回路２０が論理演算処理することにより，所定のビット列信号を生成するという一般的な方法がある。この場合に生成される上記選択信号（ビット列信号）は後述するＣＰＵ１０が認識し得る信号であることが好ましい。本実施例では，メモリ３０及びメモリ４０の２つのメモリから１つのメモリを選択するものであるため，上記切替スイッチ２３は１ビット分のディップスイッチ等で足りるが，この場合，上記ディップスイッチ等の切替により発生した１ビットのＯＮ／ＯＦＦ信号或いは短絡信号をＣＰＵ１０のビット幅（３２ビット）と同一のビット列信号にビット変換することにより，ＣＰＵ１０が認識し得る信号を生成することが好ましい。また，後述するＣＰＵ１０は上記選択信号に対応するメモリ３０若しくはメモリ４０にアクセスするものであるため，当該選択信号は，メモリ３０，メモリ４０の位置を示すアドレス信号の役割を有する。この場合，上記選択信号は，アドレスマップ上のメモリ３０のアドレス或いはメモリ４０のアドレスが保管された領域へジャンプさせるためのジャンプコードであっても良い。
【００１３】
前記したように，上記制御回路２０に設けられた切替スイッチ２３はディプスイッチやジャンパーピン等のハードウェアによる切替スイッチである。かかる切替は，ＣＰＵがメモリの装着位置等から装着されたメモリのビット幅，容量等の仕様（メモリ情報）を自動的に判断することにより，ＣＰＵがメモリへアクセスする方法を上記仕様に応じてソフトウェア的に切り替えることも可能である。しかしながら，これでは，例えばシステム起動時に最初に実行される初期化プログラム（ブートプログラム，ＩＰＬプログラム）が格納されたメモリへアクセスする場合に問題が生じる。即ち，システム起動前であるため，ＣＰＵが上記ソフトウェア的にメモリへのアクセス方法の切替を行なうことができず，そのため，ＣＰＵが上記初期化プログラムを実行することができないという問題が生じる。従って，上述のように，上記切替スイッチ２３はディップスイッチやジャンパーピン等のハードウェアにより構成されることが望ましい。
【００１４】
尚，上記のように，本実施例では，メモリ３０及びメモリ４０の２つのメモリについて言及しているが，特にこれに限定される必要はない。例えば，上記選択信号生成回路２１が，３以上の複数のメモリから１つのメモリを選択する信号を生成する回路であっても問題はない。
【００１５】
上記データ変換回路２２は，上記選択信号生成回路２１により生成された選択信号に基づき，ＣＰＵがアクセスする記憶装置に格納された所定のデータを，該ＣＰＵが処理し得るビット幅のデータ形式に変換する回路である。
上記ＣＰＵ１０は，上記選択信号が示すアドレスに位置するメモリにアクセスするが，ＣＰＵ１０のビット幅（３２ビット）よりも小さい幅のメモリ３０（１６ビット）にアクセスする場合は，ＣＰＵのビット幅とアクセスするメモリのビット幅とが異なるため，直接的にメモリ３０に格納されたデータを取り扱うことができない。従って，この場合は，データ変換回路２２によりメモリ３０に格納されたデータを３２ビットデータに変換する処理がなされる。具体的には，上記データ変換回路２２は，後述するＣＰＵ１０のデータ転送機能１１によりデータバス５０を介して一旦上記制御装置２０のバッファ領域２４に伝送された１６ビットデータをデータバス５１に送り出す処理を実行する。更に，引き続きデータ転送機能１１によりデータバス５０を介して伝送された１６ビットデータに対してはデータバス５１に送り出す処理を実行せずに，伝送してきたデータバス５０に返す処理を実行する。このような処理を行なうことにより，２回読み出すことにより得られた２つの１６ビットデータを１つの３２ビットデータに変換することが可能となる。尚，３２ビットＣＰＵ１０が８ビットメモリに格納されたデータを処理する場合は，４回読み出すことにより得られた４つの８ビットデータを合算することにより３２ビットデータに変換することができ，また，４ビットメモリに格納されたデータを処理する場合は，８回読み出すことにより得られた８つの４ビットデータを合算することにより３２ビットデータに変換することで対応することが可能である。
【００１６】
上記ＣＰＵ１０は，本データ処理システムを構成する上で中心的な装置であり，データ転送手段の一例であるデータ転送機能１１と，データ読出処理手段の一例であるデータ読出機能１２を発揮するものである。
ここで，上記データ転送機能１１とは，上記選択信号生成回路２１により生成された選択信号に対応する記憶装置に対してアクセスし，該記憶装置に格納された所定のデータを上記制御回路２０に転送する機能であって，例えば上記制御回路２０のバッファ領域２４に転送する機能である。前記したように，ＣＰＵ１０のビット幅よりも小さい幅のメモリ３０にアクセスする場合は，直接的にメモリ３０に格納されたデータを処理することができない。従って，ＣＰＵ１０が読み出したデータを３２ビットデータに変換させるためにメモリ３０から読み出されたデータを上記バッファ領域２４に転送することとした。この場合，転送に際して，読み出されたデータにデータバス５１に送り出すデータであるか否かを示すために所定のビットを有効にしておくことが好ましい。
また，データ読出機能１２とは，例えば３２ビットメモリ内のデータを直接的に読み出す機能であり，上記データ変換回路２２により１６ビットから３２ビットに変換されたデータを読み出す機能である。
【００１７】
次に，図２のフローチャートを用いて本発明の実施の形態に係るデータ処理装置のデータ処理手順の一例について説明する。図中のＳ１０，Ｓ２０…は処理手順（ステップ）番号を示す。処理はステップＳ１０より開始される。
【００１８】
システムが起動されると，ＣＰＵ１０は最初に初期化プログラムを実行するために該初期化プログラムが格納されたメモリへアクセスする必要がある。従って，ＣＰＵはアクセスするメモリを選択する選択信号を読み出すために，制御回路２０へアクセスする処理を実行する（Ｓ１０）。かかる処理は，例えばシステム起動時にプログラムカウンタを上記制御回路２０のアドレスに設定するようシステム設計することにより実現される。
【００１９】
続いて，ＣＰＵ１０は，制御回路２０により生成された選択信号を読み出す処理を実行する（Ｓ２０）。かかる処理は切替スイッチ２３のＯＮ／ＯＦＦ状態を検知することにより行なう。ここで，ステップＳ３０において，切替スイッチ２３がＯＦＦであると判断された場合，即ち切替スイッチ２３がＯＦＦのときに生成する選択信号（３２ビットメモリを選択する信号）を読み出した場合は，ＣＰＵ１０は３２ビットメモリ４０へアクセスし（Ｓ４０），メモリ４０に格納された初期化プログラムを読み出してシステム起動処理を実行する（Ｓ４１→Ｓ６０）。ステップＳ３０において，切替スイッチ２３がＯＮであると判断された場合，即ち切替スイッチ２３がＯＮのときに生成する選択信号（１６ビットメモリを選択する信号）を読み出した場合は，ＣＰＵ１０は１６ビットメモリ３０へアクセスする（Ｓ５０）。その後，ＣＰＵは，メモリ３０から読み出した１６ビットデータを上記制御装置２０のバッファ領域２４へ転送する（Ｓ５１）。尚，バッファ領域２４に転送された１６ビットデータは上記制御装置２０が備えるデータ変換回路により３２ビットデータに変換される。その後，ＣＰＵは，上記制御装置２０により変換された３２ビットデータを読み出し（Ｓ５２），読み出されたデータを実行することによりシステム起動処理を実行する（Ｓ６０）。
【００２０】
【発明の効果】
以上説明したように，本発明によれば，ハードウェアで構成された切替スイッチの状態に応じて，上記複数の記憶装置からシステム起動時に上記ＣＰＵによって最初に実行される初期化プログラムが格納された所定の記憶装置を選択する選択信号を生成する選択信号生成手段と，上記選択信号生成手段により生成された選択信号に基づき上記ＣＰＵがアクセスする記憶装置に格納された上記初期化プログラムを該ＣＰＵが処理し得るビット幅に変換するデータ変換手段とを有する制御装置と，上記選択信号生成手段により生成された選択信号に対応する記憶装置に対してアクセスし，当該記憶装置に格納された上記初期化プログラムを上記制御装置に転送するデータ転送手段と，上記データ変換手段により変換された上記初期化プログラムを読み出して実行するデータ読出処理手段とを有するＣＰＵとによりシステム構成がなされているため，例えばＣＰＵと同じビット幅のメモリが装着された場合であっても，上記ＣＰＵより小さいビット幅のメモリが装着された場合であっても，上記ＣＰＵは該ＣＰＵのビット幅の上記初期化プログラムを処理することが可能となる。また，上記制御装置が生成する選択信号を直接読み出すことにより，従来必要とされていた所定のメモリ情報を格納する記憶領域を設ける必要がなくなり，その結果，メモリ領域を有効に利用することが可能となる。
【図面の簡単な説明】
【図１】本発明の実施の形態に係るデータ処理システムの概略構成を示すブロック図。
【図２】本発明の実施の形態に係るデータ処理装置のデータ処理手順の一例を示すフローチャート。
【符号の説明】
１０…３２ビットＣＰＵ
１１…データ転送機能
１２…データ読出機能
２０…制御回路
２１…選択信号生成回路
２２…データ変換回路
２３…切替スイッチ
２４…バッファ領域
３０…１６ビットメモリ
４０…３２ビットメモリ
５０…データバス（０〜１５ビット）
５１…データバス（１６〜３１ビット）
Claims (2)
- ビット幅の異なる複数の記憶装置と，
上記記憶装置にアクセスして所定の処理を実行するＣＰＵと，
上記ＣＰＵが上記複数の記憶装置を共用し得るよう制御する制御装置と，
を具備してなり，
上記複数の記憶装置のビット幅が上記ＣＰＵのビット幅以下であるデータ処理システムにおいて，
上記制御装置は，
ハードウェアで構成された切替スイッチの状態に応じて，上記複数の記憶装置からシステム起動時に上記ＣＰＵによって最初に実行される初期化プログラムが格納された所定の記憶装置を選択する選択信号を生成する選択信号生成手段と，
上記選択信号生成手段により生成された選択信号に基づき上記ＣＰＵがアクセスする記憶装置に格納された上記初期化プログラムを，該ＣＰＵが処理し得るビット幅に変換するデータ変換手段とを有し，
上記ＣＰＵは，
上記選択信号生成手段により生成された選択信号に対応する記憶装置に対してアクセスし，当該記憶装置に格納された上記初期化プログラムを上記制御装置に転送するデータ転送手段と，
上記データ変換手段により変換された上記初期化プログラムを読み出して実行するデータ読出処理手段と，
を有してなることを特徴とするデータ処理システム。 - ＣＰＵが該ＣＰＵのビット幅以下であってビット幅の異なる複数の記憶装置を共用し得るよう制御する制御装置において，
ハードウェアで構成された切替スイッチの状態に応じて，上記複数の記憶装置からシステム起動時に上記ＣＰＵによって最初に実行される初期化プログラムが格納された所定の記憶装置を選択する選択信号を生成する選択信号生成手段と，
上記選択信号生成手段により生成された選択信号に基づき上記ＣＰＵがアクセスする記憶装置に格納された上記初期化プログラムを，該ＣＰＵが処理し得るビット幅に変換するデータ変換手段と，
を具備してなることを特徴とする制御装置。
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