JP2007058347A - 受信装置及びその制御方法 - Google Patents

Abstract

【課題】 ＵＡＲＴ（調歩同期シリアル通信回路）２４における任意時刻のデータ受信に対処しつつ、マイクロコンピュータ１０の節電を図る。
【解決手段】 ＵＡＲＴ２４は、外部クロックを常時供給され、データの非受信中もデータ受信の待機状態を保持し、データ受信に伴いクロックコントローラ起動信号を発生する。クロックコントロール回路３２は、節電期間では、ＣＰＵ１１及びＩＣＴＬ１８へのクロック信号の供給を停止する。クロックコントロール回路３２は、ＵＡＲＴ２４からのクロックコントローラ起動信号を入力されると、ＣＰＵ１１及びＩＣＴＬ１８へのクロック信号の供給を再開する。
【選択図】 図２

Description

本発明は、データ受信に係る処理をクロック信号に基づき行う受信装置及びその制御方法に関するものである。

特許文献１は、オーディオ装置やＡＶ（Audio Visual）装置に装備されるシリアル通信装置を開示する。該シリアル通信装置では、データをクロック信号に基づき送受している。

典型的な従来のシリアル通信装置は、データをシリアル形式で送受するユーアート（UART）、各種演算処理を行うＣＰＵ、及びユーアートを含むペリフェラルからの割込み信号を受け付けてＣＰＵへの割込みを調停する割込みコントロール回路を装備し、これらはクロックコントローラからのクロック信号に基づき作動する。

従来のシリアル通信装置では、ユーアート、ＣＰＵ及び割込みコントロール回路へのクロック信号の供給線を共通化して、ユーアートがデータ受信の待機状態にあるときも、ユーアート、ＣＰＵ及び割込みコントロール回路へクロック信号を供給して、これらの作動状態を保持し、これにより、任意時刻のユーアートにおけるデータ受信及びそのデータ処理に対処している。
特開２００３−２１８８０７号公報

シリアル通信装置における消費電力を抑制するためには、クロック信号に基づき作動するＣＰＵ等の素子が、作動を必要としない期間は、該素子へのクロック信号の供給を停止することが望ましい。

しかしながら、従来のシリアル通信装置では、任意時刻のデータ受信及びそのデータ処理に対処するために、ユーアート、ＣＰＵ及び割込みコントロール回路の全部に常時、クロック信号が供給され、節電が困難になっている。

本発明の目的は、任意時刻のデータ受信に対処しなければならない受信装置の消費電力を抑制する受信装置及びその制御方法を提供することである。

本発明の受信装置及びその制御方法によれば、データ受信部へのクロック信号の供給と、ＣＰＵへのクロック信号の供給とを別々に制御できるようにする。そして、節電期間ではデータ受信部へのクロック信号の供給を維持しつつＣＰＵへのクロック信号の供給を停止する。また、ペリフェラルからの起動要求信号に応動してＣＰＵへのクロック信号の供給を開始して、ＣＰＵを作動状態に復帰させる。

すなわち、本発明の受信装置は次の要素を有している。
クロック信号に基づき作動しデータの受信開始に応動して起動要求信号を発生してデータを受信するデータ受信部、
クロック信号に基づき作動しデータ受信部を含む複数個のペリフェラルについてのデータ処理を実施するＣＰＵ、及び
節電期間ではデータ受信部へのクロック信号の供給を維持しつつＣＰＵへのクロック信号の供給を停止し、データ受信部からの起動要求信号に応動してＣＰＵへのクロック信号の供給を開始してＣＰＵを作動状態に復帰させるクロック信号供給制御手段。

また、本発明の制御方法が適用される受信装置は、クロック信号に基づき作動しデータの受信開始に応動して起動要求信号を発生してデータを受信するデータ受信部、及びクロック信号に基づき作動しデータ受信部を含む複数個のペリフェラルについてのデータ処理を実施するＣＰＵ、を有している。本発明の受信装置用制御方法は次のステップを有している。
節電期間ではデータ受信部へのクロック信号の供給を維持しつつＣＰＵへのクロック信号の供給を停止するステップ、
ペリフェラルからの起動要求信号に応動してＣＰＵへのクロック信号の供給を開始してＣＰＵを作動状態に復帰させるステップ。

本発明によれば、節電期間では、ＣＰＵへのクロック信号の供給を停止して、ＣＰＵの作動を中止して、節電を実施できる。

また、データ受信部は、節電期間中も、クロック信号を供給され続け、これにより、データ受信の待機状態に維持され、任意の時刻のデータ受信に対処し得る。

さらに、データ受信部が、データを受信しだい、起動要求信号を発生し、クロック信号供給制御手段は起動要求信号に基づきＣＰＵへのクロック信号の供給を再開するので、ＣＰＵは、データ受信の待機中の非作動にもかかわらず、データ受信部の受信データを支障なく処理する。

図１はマイクロコンピュータ１０のハードウェア構成図である。マイクロコンピュータ１０は、オーディオ装置やＡＶ装置や無線機に装備され、１チップ化されている。

ＣＰＵ１１とは、中央処理装置とも呼ばれ、メモリーに搭載されているプログラムにより動作する。外部メモリインターフェース１２（EXT MEMORY INTERFACE）は、外部パラレルコントローラとして機能し、外部メモリーなどと接続する。

ＤＭＡ１５（Direct Memory Controller）は、ＣＰＵ１１により制御されることなく、データを転送自在にしている。内部ＲＡＭ１６（INTERNAL RAM）は、データやプログラムなどを一時保管する。内部ＲＯＭ１７（INTERNAL ROM）は、プログラムが格納されている。ＩＣＴＬ（Interrupt Controll）１８は、各ペリフェラルからの割込み要求を調停して、ＣＰＵ１１に調停結果の割込みを伝える回路である。

ＡＤＣ２１は、マイクロコンピュータ１０の外部から入力したアナログ信号をデジタル信号に変換する。ＤＡＣ２２は、データバス３５から入力したデジタル信号をアナログ信号に変換して、マイクロコンピュータ１０の外部へ出力する。ＳＰＩ２３は、同期式シリアルインターフェースである。ＵＡＲＴ２４（Universal Asynchronous Receiver Transmitter）は、調歩同期シリアルインターフェースである。ＧＰＩＯ２５（General Purpose Input Output）は、パラレルインターフェースである。

タイマー３０（TIMER）は、カウンターを搭載し、時間を計測する。電力管理部３１（POWER MANAGEMENT）は、低消費電力モードに移行させるための管理を行なっている。クロックコントロール回路３２（CLKGEN）は、各ペリフェラルへのクロック信号の供給を実行するか、又は停止するかする。

ＡＤＣ２１〜ＧＰＩＯ２５はペリフェラルと呼ばれる。データバス３５は、マイクロコンピュータ１０の各素子を相互に接続している。

図２はマイクロコンピュータ１０においてＵＡＲＴ２４におけるデータ受信に関与する部分の構成図である。ＵＡＲＴ２４とマイクロコンピュータ１０の外部とのデータ通信は、調歩同期シリアル通信が利用されている。なお、以降、「クロック信号」のことを適宜「クロック」ともいう。

外部クロック（ベースクロック）は、マイクロコンピュータ１０の電源投入中、継続的に生成されるものであり、ＵＡＲＴ２４とクロックコントロール回路３２へ供給される。ＵＡＲＴ２４は、常時、外部クロックを入力されるようになっている。ＵＡＲＴ２４は、また、先入れ先出し（First In First Out）のメモリ３９を有している。

クロックコントロール回路３２は、ＵＡＲＴ２４を含む各ペリフェラルからクロックコントローラ起動信号を受け取ると、起動して、ＣＰＵ１１及びＩＣＴＬ１８へクロック信号の供給を開始するようになっている。クロックコントロール回路３２は、ＣＰＵ１１から処理終了を通知されると、ＣＰＵ１１及びＩＣＴＬ１８へのクロック信号の供給を中止する節電モードになる。

ＵＡＲＴ２４は、外部からのシリアルデータの受信の待機中に、外部からシリアルデータを受信すると、直ちにクロックコントローラ起動信号と、割込み信号とを発生する。このクロックコントローラ起動信号及び割込み信号はそれぞれクロックコントロール回路３２及びＩＣＴＬ１８へ送られる。

ＣＰＵ１１及びＩＣＴＬ１８は、クロックコントロール回路３２からのクロック信号の供給開始に伴い、作動を開始し、また、クロック信号の供給停止に伴い、作動を停止する。ＣＰＵ１１及びＩＣＴＬ１８は、その作動停止中、すなわち節電期間では、消費電力を十分に抑えられる。

ＩＣＴＬ１８は、ＵＡＲＴ２４を含む各ペリフェラルからの割込み信号を受付け、優先度の高いペリフェラルからの割込み信号を選択して、ＣＰＵ１１へ送る。ＣＰＵ１１は、ＩＣＴＬ１８から入力される割込み信号に対応するペリフェラルに係るデータ処理を実行する。

図３はクロック信号及びクロックコントローラ起動信号に関するクロックコントロール回路３２の等価回路図である。クロックコントロール回路３２の等価回路はＡＮＤ回路４１及びＮＯＲ回路４２を含む。

外部クロックは、ＡＮＤ回路４１の一方の入力端に入力されるとともに、ＵＡＲＴ２４へ送られる。ＵＡＲＴ２４を含む各ペリフェラルからのクロックコントローラ起動信号はＮＯＲ回路４２の各入力端へ送られる。クロックコントローラ起動信号の高レベル及び低レベルはそれぞれ”１”及び”０”に対応付けられている。クロックコントローラ起動信号は、常時は”１”であり、クロックコントローラを起動させるとき、”０”になる。なお、単に、「クロックコントローラ起動信号」というときは、クロックコントローラを起動させる方の起動信号（図３の例では、”０”の起動信号）をいうものとする。また、割込み信号についても、”０”及び”１”が対応付けられるが、単に「割込み信号」というときは、ペリフェラルがＣＰＵへ割込みを行う方の割込み信号をいうものとする。

こうして、常時は、ＮＯＲ回路４２における全部の入力は”１”であるため、ＮＯＲ回路４２の出力は”０”となって、外部クロックはＡＮＤ回路４１を通過しない。これに対し、ＵＡＲＴ２４を含むいずれかのペリフェラルからクロックコントローラ起動要求が生じると、ＮＯＲ回路４２の出力が”１”となり、外部クロックは、ＡＮＤ回路４１を通過して、ＣＰＵ１１、ＩＣＴＬ１８・・・へ送られて、ＣＰＵ１１、ＩＣＴＬ１８・・・を作動状態にする。

ＵＡＲＴ２４におけるシリアルデータ受信に関する作用について説明する。

クロックコントロール回路３２は、ＣＰＵ１１から処理終了信号を受け付けると、次のクロックコントローラ起動信号を受け付けるまで、ＣＰＵ１１及びＩＣＴＬ１８へのクロック信号の供給を停止する。これにより、ＣＰＵ１１及びＩＣＴＬ１８の電力消費量は低減して、マイクロコンピュータ１０は節電状態になる。

ＵＡＲＴ２４は、データを受信していない期間も、外部クロックの供給を受け続け、データの非受信中も、データの受信待機状態を保持する。そして、データを受信するや、クロックコントローラ起動信号及び割込み信号をそれぞれクロックコントロール回路３２及びＩＣＴＬ１８へ送る。

クロックコントロール回路３２は、ＵＡＲＴ２４からクロックコントローラ起動信号を受けると、クロック信号をＣＰＵ１１及びＩＣＴＬ１８へ供給開始する。これにより、ＣＰＵ１１及びＩＣＴＬ１８は、作動状態になる。

ＵＡＲＴ２４は、ＣＰＵ１１が作動開始するまでに受信したシリアルデータをメモリ３９に記憶する。ＣＰＵ１１は、ＩＣＴＬ１８を経由したＵＡＲＴ２４からの割込み信号を受けると、ＵＡＲＴ２４におけるシリアルデータについての処理を実施する。ＣＰＵ１１は、ＵＡＲＴ２４におけるシリアルデータの受信速度より速い処理速度で、メモリ３９に蓄積されているデータを処理してから、ＵＡＲＴ２４が受信中のシリアルデータを処理する。これにより、ＣＰＵ１１は、ＵＡＲＴ２４が受信したすべてのデータを漏らさずに処理することができる。

図４は受信装置４４のブロック図である。受信装置４４は、データ受信部４５、ＣＰＵ４６及びクロック信号供給手段４７を有している。受信装置４４の一例はマイクロコンピュータ１０（図２）である。受信装置４４におけるデータ受信部４５、ＣＰＵ４６の一例はそれぞれマイクロコンピュータ１０におけるＵＡＲＴ２４及びＣＰＵ１１である。受信装置４４におけるクロック信号供給手段４７の一例は、マイクロコンピュータ１０におけるクロックコントロール回路３２と、常時クロック供給線（図２）とを含む回路範囲である。受信装置４４における起動要求信号の一例は、マイクロコンピュータ１０におけるクロックコントローラ起動信号である。

データ受信部４５は、クロック信号に基づき作動し、データの受信開始に応動して起動要求信号を発生してデータを受信する。ＣＰＵ４６は、クロック信号に基づき作動し、データ受信部４５を含む複数個のペリフェラルについてのデータ処理を実施する。クロック信号供給手段４７は、節電期間ではデータ受信部４５へのクロック信号の供給を維持しつつ、ＣＰＵへのクロック信号の供給を停止する。クロック信号供給手段４７は、また、ペリフェラルからの起動要求信号に応動してＣＰＵ４６へのクロック信号の供給を開始して、ＣＰＵ４６を作動状態に復帰させる。

データ受信部４５は、例えば、ユーアートや調歩同期シリアル通信回路である。データ受信部４５は、クロック信号に基づきシリアルデータを受信するものに限定されず、クロック信号に基づきパラレルでデータを受信するものであってもよいとする。

節電期間では、クロック信号供給手段４７からＣＰＵ４６へのクロック信号の供給が中止されるので、ＣＰＵ４６の電力消費量が抑えられる。節電期間では、また、クロック信号供給手段４７からデータ受信部４５へのクロック信号の供給が維持されるので、データ受信部４５は、データ受信の待機状態に維持され、データ受信の任意時刻の受信開始に対処し得る。

クロック信号供給手段４７は、データを受信開始すると、起動要求信号を発生し、クロック信号供給手段４７は、該起動要求信号に応動してＣＰＵ４６へクロック信号の供給を開始する。これにより、ＣＰＵ４６は、作動状態に復帰して、データ受信部４５における受信データを処理する。

このように、受信装置４４は、ＣＰＵ４６における節電を図りつつ、任意の時刻のデータ受信に対処し得る。

図５は受信装置４４を図４のものに対してさらに具体化したものである。この受信装置４４はさらに割込み制御部５０を有している。割込み制御部５０の一例はＩＣＴＬ１８（図２）である。

データ受信部４５は、データの受信開始に応動して割込み信号を発生する。割込み制御部５０は、データ受信部４５を含む各ペリフェラルからの割込み信号を受け付けて、ＣＰＵ４６への割込みを調停し、調停結果に基づき割込み信号をＣＰＵ４６へ供給する。クロック信号供給手段４７は、割込み制御部５０へのクロック信号をＣＰＵへのクロック信号と同一に制御する。

クロック信号供給手段４７が、割込み制御部５０へのクロック信号をＣＰＵへのクロック信号と同一に制御することにより、割込み制御部５０は、節電期間では、クロック信号供給手段４７からのクロック信号の供給を停止され、電力消費量が抑えられる。また、節電が解除されるのに伴い、クロック信号供給手段４７は、作動状態に復帰して、調停処理を実行する。結果、各ペリフェラルからの割込み要求に対する調停処理に支障を起こすことなく、割込み制御部５０の節電を図ることができる。

データ受信部４５は、ＣＰＵ４６が作動開始するまでの受信データを先入れ先出し（First In First Out）で蓄積するメモリ５１を装備している。

ＣＰＵ４６は、作動開始後、それまでの受信データについてはデータ受信部４５のメモリ５１から収集する。典型的には、データ受信部４５は、ＣＰＵ４６の作動開始後も、メモリ５１のキュー構造のデータがＣＰＵ４６により出されて空になるまで、受信データをメモリ５１に入れ続ける。その後、ＣＰＵ４６は、データ受信部４５の受信中のデータを直接処理する。しかしながら、データ受信部４５は、データ受信部４５の作動及び非作動に関係なく、受信データはメモリ５１に蓄積することにし、ＣＰＵ４６は、常に、受信データをメモリ５１から収集するようになっていてもよい。

好ましくは、受信装置４４は、図１のマイクロコンピュータ１０のように、１個の半導体チップに実装されているものである。

図６は受信装置用制御方法５５のフローチャートである。受信装置用制御方法５５は、データ受信部４５及びＣＰＵ４６を装備する前述の受信装置４４に対して適用される。すなわち、受信装置用制御方法５５が適用される受信装置４４は、データ受信部４５及びＣＰＵ４６を有している。そして、データ受信部４５は、クロック信号に基づき作動し、データの受信開始に応動して起動要求信号を発生して、データを受信する。ＣＰＵ４６は、クロック信号に基づき作動し、データ受信部４５を含む複数個のペリフェラルについてのデータ処理を実施する。

Ｓ５６では、現在が節電期間であるか否かを判定し、判定が正であれば、Ｓ５７へ進み、否であれば、受信装置用制御方法５５を終了する。

Ｓ５７では、データ受信部４５へのクロック信号の供給を維持しつつ、ＣＰＵ４６へのクロック信号の供給を停止する。

Ｓ５８では、データ受信部４５が起動要求信号を出力したか否かを判定し、データ受信部４５が起動要求信号を出力しだい、Ｓ５９へ進む。

Ｓ５９では、データ受信部４５からの起動要求信号に応動してＣＰＵ４６へのクロック信号の供給を開始して、ＣＰＵ４６を作動状態に復帰させる。

受信装置用制御方法５５により、データ受信部４５のデータ受信待機状態を確保しつつ、ＣＰＵ４６の節電を達成することができる。

受信装置用制御方法５５のさらなる具体化について説明する。

好ましくは、割込み制御部５０（図５）が受信装置４４に付加され、割込み制御部５０は、データ受信部４５を含む各ペリフェラルからの割込み信号を受け付けて、ＣＰＵ４６への割込みを調停し、調停結果に基づき割込み信号をＣＰＵ４６へ供給する。受信装置用制御方法５５は、割込み制御部５０へのクロック信号をＣＰＵ４６へのクロック信号と同一に制御することにする。すなわち、Ｓ５７では、割込み制御部５０へのクロック信号の供給を停止し、Ｓ５９では、割込み制御部５０へのクロック信号の供給を再開する。

好ましくは、データ受信部４５は、ＣＰＵ４６が作動開始するまでの受信データを先入れ先出しで蓄積するメモリ５１（図５）を装備している。Ｓ６３（図示せず）を、Ｓ５９の後ろに、付加することができる。該Ｓ６３では、ＣＰＵ４６に、該ＣＰＵ４６が、クロック信号供給手段４７からのクロック信号により作動状態に復帰するまでに、データ受信部４５が受信したデータについては、メモリ５１の蓄積されたデータを利用させる。

本発明を最良の形態について説明したが、本発明は、これに限定されず、要旨の範囲内で種々の形態により実施可能であることは言うまでもない。

マイクロコンピュータのハードウェア構成図である。 マイクロコンピュータにおいてＵＡＲＴにおけるデータ受信に関与する部分の構成図である。 クロック信号及びクロックコントローラ起動信号に関するクロックコントロール回路の等価回路図である。 受信装置のブロック図である。 受信装置を図４のものに対してさらに具体化したものである。 受信装置用制御方法のフローチャートである。

符号の説明

４４：受信装置、４５：データ受信部、４６：ＣＰＵ、４７：クロック信号供給手段、５０：割込み制御部、５１：メモリ、５５：受信装置用制御方法。

Claims (6)

1. クロック信号に基づき作動しデータの受信開始に応動して起動要求信号を発生してデータを受信するデータ受信部、
   クロック信号に基づき作動し前記データ受信部を含む複数個のペリフェラルについてのデータ処理を実施するＣＰＵ、及び
   節電期間では前記データ受信部へのクロック信号の供給を維持しつつ前記ＣＰＵへのクロック信号の供給を停止し、前記データ受信部からの起動要求信号に応動して前記ＣＰＵへのクロック信号の供給を開始して前記ＣＰＵを作動状態に復帰させるクロック信号供給制御手段、
   を有していることを特徴とする受信装置。
2. データの受信開始に応動して割込み信号を発生する前記データ受信部、
   前記データ受信部を含む各ペリフェラルからの割込み信号を受け付けて前記ＣＰＵへの割込みを調停し調停結果に基づき割込み信号を前記ＣＰＵへ供給する割込み制御部、及び
   前記割込み制御部へのクロック信号を前記ＣＰＵへのクロック信号と同一に制御する前記クロック信号供給制御手段、
   を有していることを特徴とする請求項１記載の受信装置。
3. 前記データ受信部は、前記ＣＰＵが作動開始するまでの受信データを先入れ先出しで蓄積するメモリを装備していることを特徴とする請求項１又は２記載の受信装置。
4. 前記データ受信部は調歩同期シリアル通信回路であることを特徴とする請求項１〜３のいずれかに記載の受信装置。
5. 前記受信装置は１個の半導体チップに実装されているものであることを特徴とする請求項１〜４のいずれかに記載の受信装置。
6. クロック信号に基づき作動しデータの受信開始に応動して起動要求信号を発生してデータを受信するデータ受信部、及び
   クロック信号に基づき作動し前記データ受信部を含む複数個のペリフェラルについてのデータ処理を実施するＣＰＵ、
   を有している受信装置の制御方法であって、
   節電期間では前記データ受信部へのクロック信号の供給を維持しつつ前記ＣＰＵへのクロック信号の供給を停止するステップ、
   前記ペリフェラルからの起動要求信号に応動して前記ＣＰＵへのクロック信号の供給を開始して前記ＣＰＵを作動状態に復帰させるステップ、
   を有していることを特徴とする受信装置用制御方法。

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