JP2004246793A - カード型デバイス - Google Patents
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Abstract
【課題】発振器の停止による十分な低消費電力化が可能なカード型デバイスを提供する。
【解決手段】データが受信ＦＩＦＯメモリ２１に書き込まれていないときに、受信ＦＩＦＯメモリ２１からのライト信号ＲＸＲＤＹがローレベルとなって、発振制御部１７からの発振イネーブル信号がローレベルとなり、水晶発振器１４が停止される。これにより、ＣＰＵ１６や他の論理回路の動作が停止される。このとき、カード型デバイス１０の消費電力が殆ど無く、パワーダウンモードとなっている。データが受信ＦＩＦＯメモリ２１に書き込まれて格納されると、受信ＦＩＦＯメモリ２１からのライト信号ＲＸＲＤＹがハイレベルとなって、発振制御部１７からの発振イネーブル信号がハイレベルとなり、水晶発振器１４が起動され、ＣＰＵ１６が割り込みをかけられて動作状態となる。
【選択図】図１
【解決手段】データが受信ＦＩＦＯメモリ２１に書き込まれていないときに、受信ＦＩＦＯメモリ２１からのライト信号ＲＸＲＤＹがローレベルとなって、発振制御部１７からの発振イネーブル信号がローレベルとなり、水晶発振器１４が停止される。これにより、ＣＰＵ１６や他の論理回路の動作が停止される。このとき、カード型デバイス１０の消費電力が殆ど無く、パワーダウンモードとなっている。データが受信ＦＩＦＯメモリ２１に書き込まれて格納されると、受信ＦＩＦＯメモリ２１からのライト信号ＲＸＲＤＹがハイレベルとなって、発振制御部１７からの発振イネーブル信号がハイレベルとなり、水晶発振器１４が起動され、ＣＰＵ１６が割り込みをかけられて動作状態となる。
【選択図】図１
Description
【０００１】
【発明の属する技術分野】
本発明は、外部の情報端末装置との間でデータを送受するカード型デバイスに関する。
【０００２】
【従来の技術】
この種のカード型デバイスは、ＰＣ（Ｐｅｒｓｏｎａｌ Ｃｏｍｐｕｔｅｒ）カード、ＣＦカード、モデムカード等であり、ノート型パーソナルコンピュータやＰＤＡ（Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｔｓ）等の情報端末装置のスロットに挿入されて用いられる。このカード型デバイスでは、外部の情報端末装置との間でデータを送受するためのインターフェースを備えており、データの送受、演算処理、データの記憶等を行なう。
【０００３】
図７に従来のカード型デバイスの一例を示す。このカード型デバイス１０１は、ＵＡＲＴ（Ｕｎｉｖｅｒｓａｌ Ａｓｙｎｃｈｒｏｎｏｕｓ Ｒｅｃｅｉｖｅｒ Ｔｒａｎｓｍｉｔｔｅｒ）である汎用のインターフェース１０２、ＬＳＩ１０３、ＲＯＭ１０４、ＲＡＭ１０５、及びクロック信号を供給する発振器１０６等を備えている。ＬＳＩ１０３は、シリアルインターフェース１０７、ＣＰＵ１０８、及びクロック制御部１０９等を含んでいる。
【０００４】
ＵＡＲＴのインターフェース１０２は、データを外部の情報端末装置との間で送受し、受信データをパラレルシリアル変換したり、送信データをシリアルパラレル変換する。ＣＰＵ１０８は、シリアルインターフェース１０７を通じて、データをＵＡＲＴのインターフェース１０２との間で送受し、データの処理や、ＲＡＭ１０５に対するデータの読み書き等を行なう。
【０００５】
一方、この様なカード型デバイスは、携帯型情報端末装置のスロットに挿入されて用いられることが多く、携帯情報端末装置の電源から電力を供給されて動作する。そして、カード型デバイスでは、携帯型情報端末装置の電源の容量が限られることから、消費電流の節減が重要視され、パワーダウンモード等が付与されている。例えば、クロック制御部１０９は、データの書き込み等の処理が行なわれないときに発振器１０６からＣＰＵ１０８及び他の論理回路等へのクロックの供給を停止したり、クロックの周波数を低くしたりして、消費電力を低減させている。
【０００６】
ただし、カード型デバイスを外部の情報端末装置に接続した状態では、ＵＡＲＴのインターフェース１０２によるデータの受信及びパラレルシリアル変換が何時でもできる様にするため、ＵＡＲＴのインターフェース１０２へのクロックの供給を中断することはない。
【０００７】
【発明が解決しようとする課題】
ところで、ＬＳＩの消費電力は、クロック周波数とクロックが供給される回路規模で決まることから、低消費電力化のためには、発振器を停止させて、クロックの供給を完全に中断することが理想的である。
【０００８】
しかしながら、従来は、ＵＡＲＴのインターフェースを用いているので、データを受信する可能性があるときには、クロックをインターフェースに常に供給する必要があり、発振器を停止させることができなかった。
【０００９】
従って、発振器を停止させたときの消費電力を考慮するならば、低消費電力化の余地が十分に残っているといえる。
【００１０】
そこで、本発明は、上記従来の問題点に鑑みてなされたものであり、発振器の停止による十分な低消費電力化が可能なカード型デバイスを提供することを目的とする。
【００１１】
【課題を解決するための手段】
上記課題を解決するために本発明は、外部の情報端末装置との間でデータを送受するカード型デバイスにおいて、外部の情報端末装置から受信された処理すべきデータがない非受信状態を判別する判別手段と、判別手段により非受信状態が判別されたときには、該カード型デバイスに動作クロックを供給する発振器を停止させる発振制御手段とを備えている。
【００１２】
この様な構成の本発明によれば、外部の情報端末装置から受信された処理すべきデータがない非受信状態のときに、発振器が停止されて、クロックの供給が中断される。カード型デバイスは、データを受信したときに動作すれば良いので、データの非受信状態のときに発振器を停止させて、クロックの供給を中断し、その動作を中断しても構わない。これにより、発振器の停止による十分な低消費電力化が可能になる。
【００１３】
発振器の停止はＣＰＵの制御により行うことができ、これは例えばＣＰＵのＨＡＬＴ命令の実行により制御される。
【００１４】
更に、本発明においては、外部の情報端末装置からのデータが受信されると、発振器を起動している。
【００１５】
この様にデータが受信されたときに、発振器が起動されれば、データの処理のためにカード型デバイスの動作を再開させることができる。
【００１６】
また、本発明においては、発振器が停止された状態で、データを受信するファーストインファーストアウトのインターフェースを備え、発振制御手段は、インターフェースからの信号に応答して発振器を起動している。
【００１７】
この様なファーストインファーストアウトのインターフェースを採用すれば、発振器が停止された状態で、データを受信することができる。また、データを受信したときには、インターフェースからの信号に応答して発振器を起動し、該データの処理のためにカード型デバイスの動作を再開することができる。
【００１８】
次に、本発明は、外部の情報端末装置との間でデータを送受するカード型デバイスにおいて、該カード型デバイスに動作クロックを供給する発振器が停止された状態で、データを受信するファーストインファーストアウトのインターフェースと、外部の情報端末装置から受信された処理すべきデータがない非受信状態を判別する判別手段と、判別手段により非受信状態が判別されたときには、発振器から該カード型デバイスの少なくとも一部に対する動作クロックの供給を停止させ、インターフェースからの信号に応答して発振器を起動する発振制御手段とを備えている。
【００１９】
この様に外部の情報端末装置から受信された処理すべきデータがない非受信状態のときに、発振器から該カード型デバイスの少なくとも一部に対する動作クロックの供給を停止させるだけでも、十分な低消費電力化が可能である。また、データを受信したときには、インターフェースからの信号に応答して発振器を起動し、該データの処理のためにカード型デバイスの動作を再開することができる。
【００２０】
【発明の実施の形態】
以下、本発明の実施形態を添付図面を参照して詳細に説明する。
【００２１】
図１は、本発明のカード型デバイスの一実施形態を示すブロック図である。本実施形態のカード型デバイス１０は、ＰＣカードであって、ノート型パーソナルコンピュータやＰＤＡ等の情報端末装置のスロットに挿入されて用いられるものであり、ＬＳＩ１１、ＲＯＭ１２、ＲＡＭ１３、及び水晶発振器１４等を備えている。ＬＳＩ１１は、ＤＴＥインターフェース１５、ＣＰＵ１６、及び発振制御部１７等を含んでいる。
【００２２】
発振制御部１７は、発振イネーブル信号を水晶発振器１４に加えて、水晶発振器１４を制御する。発振制御部１７により発振イネーブル信号がハイレベルにされると、水晶発振器１４が起動され、発振制御部１７により発振イネーブル信号がローレベルにされると、水晶発振器１４が停止される。
【００２３】
水晶発振器１４は、図２に示す様にクロック信号を発生する水晶振動子１４ａとナンド回路１４ｂを備えており、発振イネーブル信号がハイレベルのときに、クロック信号を出力して、クロック信号をカード型デバイス１０の各所に供給する。また、発振イネーブル信号がローレベルのときに、クロック信号の出力を停止する。
【００２４】
ＣＰＵ１６は、ＤＴＥインターフェース１５を通じて、データを外部の情報端末装置との間で送受し、データの処理やＲＡＭ１３に対するデータの読み書き等を行なう。
【００２５】
ＤＴＥインターフェース１５は、受信ＦＩＦＯ（Ｆｉｒｓｔ Ｉｎ Ｆｉｒｓｔ Ｏｕｔ）メモリ２１及び送信ＦＩＦＯメモリ２２を含むパラレルインターフェースであり、外部の情報端末装置との間で送受されるデータを一時的に格納する。また、ＤＴＥインターフェース１５は、アドレスバス及びデータバスを通じて、外部の情報端末装置に接続され、外部の情報端末装置からのＩＯＷＲ（書き込み）命令及びＩＯＲＤ（読み出し）命令を受けて制御され、外部の情報端末装置によりデータが受信ＦＩＦＯメモリ２１に書き込まれ、外部の情報端末装置によりデータが送信ＦＩＦＯメモリ２２から読み出される。従って、受信ＦＩＦＯメモリ２１への書き込み及び送信ＦＩＦＯメモリ２２からの読み出しは、水晶発振器１４からの動作用のクロック信号とは非同期で行われる。
【００２６】
さて、この様な構成において、受信ＦＩＦＯメモリ２１は、データが書き込まれていないときに、ライト信号ＲＸＲＤＹをローレベルに設定する。発振制御部１７は、ライト信号ＲＸＲＤＹがローレベルのときに、発振イネーブル信号をローレベルに設定して、水晶発振器１４を停止させる。これにより、ＣＰＵ１６や他の論理回路にクロック信号が供給されず、ＣＰＵ１６や他の論理回路の動作が停止される。このとき、カード型デバイス１０の消費電力が殆ど無く、パワーダウンモードとなっている。
【００２７】
次に、受信ＦＩＦＯメモリ２１は、外部の情報端末装置によりデータが書き込まれて格納されると、ライト信号ＲＸＲＤＹをローレベルからハイレベルに切り換える。発振制御部１７は、ライト信号ＲＸＲＤＹがハイレベルになると、発振イネーブル信号をハイレベルに切り換えて、水晶発振器１４を起動させる。この水晶発振器１４の起動により、動作用のクロック信号の供給が開始される。そして、クロック信号が安定化すると、発振制御部１７によりＣＰＵ１６に対する割り込みがかけられ、ＣＰＵ１６や他の論理回路の動作が開始される。
【００２８】
ＣＰＵ１６は、動作状態になると、データを受信ＦＩＦＯメモリ２１から読み出して、このデータをＲＡＭ１３内のデータ受信バッファ領域に格納する。このとき、受信ＦＩＦＯメモリ２１が空となり、ライト信号ＲＸＲＤＹがローレベルに戻る。
【００２９】
引き続いて、ＣＰＵ１６は、データ受信バッファ領域内のデータを処理する。例えば、データ受信バッファ領域内のデータが命令であれば、この命令がＣＰＵ１６により実行される。
【００３０】
仮に、カード型デバイス１０がモデムカードであって、「ＡＴ＋ＣＲ（キャリッジリターン）」という文字列（命令）が受信ＦＩＦＯメモリ２１に書き込まれれば、この命令がデータ受信バッファ領域内に転送され、この命令がＣＰＵ１６により実行されて、「ＯＫ＋ＣＲ」という文字列が送信ＦＩＦＯメモリ２２に書き込まれて外部の情報端末装置へと返される。
【００３１】
また、ＣＰＵ１６は、データ受信バッファ領域内のデータが意味不明であれば、新たなデータが受信ＦＩＦＯメモリ２１に書き込まれるのを待機する。そして、新たなデータが受信ＦＩＦＯメモリ２１に書き込まれず、ライト信号ＲＸＲＤＹがローレベルのままで、一定時間が経過する。ＣＰＵ１６は、発振停止信号を発振制御部１７に加える。これに応答して発振制御部１７は、発振イネーブル信号をローレベルに切り換えて、水晶発振器１４を停止させる。これにより、ＣＰＵ１６や他の論理回路の動作が停止されて、パワーダウンモードとなる。
【００３２】
以降同様に、新たなデータが受信ＦＩＦＯメモリ２１に書き込まれて格納されると、受信ＦＩＦＯメモリ２１からのライト信号ＲＸＲＤＹがハイレベルとなって、発振制御部１７からの発振イネーブル信号がハイレベルとなり、水晶発振器１４が起動され、ＣＰＵ１６が割り込みをかけられて動作状態となる。また、新たなデータが受信ＦＩＦＯメモリ２１に書き込まれず、ライト信号ＲＸＲＤＹがローレベルのままで、一定時間が経過すると、発振停止信号が発振制御部１７に加えられて、水晶発振器１４が停止され、パワーダウンモードとなる。
【００３３】
この様に本実施形態のカード型デバイス１０では、パワーダウンモードに際し、水晶発振器１４を停止させて、ＣＰＵ１６や他の論理回路の動作を停止させているので、消費電力を十分に低減することができる。
【００３４】
図３は、本発明のカード型デバイスの他の実施形態を示すブロック図である。また、図４は、本実施形態のカード型デバイスの使用状態を示す図である。
【００３５】
本実施形態のカード型デバイス３０は、ＰＣカードであり、ケーブル３１を介して携帯電話機３２に接続され、かつノート型パーソナルコンピュータ３３のスロットに挿入されて用いられ、携帯電話機３２とノート型パーソナルコンピュータ３３間を中継する。
【００３６】
カード型デバイス３０は、ＬＳＩ４１、ＲＯＭ４２、ＲＡＭ４３、ＥＥＰＲＯＭ４４、及び水晶発振器４５等を備えている。ＬＳＩ４１は、ＤＴＥインターフェース４６、ＰＣＭＣＩＡインターフェース４７、ロジック部４８、通信インターフェース４９、ＣＰＵ５０、及び発振制御部５１等を含んでいる。
【００３７】
発振制御部５１は、発振イネーブル信号を水晶発振器４５に加えて、水晶発振器４５を制御する。例えば、ノート型パーソナルコンピュータ３３によりデータがＤＴＥインターフェース４６の受信ＦＩＦＯメモリ５２に書き込まれたり、携帯電話機３２からの着信が通信インターフェース４９で検出されたりしたときに、発振制御部５１により発振イネーブル信号がハイレベルにされて、水晶発振器４５が起動される。また、ＣＰＵ５０からの発振停止信号に応答して、発振制御部５１により発振イネーブル信号がローレベルにされて、水晶発振器４５が停止される。水晶発振器４５は、動作時に、動作用のクロック信号をカード型デバイス３０の各所に供給する。
【００３８】
また、発振制御部５１は、発振イネーブル信号をハイレベルにして、水晶発振器４５を起動させた後で、水晶発振器４５からのクロック信号を計数し、この計数値が予め設定された値になると、ＣＰＵ５０に対して割り込みをかける。
【００３９】
ＣＰＵ５０は、ＲＯＭ４２内のプログラムに従って動作し、ＤＴＥインターフェース４６を通じて、データをノート型パーソナルコンピュータ３３との間で送受し、データの処理やＲＡＭ４３に対するデータの読み書き等を行なう。また、ＣＰＵ５０は、通信インターフェース４９を通じて、データを携帯電話機３２との間で送受する。
【００４０】
ＤＴＥインターフェース４６は、受信ＦＩＦＯメモリ５２及び送信ＦＩＦＯメモリ５３を含むパラレルインターフェースであり、ノート型パーソナルコンピュータ３３との間で送受されるデータを一時的に格納する。また、ＤＴＥインターフェース４６は、アドレスバス及びデータバスを通じて、ノート型パーソナルコンピュータ３３に接続され、ノート型パーソナルコンピュータ３３からのＩＯＷＲ命令及びＩＯＲＤ命令を受けて制御され、データを受信ＦＩＦＯメモリ５２に書き込まれたり、データを送信ＦＩＦＯメモリ５３から読み出されたりする。受信ＦＩＦＯメモリ５２への書き込み及び送信ＦＩＦＯメモリ５３からの読み出しは、水晶発振器４５からの動作用のクロック信号とは非同期で行われる。また、ノート型パーソナルコンピュータ３３は、受信ＦＩＦＯメモリ５２が満杯になるまで、データを受信ＦＩＦＯメモリ５２に書き込むことができる。
【００４１】
ＰＣＭＣＩＡインターフェース４７は、このカード型デバイス３０をＩ／Ｏカードとして動作させるためのアトリビュートメモリやコンフィグレーションレジスタ等からなる。
【００４２】
通信インターフェース４９は、携帯電話機３２に対する発着信や切断の制御を行なうシリアルインターフェースやデータ送受信のための回路等を含む。
【００４３】
ロジック部４８は、タイマーやメモリの管理等を行なう。
【００４４】
ＥＥＰＲＯＭ４４は、読み書き可能なＲＯＭであり、このカード型デバイス３０の使用者により設定されたＰＣカードの情報を記憶するＳレジスタを含む。
【００４５】
次に、図５のフローチャート及び図６のタイミングチャートを参照しつつ、カード型デバイス３０の動作の一例を説明する。
【００４６】
まず、カード型デバイス３０の起動時には（ステップＳ６１）、ＨＡＬＴ命令がＣＰＵ５０により実行されて、ホールド状態が設定される（ステップＳ６２）。ホールド状態とは、カード型デバイス３０の動作を停止して、電源を切ることが可能な状態のことである。ただし、ノート型パーソナルコンピュータ３３による受信ＦＩＦＯメモリ５２及び送信ＦＩＦＯメモリ５３の読み出し及び書き込み、及び通信インターフェース４９による着信検出は可能である。
【００４７】
また、このときには、発振制御部５１からの発振イネーブル信号がローレベルであり、水晶発振器４５が停止されている。このため、ＣＰＵ５０やロジック部４８等にクロック信号が供給されず、ＣＰＵ５０やロジック部４８等の動作が停止される。このとき、カード型デバイス３０の消費電力が殆ど無く、パワーダウンモードとなる。
【００４８】
このパワーダウンモードの状態で、受信ＦＩＦＯメモリ５２は、ノート型パーソナルコンピュータ３３によりデータがに書き込まれると、ライト信号ＲＸＲＤＹをローレベルからハイレベルに切り換える。あるいは、通信インターフェース４９は、携帯電話機３２からの着信を検出すると、発振制御部５１に対して割り込みをかける。発振制御部５１は、ライト信号ＲＸＲＤＹがハイレベルになったり、通信インターフェース４９により割り込みがかけられたりすると、発振イネーブル信号をハイレベルにして、水晶発振器４５を起動し、動作用のクロック信号をカード型デバイス３０の各所に供給する。そして、発振制御部５１は、水晶発振器４５からのクロック信号を計数し、この計数値が予め設定された値になると、つまり一定時間が経過すると、ＣＰＵ５０に対して割り込みをかける（ステップＳ６３）。この一定時間の待機により、クロック信号の安定化の後に、ＣＰＵ５０の動作が開始される。
【００４９】
ＣＰＵ５０は、割り込みを受けると、この割り込みの要因を判定する（ステップＳ６４）。そして、この割り込みの要因が携帯電話機３２からの着信であれば（ステップＳ６５で「Ｎｏ」）、ＣＰＵ５０は、ＨＡＬＴ命令を解除してから、着信に応じた処理を行なう（ステップＳ６６）。例えば、ＣＰＵ５０は、「ＲＩＮＧ」という文字列を送信ＦＩＦＯメモリ５３に書き込む。この「ＲＩＮＧ」という文字列は、ノート型パーソナルコンピュータ３３により読み出される。この後、ＣＰＵ５０は、発振停止信号を発振制御部５１に加えてから、ＨＡＬＴ命令を実行して、パワーダウン状態を再び設定する（ステップＳ６２）。発振制御部５１は、発振停止信号に応答して発振イネーブル信号をローレベルに切り換え、水晶発振器４５を停止させる。これにより、ＣＰＵ５０やロジック部４８等の動作が停止されて、パワーダウンモードとなる。
【００５０】
また、割り込みの要因がノート型パーソナルコンピュータ３３から受信ＦＩＦＯメモリ５２へのデータの書き込みであれば（ステップＳ６５で「Ｙｅｓ」）、ＣＰＵ５０は、ＨＡＬＴ命令を解除してから、データを受信ＦＩＦＯメモリ５２から読み出す（ステップＳ６７）。
【００５１】
例えば、図６のタイミングチャートに示す様に時点ｔ１で、ノート型パーソナルコンピュータ３３によりデータが受信ＦＩＦＯメモリ５２に書き込まれて、受信ＦＩＦＯメモリ５２からのライト信号ＲＸＲＤＹがハイレベルになると、発振制御部５１により発振イネーブル信号がハイレベルにされ、水晶発振器４５が起動されて、クロック信号の供給が開始され、一定時間が経過した時点ｔ２で、発振制御部５１によりＣＰＵ５０に対する割り込みがかけられ（ステップＳ６３）、各ステップＳ６４，６５が行われ、パワーダウン状態が解除されて、データが受信ＦＩＦＯメモリ５２から読み出される（ステップＳ６７）。
【００５２】
そして、ＣＰＵ５０は、受信ＦＩＦＯメモリ５２から読み出したデータが「ＣＲ」という文字列であるか否かを判定する（ステップＳ６８）。「ＣＲ」という文字列は、１つの命令の最後に付けられる。従って、「ＣＲ」という文字列が受信されなければ、引き続く次の文字列が受信されることになり、また「ＣＲ」という文字列が受信されれば、１つの命令の受信が完了したことになる。
【００５３】
ここで、読み出したデータが「ＣＲ」でなければ（ステップＳ６８で「Ｎｏ」）、ＣＰＵ５０は、この読み出したデータをＲＡＭ４３内のデータ受信バッファ領域に格納してから（ステップＳ６９）、一定時間待機する（ステップＳ７０）。この待機中に、ノート型パーソナルコンピュータ３３により新たなデータが受信ＦＩＦＯメモリ５２に書き込まれなければ（ステップＳ７１で「Ｎｏ」）、ＣＰＵ５０は、発振停止信号を発振制御部５１に加えてから、ＨＡＬＴ命令を実行して、パワーダウン状態を再び設定する（ステップＳ６２）。これにより、水晶発振器４５が停止されて、ＣＰＵ５０やロジック部４８等の動作が停止され、パワーダウンモードとなる。
【００５４】
例えば、図６のタイミングチャートに示す様にデータが受信ＦＩＦＯメモリ５２から読み出されてＲＡＭ４３内のデータ受信バッファ領域に格納されてから、更に一定時間待機した時点ｔ３で（ステップＳ７０）、新たなデータが受信ＦＩＦＯメモリ５２に書き込まれなければ（ステップＳ７１で「Ｎｏ」）、ＨＡＬＴ命令が実行される（ステップＳ６２）。
【００５５】
また、一定時間の待機中に（ステップＳ７０）、ノート型パーソナルコンピュータ３３により新たなデータが受信ＦＩＦＯメモリ５２に書き込まれれば（ステップＳ７１で「Ｙｅｓ」）、ステップＳ６７に戻る。
【００５６】
例えば、図６のタイミングチャートに示す様に時点ｔ４で、ノート型パーソナルコンピュータ３３によりデータが受信ＦＩＦＯメモリ５２に書き込まれ、この後にデータが受信ＦＩＦＯメモリ５２から読み出されてＲＡＭ４３内のデータ受信バッファ領域に格納され、引き続いて一定時間が経過するまでに（ステップＳ７０）、新たなデータが受信ＦＩＦＯメモリ５２に書き込まれれば（ステップＳ７１で「Ｙｅｓ」）、ＨＡＬＴ命令が実行されずに、ステップＳ６７に戻る。
【００５７】
従って、ノート型パーソナルコンピュータ３３によるデータの書き込み間隔が一定時間以内であれば、ＨＡＬＴ命令が実行されることなく、データが受信ＦＩＦＯメモリ５２から順次読み出されてＲＡＭ４３内のデータ受信バッファ領域に逐次格納される。また、ノート型パーソナルコンピュータ３３によるデータの書き込み間隔が一定時間を超えると、その度にＨＡＬＴ命令が実行されて、パワーダウンモードとなり、ノート型パーソナルコンピュータ３３による新たなデータの書き込みが待機されることになる。
【００５８】
ステップＳ７０で一定時間待機するのは、ステップＳ６２に頻繁に戻って、その度にＨＡＬＴ命令が実行され、水晶発振器４５が停止されることを防止するためである。水晶発振器４５の起動に際しては、クロック信号が安定化するまでの一定時間を待機する必要があることから、仮に水晶発振器４５が頻繁に停止されると、待機時間が長くなり、一連のデータを受信して処理するための時間も長くなってしまう。
【００５９】
こうしてノート型パーソナルコンピュータ３３による受信ＦＩＦＯメモリ５２へのデータの書き込み、及び受信ＦＩＦＯメモリ５２からのデータの読み出しが繰り返され、１つの命令の最後に付けられる「ＣＲ」という文字列の書き込みと読み出しも行われる。
【００６０】
このとき、ＣＰＵ５０は、受信ＦＩＦＯメモリ５２から読み出したデータが「ＣＲ」という文字列であることから（ステップＳ６８で「Ｙｅｓ」）、この文字列をＲＡＭ４３内のデータ受信バッファ領域に格納してから、データ受信バッファ領域内の一連の文字列を読み出して（ステップＳ７２）、この一連の文字列からなる命令が有効であるか否かを判定する（ステップＳ７３）。
【００６１】
そして、データ受信バッファ領域内の一連の文字列からなる命令が有効であれば（ステップＳ７３で「Ｙｅｓ」）、ＣＰＵ５０は、この命令を実行する。例えば、一連の文字列が「ＡＴＳ０？＋ＣＲ」という有効な命令であれば、この命令を実行する（ステップＳ７４）。この「ＡＴＳ０？＋ＣＲ」という命令は、ＥＥＰＲＯＭ４４内のＳレジスタの情報の問い合わせを意味する。このため、ＣＰＵ５０は、Ｓレジスタの情報を送信ＦＩＦＯメモリ５３に書き込んでノート型パーソナルコンピュータ３３へと返す。更に、ＣＰＵ５０は、送信ＦＩＦＯメモリ５３のデータが読み出されたことを確認してから（ステップＳ７５）、ステップＳ７０に移る。
【００６２】
また、データ受信バッファ領域内の一連の文字列からなる命令が有効でなければ（ステップＳ７３で「Ｎｏ」）、ＣＰＵ５０は、「ＥＲＲＯＲ＋ＣＲ」という文字列を送信ＦＩＦＯメモリ５３に書き込んでノート型パーソナルコンピュータ３３へと返す（ステップＳ７６）。そして、ＣＰＵ５０は、送信ＦＩＦＯメモリ５３のデータが読み出されたことを確認してから（ステップＳ７５）、ステップＳ７０に移る。
【００６３】
ステップＳ７５で送信ＦＩＦＯメモリ５３のデータの読み出しを確認するのは、この読み出しが完了する前に、ＨＡＬＴ命令が実行され、水晶発振器４５が停止されると、この読み出しが不完全な状態で終了する可能性があるためである。
【００６４】
ノート型パーソナルコンピュータ３３による送信ＦＩＦＯメモリ５３のデータの読み出しは、ＤＴＥインターフェース４６の割り込み端子がローレベルになると行われる。そして、この割り込み端子のローレベルは、一定バイト数以上のデータが該送信ＦＩＦＯメモリ５３に格納されるか、あるいはロジック部４８内のタイマーがタイムアウトするかにより設定される。更に、ロジック部４８内のタイマーによる計数は、水晶発振器４５からのクロック信号に同期して行われる。従って、送信ＦＩＦＯメモリ５３のデータの読み出しが完了する前に、ＨＡＬＴ命令が実行され、水晶発振器４５が停止されると、ロジック部４８内のタイマーが停止して、ＤＴＥインターフェース４６の割り込み端子がローレベルに設定されない可能性があり、送信ＦＩＦＯメモリ５３のデータの読み出しが不完全な状態で終了する可能性がある。
【００６５】
この様に本実施形態のカード型デバイス３０では、クロック信号の供給がなくても、データを受信可能な受信ＦＩＦＯメモリ５２を採用しており、受信ＦＩＦＯメモリ５２にデータが書き込まれ、受信ＦＩＦＯメモリ５２からのライト信号ＲＸＲＤＹがハイレベルになったときに、水晶発振器４５を起動して、クロック信号の供給を開始している。従って、受信ＦＩＦＯメモリ５２にデータが書き込まれない限り、水晶発振器４５を停止して、クロック信号の供給を停止していることになる。これに伴い、ＣＰＵ５０やロジック部４８等の動作も停止され、この結果として、消費電力を十分に低減することができる。
【００６６】
尚、本発明は、上記各実施形態に限定されるものではなく、多様に変形することができる。例えば、本発明のカード型デバイスは、ＰＣカードだけではなく、他の種類のカードにも適用することができる。
【００６７】
また、ＰＨＳ無線通信カードの様に無線制御部のタイミングをクロックにより保持しなければならず、クロックを完全に停止することができなくても、受信ＦＩＦＯメモリにデータが書き込まれていないときに、タイミングを保持する必要がないＬＳＩ等の部分へのクロックの供給を停止するだけでも、従来の装置よりも低消費電力化される。
【００６８】
【発明の効果】
以上説明した様に本発明によれば、外部の情報端末装置から受信された処理すべきデータがない非受信状態のときに、発振器が停止されて、クロックの供給が中断される。カード型デバイスは、データを受信したときに動作すれば良いので、データの非受信状態のときに発振器を停止させて、クロックの供給を中断し、その動作を中断しても構わない。これにより、発振器の停止による十分な低消費電力化が可能になる。
【００６９】
また、外部の情報端末装置から受信された処理すべきデータがない非受信状態のときに、発振器から該カード型デバイスの少なくとも一部に対する動作クロックの供給が停止されて、低消費電力化がなされている。更に、データを受信したときには、インターフェースからの信号に応答して発振器を起動し、該データの処理のためにカード型デバイスの動作を再開している。
【図面の簡単な説明】
【図１】本発明のカード型デバイスの一実施形態を示すブロック図である。
【図２】図１のカード型デバイスにおける水晶発振器を示す回路図である。
【図３】本発明のカード型デバイスの他の実施形態を示すブロック図である。
【図４】図３のカード型デバイスの使用状態を示す図である。
【図５】図３のカード型デバイスによる処理過程を示すフローチャートである。
【図６】図３のカード型デバイスにおける各信号を示すタイミングチャートである。
【図７】従来のカード型デバイスを例示するブロック図である。
【符号の説明】
１０，３０ カード型デバイス
１１，４１ ＬＳＩ
１２，４２ ＲＯＭ
１３，４３ ＲＡＭ
１４，４５ 水晶発振器
１５，４６ ＤＴＥインターフェース
１６ ＣＰＵ
１７ 発振制御部
２１，５２ 受信ＦＩＦＯメモリ
２２，５３ 送信ＦＩＦＯメモリ
３１ ケーブル
３２ 携帯電話機
３３ ノート型パーソナルコンピュータ
４４ ＥＥＰＲＯＭ
４７ ＰＣＭＣＩＡインターフェース
４８ ロジック部
４９ 通信インターフェース
５０ ＣＰＵ
５１ 発振制御部
【発明の属する技術分野】
本発明は、外部の情報端末装置との間でデータを送受するカード型デバイスに関する。
【０００２】
【従来の技術】
この種のカード型デバイスは、ＰＣ（Ｐｅｒｓｏｎａｌ Ｃｏｍｐｕｔｅｒ）カード、ＣＦカード、モデムカード等であり、ノート型パーソナルコンピュータやＰＤＡ（Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｔｓ）等の情報端末装置のスロットに挿入されて用いられる。このカード型デバイスでは、外部の情報端末装置との間でデータを送受するためのインターフェースを備えており、データの送受、演算処理、データの記憶等を行なう。
【０００３】
図７に従来のカード型デバイスの一例を示す。このカード型デバイス１０１は、ＵＡＲＴ（Ｕｎｉｖｅｒｓａｌ Ａｓｙｎｃｈｒｏｎｏｕｓ Ｒｅｃｅｉｖｅｒ Ｔｒａｎｓｍｉｔｔｅｒ）である汎用のインターフェース１０２、ＬＳＩ１０３、ＲＯＭ１０４、ＲＡＭ１０５、及びクロック信号を供給する発振器１０６等を備えている。ＬＳＩ１０３は、シリアルインターフェース１０７、ＣＰＵ１０８、及びクロック制御部１０９等を含んでいる。
【０００４】
ＵＡＲＴのインターフェース１０２は、データを外部の情報端末装置との間で送受し、受信データをパラレルシリアル変換したり、送信データをシリアルパラレル変換する。ＣＰＵ１０８は、シリアルインターフェース１０７を通じて、データをＵＡＲＴのインターフェース１０２との間で送受し、データの処理や、ＲＡＭ１０５に対するデータの読み書き等を行なう。
【０００５】
一方、この様なカード型デバイスは、携帯型情報端末装置のスロットに挿入されて用いられることが多く、携帯情報端末装置の電源から電力を供給されて動作する。そして、カード型デバイスでは、携帯型情報端末装置の電源の容量が限られることから、消費電流の節減が重要視され、パワーダウンモード等が付与されている。例えば、クロック制御部１０９は、データの書き込み等の処理が行なわれないときに発振器１０６からＣＰＵ１０８及び他の論理回路等へのクロックの供給を停止したり、クロックの周波数を低くしたりして、消費電力を低減させている。
【０００６】
ただし、カード型デバイスを外部の情報端末装置に接続した状態では、ＵＡＲＴのインターフェース１０２によるデータの受信及びパラレルシリアル変換が何時でもできる様にするため、ＵＡＲＴのインターフェース１０２へのクロックの供給を中断することはない。
【０００７】
【発明が解決しようとする課題】
ところで、ＬＳＩの消費電力は、クロック周波数とクロックが供給される回路規模で決まることから、低消費電力化のためには、発振器を停止させて、クロックの供給を完全に中断することが理想的である。
【０００８】
しかしながら、従来は、ＵＡＲＴのインターフェースを用いているので、データを受信する可能性があるときには、クロックをインターフェースに常に供給する必要があり、発振器を停止させることができなかった。
【０００９】
従って、発振器を停止させたときの消費電力を考慮するならば、低消費電力化の余地が十分に残っているといえる。
【００１０】
そこで、本発明は、上記従来の問題点に鑑みてなされたものであり、発振器の停止による十分な低消費電力化が可能なカード型デバイスを提供することを目的とする。
【００１１】
【課題を解決するための手段】
上記課題を解決するために本発明は、外部の情報端末装置との間でデータを送受するカード型デバイスにおいて、外部の情報端末装置から受信された処理すべきデータがない非受信状態を判別する判別手段と、判別手段により非受信状態が判別されたときには、該カード型デバイスに動作クロックを供給する発振器を停止させる発振制御手段とを備えている。
【００１２】
この様な構成の本発明によれば、外部の情報端末装置から受信された処理すべきデータがない非受信状態のときに、発振器が停止されて、クロックの供給が中断される。カード型デバイスは、データを受信したときに動作すれば良いので、データの非受信状態のときに発振器を停止させて、クロックの供給を中断し、その動作を中断しても構わない。これにより、発振器の停止による十分な低消費電力化が可能になる。
【００１３】
発振器の停止はＣＰＵの制御により行うことができ、これは例えばＣＰＵのＨＡＬＴ命令の実行により制御される。
【００１４】
更に、本発明においては、外部の情報端末装置からのデータが受信されると、発振器を起動している。
【００１５】
この様にデータが受信されたときに、発振器が起動されれば、データの処理のためにカード型デバイスの動作を再開させることができる。
【００１６】
また、本発明においては、発振器が停止された状態で、データを受信するファーストインファーストアウトのインターフェースを備え、発振制御手段は、インターフェースからの信号に応答して発振器を起動している。
【００１７】
この様なファーストインファーストアウトのインターフェースを採用すれば、発振器が停止された状態で、データを受信することができる。また、データを受信したときには、インターフェースからの信号に応答して発振器を起動し、該データの処理のためにカード型デバイスの動作を再開することができる。
【００１８】
次に、本発明は、外部の情報端末装置との間でデータを送受するカード型デバイスにおいて、該カード型デバイスに動作クロックを供給する発振器が停止された状態で、データを受信するファーストインファーストアウトのインターフェースと、外部の情報端末装置から受信された処理すべきデータがない非受信状態を判別する判別手段と、判別手段により非受信状態が判別されたときには、発振器から該カード型デバイスの少なくとも一部に対する動作クロックの供給を停止させ、インターフェースからの信号に応答して発振器を起動する発振制御手段とを備えている。
【００１９】
この様に外部の情報端末装置から受信された処理すべきデータがない非受信状態のときに、発振器から該カード型デバイスの少なくとも一部に対する動作クロックの供給を停止させるだけでも、十分な低消費電力化が可能である。また、データを受信したときには、インターフェースからの信号に応答して発振器を起動し、該データの処理のためにカード型デバイスの動作を再開することができる。
【００２０】
【発明の実施の形態】
以下、本発明の実施形態を添付図面を参照して詳細に説明する。
【００２１】
図１は、本発明のカード型デバイスの一実施形態を示すブロック図である。本実施形態のカード型デバイス１０は、ＰＣカードであって、ノート型パーソナルコンピュータやＰＤＡ等の情報端末装置のスロットに挿入されて用いられるものであり、ＬＳＩ１１、ＲＯＭ１２、ＲＡＭ１３、及び水晶発振器１４等を備えている。ＬＳＩ１１は、ＤＴＥインターフェース１５、ＣＰＵ１６、及び発振制御部１７等を含んでいる。
【００２２】
発振制御部１７は、発振イネーブル信号を水晶発振器１４に加えて、水晶発振器１４を制御する。発振制御部１７により発振イネーブル信号がハイレベルにされると、水晶発振器１４が起動され、発振制御部１７により発振イネーブル信号がローレベルにされると、水晶発振器１４が停止される。
【００２３】
水晶発振器１４は、図２に示す様にクロック信号を発生する水晶振動子１４ａとナンド回路１４ｂを備えており、発振イネーブル信号がハイレベルのときに、クロック信号を出力して、クロック信号をカード型デバイス１０の各所に供給する。また、発振イネーブル信号がローレベルのときに、クロック信号の出力を停止する。
【００２４】
ＣＰＵ１６は、ＤＴＥインターフェース１５を通じて、データを外部の情報端末装置との間で送受し、データの処理やＲＡＭ１３に対するデータの読み書き等を行なう。
【００２５】
ＤＴＥインターフェース１５は、受信ＦＩＦＯ（Ｆｉｒｓｔ Ｉｎ Ｆｉｒｓｔ Ｏｕｔ）メモリ２１及び送信ＦＩＦＯメモリ２２を含むパラレルインターフェースであり、外部の情報端末装置との間で送受されるデータを一時的に格納する。また、ＤＴＥインターフェース１５は、アドレスバス及びデータバスを通じて、外部の情報端末装置に接続され、外部の情報端末装置からのＩＯＷＲ（書き込み）命令及びＩＯＲＤ（読み出し）命令を受けて制御され、外部の情報端末装置によりデータが受信ＦＩＦＯメモリ２１に書き込まれ、外部の情報端末装置によりデータが送信ＦＩＦＯメモリ２２から読み出される。従って、受信ＦＩＦＯメモリ２１への書き込み及び送信ＦＩＦＯメモリ２２からの読み出しは、水晶発振器１４からの動作用のクロック信号とは非同期で行われる。
【００２６】
さて、この様な構成において、受信ＦＩＦＯメモリ２１は、データが書き込まれていないときに、ライト信号ＲＸＲＤＹをローレベルに設定する。発振制御部１７は、ライト信号ＲＸＲＤＹがローレベルのときに、発振イネーブル信号をローレベルに設定して、水晶発振器１４を停止させる。これにより、ＣＰＵ１６や他の論理回路にクロック信号が供給されず、ＣＰＵ１６や他の論理回路の動作が停止される。このとき、カード型デバイス１０の消費電力が殆ど無く、パワーダウンモードとなっている。
【００２７】
次に、受信ＦＩＦＯメモリ２１は、外部の情報端末装置によりデータが書き込まれて格納されると、ライト信号ＲＸＲＤＹをローレベルからハイレベルに切り換える。発振制御部１７は、ライト信号ＲＸＲＤＹがハイレベルになると、発振イネーブル信号をハイレベルに切り換えて、水晶発振器１４を起動させる。この水晶発振器１４の起動により、動作用のクロック信号の供給が開始される。そして、クロック信号が安定化すると、発振制御部１７によりＣＰＵ１６に対する割り込みがかけられ、ＣＰＵ１６や他の論理回路の動作が開始される。
【００２８】
ＣＰＵ１６は、動作状態になると、データを受信ＦＩＦＯメモリ２１から読み出して、このデータをＲＡＭ１３内のデータ受信バッファ領域に格納する。このとき、受信ＦＩＦＯメモリ２１が空となり、ライト信号ＲＸＲＤＹがローレベルに戻る。
【００２９】
引き続いて、ＣＰＵ１６は、データ受信バッファ領域内のデータを処理する。例えば、データ受信バッファ領域内のデータが命令であれば、この命令がＣＰＵ１６により実行される。
【００３０】
仮に、カード型デバイス１０がモデムカードであって、「ＡＴ＋ＣＲ（キャリッジリターン）」という文字列（命令）が受信ＦＩＦＯメモリ２１に書き込まれれば、この命令がデータ受信バッファ領域内に転送され、この命令がＣＰＵ１６により実行されて、「ＯＫ＋ＣＲ」という文字列が送信ＦＩＦＯメモリ２２に書き込まれて外部の情報端末装置へと返される。
【００３１】
また、ＣＰＵ１６は、データ受信バッファ領域内のデータが意味不明であれば、新たなデータが受信ＦＩＦＯメモリ２１に書き込まれるのを待機する。そして、新たなデータが受信ＦＩＦＯメモリ２１に書き込まれず、ライト信号ＲＸＲＤＹがローレベルのままで、一定時間が経過する。ＣＰＵ１６は、発振停止信号を発振制御部１７に加える。これに応答して発振制御部１７は、発振イネーブル信号をローレベルに切り換えて、水晶発振器１４を停止させる。これにより、ＣＰＵ１６や他の論理回路の動作が停止されて、パワーダウンモードとなる。
【００３２】
以降同様に、新たなデータが受信ＦＩＦＯメモリ２１に書き込まれて格納されると、受信ＦＩＦＯメモリ２１からのライト信号ＲＸＲＤＹがハイレベルとなって、発振制御部１７からの発振イネーブル信号がハイレベルとなり、水晶発振器１４が起動され、ＣＰＵ１６が割り込みをかけられて動作状態となる。また、新たなデータが受信ＦＩＦＯメモリ２１に書き込まれず、ライト信号ＲＸＲＤＹがローレベルのままで、一定時間が経過すると、発振停止信号が発振制御部１７に加えられて、水晶発振器１４が停止され、パワーダウンモードとなる。
【００３３】
この様に本実施形態のカード型デバイス１０では、パワーダウンモードに際し、水晶発振器１４を停止させて、ＣＰＵ１６や他の論理回路の動作を停止させているので、消費電力を十分に低減することができる。
【００３４】
図３は、本発明のカード型デバイスの他の実施形態を示すブロック図である。また、図４は、本実施形態のカード型デバイスの使用状態を示す図である。
【００３５】
本実施形態のカード型デバイス３０は、ＰＣカードであり、ケーブル３１を介して携帯電話機３２に接続され、かつノート型パーソナルコンピュータ３３のスロットに挿入されて用いられ、携帯電話機３２とノート型パーソナルコンピュータ３３間を中継する。
【００３６】
カード型デバイス３０は、ＬＳＩ４１、ＲＯＭ４２、ＲＡＭ４３、ＥＥＰＲＯＭ４４、及び水晶発振器４５等を備えている。ＬＳＩ４１は、ＤＴＥインターフェース４６、ＰＣＭＣＩＡインターフェース４７、ロジック部４８、通信インターフェース４９、ＣＰＵ５０、及び発振制御部５１等を含んでいる。
【００３７】
発振制御部５１は、発振イネーブル信号を水晶発振器４５に加えて、水晶発振器４５を制御する。例えば、ノート型パーソナルコンピュータ３３によりデータがＤＴＥインターフェース４６の受信ＦＩＦＯメモリ５２に書き込まれたり、携帯電話機３２からの着信が通信インターフェース４９で検出されたりしたときに、発振制御部５１により発振イネーブル信号がハイレベルにされて、水晶発振器４５が起動される。また、ＣＰＵ５０からの発振停止信号に応答して、発振制御部５１により発振イネーブル信号がローレベルにされて、水晶発振器４５が停止される。水晶発振器４５は、動作時に、動作用のクロック信号をカード型デバイス３０の各所に供給する。
【００３８】
また、発振制御部５１は、発振イネーブル信号をハイレベルにして、水晶発振器４５を起動させた後で、水晶発振器４５からのクロック信号を計数し、この計数値が予め設定された値になると、ＣＰＵ５０に対して割り込みをかける。
【００３９】
ＣＰＵ５０は、ＲＯＭ４２内のプログラムに従って動作し、ＤＴＥインターフェース４６を通じて、データをノート型パーソナルコンピュータ３３との間で送受し、データの処理やＲＡＭ４３に対するデータの読み書き等を行なう。また、ＣＰＵ５０は、通信インターフェース４９を通じて、データを携帯電話機３２との間で送受する。
【００４０】
ＤＴＥインターフェース４６は、受信ＦＩＦＯメモリ５２及び送信ＦＩＦＯメモリ５３を含むパラレルインターフェースであり、ノート型パーソナルコンピュータ３３との間で送受されるデータを一時的に格納する。また、ＤＴＥインターフェース４６は、アドレスバス及びデータバスを通じて、ノート型パーソナルコンピュータ３３に接続され、ノート型パーソナルコンピュータ３３からのＩＯＷＲ命令及びＩＯＲＤ命令を受けて制御され、データを受信ＦＩＦＯメモリ５２に書き込まれたり、データを送信ＦＩＦＯメモリ５３から読み出されたりする。受信ＦＩＦＯメモリ５２への書き込み及び送信ＦＩＦＯメモリ５３からの読み出しは、水晶発振器４５からの動作用のクロック信号とは非同期で行われる。また、ノート型パーソナルコンピュータ３３は、受信ＦＩＦＯメモリ５２が満杯になるまで、データを受信ＦＩＦＯメモリ５２に書き込むことができる。
【００４１】
ＰＣＭＣＩＡインターフェース４７は、このカード型デバイス３０をＩ／Ｏカードとして動作させるためのアトリビュートメモリやコンフィグレーションレジスタ等からなる。
【００４２】
通信インターフェース４９は、携帯電話機３２に対する発着信や切断の制御を行なうシリアルインターフェースやデータ送受信のための回路等を含む。
【００４３】
ロジック部４８は、タイマーやメモリの管理等を行なう。
【００４４】
ＥＥＰＲＯＭ４４は、読み書き可能なＲＯＭであり、このカード型デバイス３０の使用者により設定されたＰＣカードの情報を記憶するＳレジスタを含む。
【００４５】
次に、図５のフローチャート及び図６のタイミングチャートを参照しつつ、カード型デバイス３０の動作の一例を説明する。
【００４６】
まず、カード型デバイス３０の起動時には（ステップＳ６１）、ＨＡＬＴ命令がＣＰＵ５０により実行されて、ホールド状態が設定される（ステップＳ６２）。ホールド状態とは、カード型デバイス３０の動作を停止して、電源を切ることが可能な状態のことである。ただし、ノート型パーソナルコンピュータ３３による受信ＦＩＦＯメモリ５２及び送信ＦＩＦＯメモリ５３の読み出し及び書き込み、及び通信インターフェース４９による着信検出は可能である。
【００４７】
また、このときには、発振制御部５１からの発振イネーブル信号がローレベルであり、水晶発振器４５が停止されている。このため、ＣＰＵ５０やロジック部４８等にクロック信号が供給されず、ＣＰＵ５０やロジック部４８等の動作が停止される。このとき、カード型デバイス３０の消費電力が殆ど無く、パワーダウンモードとなる。
【００４８】
このパワーダウンモードの状態で、受信ＦＩＦＯメモリ５２は、ノート型パーソナルコンピュータ３３によりデータがに書き込まれると、ライト信号ＲＸＲＤＹをローレベルからハイレベルに切り換える。あるいは、通信インターフェース４９は、携帯電話機３２からの着信を検出すると、発振制御部５１に対して割り込みをかける。発振制御部５１は、ライト信号ＲＸＲＤＹがハイレベルになったり、通信インターフェース４９により割り込みがかけられたりすると、発振イネーブル信号をハイレベルにして、水晶発振器４５を起動し、動作用のクロック信号をカード型デバイス３０の各所に供給する。そして、発振制御部５１は、水晶発振器４５からのクロック信号を計数し、この計数値が予め設定された値になると、つまり一定時間が経過すると、ＣＰＵ５０に対して割り込みをかける（ステップＳ６３）。この一定時間の待機により、クロック信号の安定化の後に、ＣＰＵ５０の動作が開始される。
【００４９】
ＣＰＵ５０は、割り込みを受けると、この割り込みの要因を判定する（ステップＳ６４）。そして、この割り込みの要因が携帯電話機３２からの着信であれば（ステップＳ６５で「Ｎｏ」）、ＣＰＵ５０は、ＨＡＬＴ命令を解除してから、着信に応じた処理を行なう（ステップＳ６６）。例えば、ＣＰＵ５０は、「ＲＩＮＧ」という文字列を送信ＦＩＦＯメモリ５３に書き込む。この「ＲＩＮＧ」という文字列は、ノート型パーソナルコンピュータ３３により読み出される。この後、ＣＰＵ５０は、発振停止信号を発振制御部５１に加えてから、ＨＡＬＴ命令を実行して、パワーダウン状態を再び設定する（ステップＳ６２）。発振制御部５１は、発振停止信号に応答して発振イネーブル信号をローレベルに切り換え、水晶発振器４５を停止させる。これにより、ＣＰＵ５０やロジック部４８等の動作が停止されて、パワーダウンモードとなる。
【００５０】
また、割り込みの要因がノート型パーソナルコンピュータ３３から受信ＦＩＦＯメモリ５２へのデータの書き込みであれば（ステップＳ６５で「Ｙｅｓ」）、ＣＰＵ５０は、ＨＡＬＴ命令を解除してから、データを受信ＦＩＦＯメモリ５２から読み出す（ステップＳ６７）。
【００５１】
例えば、図６のタイミングチャートに示す様に時点ｔ１で、ノート型パーソナルコンピュータ３３によりデータが受信ＦＩＦＯメモリ５２に書き込まれて、受信ＦＩＦＯメモリ５２からのライト信号ＲＸＲＤＹがハイレベルになると、発振制御部５１により発振イネーブル信号がハイレベルにされ、水晶発振器４５が起動されて、クロック信号の供給が開始され、一定時間が経過した時点ｔ２で、発振制御部５１によりＣＰＵ５０に対する割り込みがかけられ（ステップＳ６３）、各ステップＳ６４，６５が行われ、パワーダウン状態が解除されて、データが受信ＦＩＦＯメモリ５２から読み出される（ステップＳ６７）。
【００５２】
そして、ＣＰＵ５０は、受信ＦＩＦＯメモリ５２から読み出したデータが「ＣＲ」という文字列であるか否かを判定する（ステップＳ６８）。「ＣＲ」という文字列は、１つの命令の最後に付けられる。従って、「ＣＲ」という文字列が受信されなければ、引き続く次の文字列が受信されることになり、また「ＣＲ」という文字列が受信されれば、１つの命令の受信が完了したことになる。
【００５３】
ここで、読み出したデータが「ＣＲ」でなければ（ステップＳ６８で「Ｎｏ」）、ＣＰＵ５０は、この読み出したデータをＲＡＭ４３内のデータ受信バッファ領域に格納してから（ステップＳ６９）、一定時間待機する（ステップＳ７０）。この待機中に、ノート型パーソナルコンピュータ３３により新たなデータが受信ＦＩＦＯメモリ５２に書き込まれなければ（ステップＳ７１で「Ｎｏ」）、ＣＰＵ５０は、発振停止信号を発振制御部５１に加えてから、ＨＡＬＴ命令を実行して、パワーダウン状態を再び設定する（ステップＳ６２）。これにより、水晶発振器４５が停止されて、ＣＰＵ５０やロジック部４８等の動作が停止され、パワーダウンモードとなる。
【００５４】
例えば、図６のタイミングチャートに示す様にデータが受信ＦＩＦＯメモリ５２から読み出されてＲＡＭ４３内のデータ受信バッファ領域に格納されてから、更に一定時間待機した時点ｔ３で（ステップＳ７０）、新たなデータが受信ＦＩＦＯメモリ５２に書き込まれなければ（ステップＳ７１で「Ｎｏ」）、ＨＡＬＴ命令が実行される（ステップＳ６２）。
【００５５】
また、一定時間の待機中に（ステップＳ７０）、ノート型パーソナルコンピュータ３３により新たなデータが受信ＦＩＦＯメモリ５２に書き込まれれば（ステップＳ７１で「Ｙｅｓ」）、ステップＳ６７に戻る。
【００５６】
例えば、図６のタイミングチャートに示す様に時点ｔ４で、ノート型パーソナルコンピュータ３３によりデータが受信ＦＩＦＯメモリ５２に書き込まれ、この後にデータが受信ＦＩＦＯメモリ５２から読み出されてＲＡＭ４３内のデータ受信バッファ領域に格納され、引き続いて一定時間が経過するまでに（ステップＳ７０）、新たなデータが受信ＦＩＦＯメモリ５２に書き込まれれば（ステップＳ７１で「Ｙｅｓ」）、ＨＡＬＴ命令が実行されずに、ステップＳ６７に戻る。
【００５７】
従って、ノート型パーソナルコンピュータ３３によるデータの書き込み間隔が一定時間以内であれば、ＨＡＬＴ命令が実行されることなく、データが受信ＦＩＦＯメモリ５２から順次読み出されてＲＡＭ４３内のデータ受信バッファ領域に逐次格納される。また、ノート型パーソナルコンピュータ３３によるデータの書き込み間隔が一定時間を超えると、その度にＨＡＬＴ命令が実行されて、パワーダウンモードとなり、ノート型パーソナルコンピュータ３３による新たなデータの書き込みが待機されることになる。
【００５８】
ステップＳ７０で一定時間待機するのは、ステップＳ６２に頻繁に戻って、その度にＨＡＬＴ命令が実行され、水晶発振器４５が停止されることを防止するためである。水晶発振器４５の起動に際しては、クロック信号が安定化するまでの一定時間を待機する必要があることから、仮に水晶発振器４５が頻繁に停止されると、待機時間が長くなり、一連のデータを受信して処理するための時間も長くなってしまう。
【００５９】
こうしてノート型パーソナルコンピュータ３３による受信ＦＩＦＯメモリ５２へのデータの書き込み、及び受信ＦＩＦＯメモリ５２からのデータの読み出しが繰り返され、１つの命令の最後に付けられる「ＣＲ」という文字列の書き込みと読み出しも行われる。
【００６０】
このとき、ＣＰＵ５０は、受信ＦＩＦＯメモリ５２から読み出したデータが「ＣＲ」という文字列であることから（ステップＳ６８で「Ｙｅｓ」）、この文字列をＲＡＭ４３内のデータ受信バッファ領域に格納してから、データ受信バッファ領域内の一連の文字列を読み出して（ステップＳ７２）、この一連の文字列からなる命令が有効であるか否かを判定する（ステップＳ７３）。
【００６１】
そして、データ受信バッファ領域内の一連の文字列からなる命令が有効であれば（ステップＳ７３で「Ｙｅｓ」）、ＣＰＵ５０は、この命令を実行する。例えば、一連の文字列が「ＡＴＳ０？＋ＣＲ」という有効な命令であれば、この命令を実行する（ステップＳ７４）。この「ＡＴＳ０？＋ＣＲ」という命令は、ＥＥＰＲＯＭ４４内のＳレジスタの情報の問い合わせを意味する。このため、ＣＰＵ５０は、Ｓレジスタの情報を送信ＦＩＦＯメモリ５３に書き込んでノート型パーソナルコンピュータ３３へと返す。更に、ＣＰＵ５０は、送信ＦＩＦＯメモリ５３のデータが読み出されたことを確認してから（ステップＳ７５）、ステップＳ７０に移る。
【００６２】
また、データ受信バッファ領域内の一連の文字列からなる命令が有効でなければ（ステップＳ７３で「Ｎｏ」）、ＣＰＵ５０は、「ＥＲＲＯＲ＋ＣＲ」という文字列を送信ＦＩＦＯメモリ５３に書き込んでノート型パーソナルコンピュータ３３へと返す（ステップＳ７６）。そして、ＣＰＵ５０は、送信ＦＩＦＯメモリ５３のデータが読み出されたことを確認してから（ステップＳ７５）、ステップＳ７０に移る。
【００６３】
ステップＳ７５で送信ＦＩＦＯメモリ５３のデータの読み出しを確認するのは、この読み出しが完了する前に、ＨＡＬＴ命令が実行され、水晶発振器４５が停止されると、この読み出しが不完全な状態で終了する可能性があるためである。
【００６４】
ノート型パーソナルコンピュータ３３による送信ＦＩＦＯメモリ５３のデータの読み出しは、ＤＴＥインターフェース４６の割り込み端子がローレベルになると行われる。そして、この割り込み端子のローレベルは、一定バイト数以上のデータが該送信ＦＩＦＯメモリ５３に格納されるか、あるいはロジック部４８内のタイマーがタイムアウトするかにより設定される。更に、ロジック部４８内のタイマーによる計数は、水晶発振器４５からのクロック信号に同期して行われる。従って、送信ＦＩＦＯメモリ５３のデータの読み出しが完了する前に、ＨＡＬＴ命令が実行され、水晶発振器４５が停止されると、ロジック部４８内のタイマーが停止して、ＤＴＥインターフェース４６の割り込み端子がローレベルに設定されない可能性があり、送信ＦＩＦＯメモリ５３のデータの読み出しが不完全な状態で終了する可能性がある。
【００６５】
この様に本実施形態のカード型デバイス３０では、クロック信号の供給がなくても、データを受信可能な受信ＦＩＦＯメモリ５２を採用しており、受信ＦＩＦＯメモリ５２にデータが書き込まれ、受信ＦＩＦＯメモリ５２からのライト信号ＲＸＲＤＹがハイレベルになったときに、水晶発振器４５を起動して、クロック信号の供給を開始している。従って、受信ＦＩＦＯメモリ５２にデータが書き込まれない限り、水晶発振器４５を停止して、クロック信号の供給を停止していることになる。これに伴い、ＣＰＵ５０やロジック部４８等の動作も停止され、この結果として、消費電力を十分に低減することができる。
【００６６】
尚、本発明は、上記各実施形態に限定されるものではなく、多様に変形することができる。例えば、本発明のカード型デバイスは、ＰＣカードだけではなく、他の種類のカードにも適用することができる。
【００６７】
また、ＰＨＳ無線通信カードの様に無線制御部のタイミングをクロックにより保持しなければならず、クロックを完全に停止することができなくても、受信ＦＩＦＯメモリにデータが書き込まれていないときに、タイミングを保持する必要がないＬＳＩ等の部分へのクロックの供給を停止するだけでも、従来の装置よりも低消費電力化される。
【００６８】
【発明の効果】
以上説明した様に本発明によれば、外部の情報端末装置から受信された処理すべきデータがない非受信状態のときに、発振器が停止されて、クロックの供給が中断される。カード型デバイスは、データを受信したときに動作すれば良いので、データの非受信状態のときに発振器を停止させて、クロックの供給を中断し、その動作を中断しても構わない。これにより、発振器の停止による十分な低消費電力化が可能になる。
【００６９】
また、外部の情報端末装置から受信された処理すべきデータがない非受信状態のときに、発振器から該カード型デバイスの少なくとも一部に対する動作クロックの供給が停止されて、低消費電力化がなされている。更に、データを受信したときには、インターフェースからの信号に応答して発振器を起動し、該データの処理のためにカード型デバイスの動作を再開している。
【図面の簡単な説明】
【図１】本発明のカード型デバイスの一実施形態を示すブロック図である。
【図２】図１のカード型デバイスにおける水晶発振器を示す回路図である。
【図３】本発明のカード型デバイスの他の実施形態を示すブロック図である。
【図４】図３のカード型デバイスの使用状態を示す図である。
【図５】図３のカード型デバイスによる処理過程を示すフローチャートである。
【図６】図３のカード型デバイスにおける各信号を示すタイミングチャートである。
【図７】従来のカード型デバイスを例示するブロック図である。
【符号の説明】
１０，３０ カード型デバイス
１１，４１ ＬＳＩ
１２，４２ ＲＯＭ
１３，４３ ＲＡＭ
１４，４５ 水晶発振器
１５，４６ ＤＴＥインターフェース
１６ ＣＰＵ
１７ 発振制御部
２１，５２ 受信ＦＩＦＯメモリ
２２，５３ 送信ＦＩＦＯメモリ
３１ ケーブル
３２ 携帯電話機
３３ ノート型パーソナルコンピュータ
４４ ＥＥＰＲＯＭ
４７ ＰＣＭＣＩＡインターフェース
４８ ロジック部
４９ 通信インターフェース
５０ ＣＰＵ
５１ 発振制御部
Claims (4)
- 外部の情報端末装置との間でデータを送受するカード型デバイスにおいて、
外部の情報端末装置から受信された処理すべきデータがない非受信状態を判別する判別手段と、
判別手段により非受信状態が判別されたときには、該カード型デバイスに動作クロックを供給する発振器を停止させる発振制御手段と
を備えることを特徴とするカード型デバイス。 - 発振制御手段は、外部の情報端末装置からのデータが受信されると、発振器を起動することを特徴とする請求項１に記載のカード型デバイス。
- 発振器が停止された状態で、データを受信するファーストインファーストアウトのインターフェースを備え、
発振制御手段は、インターフェースからの信号に応答して発振器を起動することを特徴とする請求項２に記載のカード型デバイス。 - 外部の情報端末装置との間でデータを送受するカード型デバイスにおいて、
該カード型デバイスに動作クロックを供給する発振器が停止された状態で、データを受信するファーストインファーストアウトのインターフェースと、
外部の情報端末装置から受信された処理すべきデータがない非受信状態を判別する判別手段と、
判別手段により非受信状態が判別されたときには、発振器から該カード型デバイスの少なくとも一部に対する動作クロックの供給を停止させ、インターフェースからの信号に応答して発振器を起動する発振制御手段と
を備えることを特徴とするカード型デバイス。
Priority Applications (1)
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|---|---|---|---|
| JP2003038365A JP2004246793A (ja) | 2003-02-17 | 2003-02-17 | カード型デバイス |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003038365A JP2004246793A (ja) | 2003-02-17 | 2003-02-17 | カード型デバイス |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004246793A true JP2004246793A (ja) | 2004-09-02 |
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ID=33022910
Family Applications (1)
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|---|---|---|---|
| JP2003038365A Pending JP2004246793A (ja) | 2003-02-17 | 2003-02-17 | カード型デバイス |
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| Country | Link |
|---|---|
| JP (1) | JP2004246793A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007058347A (ja) * | 2005-08-22 | 2007-03-08 | Kenwood Corp | 受信装置及びその制御方法 |
| JP2009182622A (ja) * | 2008-01-30 | 2009-08-13 | Nippon Dempa Kogyo Co Ltd | 電子カード用の温度補償発振器 |
| JP2012009011A (ja) * | 2010-05-21 | 2012-01-12 | Renesas Electronics Corp | マイクロコントローラ及びその制御方法 |
| JP2015135700A (ja) * | 2010-05-21 | 2015-07-27 | ルネサスエレクトロニクス株式会社 | マイクロコントローラ |
-
2003
- 2003-02-17 JP JP2003038365A patent/JP2004246793A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007058347A (ja) * | 2005-08-22 | 2007-03-08 | Kenwood Corp | 受信装置及びその制御方法 |
| JP2009182622A (ja) * | 2008-01-30 | 2009-08-13 | Nippon Dempa Kogyo Co Ltd | 電子カード用の温度補償発振器 |
| JP2012009011A (ja) * | 2010-05-21 | 2012-01-12 | Renesas Electronics Corp | マイクロコントローラ及びその制御方法 |
| US8751842B2 (en) | 2010-05-21 | 2014-06-10 | Renesas Electronics Corporation | Microcontroller and method of controlling the same |
| JP2015135700A (ja) * | 2010-05-21 | 2015-07-27 | ルネサスエレクトロニクス株式会社 | マイクロコントローラ |
| US9342097B2 (en) | 2010-05-21 | 2016-05-17 | Renesas Electronics Corporation | Microcontroller and method of controlling the same |
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