JP4032947B2 - クロック同期式シリアル通信装置および半導体集積回路装置 - Google Patents
クロック同期式シリアル通信装置および半導体集積回路装置 Download PDFInfo
- Publication number
- JP4032947B2 JP4032947B2 JP2002352363A JP2002352363A JP4032947B2 JP 4032947 B2 JP4032947 B2 JP 4032947B2 JP 2002352363 A JP2002352363 A JP 2002352363A JP 2002352363 A JP2002352363 A JP 2002352363A JP 4032947 B2 JP4032947 B2 JP 4032947B2
- Authority
- JP
- Japan
- Prior art keywords
- oscillation
- clock
- timer
- signal
- reception
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000004891 communication Methods 0.000 title claims description 98
- 230000001360 synchronised effect Effects 0.000 title claims description 24
- 239000004065 semiconductor Substances 0.000 title claims description 20
- 230000010355 oscillation Effects 0.000 claims description 94
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 3
- 230000004044 response Effects 0.000 claims description 3
- 230000005540 biological transmission Effects 0.000 description 18
- 238000000034 method Methods 0.000 description 10
- 230000008569 process Effects 0.000 description 5
- 239000013078 crystal Substances 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 230000002093 peripheral effect Effects 0.000 description 4
- 239000000919 ceramic Substances 0.000 description 3
- 230000006641 stabilisation Effects 0.000 description 2
- 238000011105 stabilization Methods 0.000 description 2
- 230000004913 activation Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/04—Speed or phase control by synchronisation signals
- H04L7/041—Speed or phase control by synchronisation signals using special codes as synchronising signal
- H04L7/042—Detectors therefor, e.g. correlators, state machines
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/04—Speed or phase control by synchronisation signals
- H04L7/048—Speed or phase control by synchronisation signals using the properties of error detecting or error correcting codes, e.g. parity as synchronisation signal
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Power Sources (AREA)
- Information Transfer Systems (AREA)
Description
【発明の属する技術分野】
本発明は、低消費電力動作が要求される半導体集積回路装置に好適なクロック同期式シリアル通信装置およびこれを内蔵した半導体集積回路装置に関する。
【0002】
【従来の技術】
例えば特許文献1には、半導体集積回路装置(以下、ICと称す)内部に形成された周辺回路の消費電力を低減するための技術として、各周辺回路ごとに、CPUからのアクセスを検出しアクセスがあった場合にクロックイネーブル信号を出力するアクセス検出回路部と、クロックイネーブル信号が出力されてから該周辺回路の内部回路の動作が完了するのに十分な時間メインクロック信号を内部回路に供給するクロック制御回路とを備えたICが記載されている。
【0003】
【特許文献1】
特開平9−237131号公報
【0004】
【発明が解決しようとする課題】
一般に、周辺回路の一つであるクロック同期式シリアル通信部(以下、シリアル通信部と称す)には、IC外部のホストマイコンから通信クロックとともにシリアルデータが送られ、シリアル通信部の内部に設けられた受信シフトレジスタは、通信クロックに同期してシリアルデータを受信する。そして、一旦受信シフトレジスタに取り込まれた受信データは、その後はIC内部のシステムクロックに同期してIC内部で処理されることとなる。この通信動作は、データの送信についても同様である。
【0005】
一方、近年ICの低消費電力化が進んでおり、例えば所定時間が経過した後または所定の処理が終了した後次のシリアルデータが送られてくるまでの間、IC内部の全クロックを停止して低消費電力モード(スリープ動作モード)に移行する機能を備えたものがある。しかし、システムクロックを生成する水晶発振回路、セラミック発振回路、CR発振回路などの動作を一旦停止させてしまうと、発振再開にあたり数msecから数百msec程度の発振安定待ち時間を要するため、すぐには通信を再開できないという問題がある。
【0006】
この問題に対しては、全クロックを停止させず例えばCR発振回路だけを発振動作させ続け、このクロックにより受信データを処理することが考えられる。しかし、例えば車両用電子制御装置に用いられるICでは、車両が長時間放置されることも多いため、たとえCR発振回路だけであっても動作させ続けることは省電力上好ましくない。
【0007】
また、別の手段として、外部のホストマイコンから通信クロックとともに1フレームのシリアルデータを送った後、受信データを処理するため引き続き処理動作用のダミーの通信クロックを送信する構成が考えられる。この通信クロックは、本来の通信の同期に用いられるのではなく、上記IC内のシステムクロックに代わって受信データの処理タイミングを与えるものである。しかし、本手段ではシリアルデータを連続して送ることができないため、通信速度が低下するとともに、余分な処理動作用の通信クロックを送信するためにホストマイコン側のプログラム容量が増大したり制御が複雑化するといった新たな問題が生じてしまう。
【0008】
本発明は上記事情に鑑みてなされたもので、その目的は、水晶発振回路などの発振回路により生成されるクロックを用いることなく、且つ、外部からダミーの通信クロックを送ることなく、受信データを内部処理することができるクロック同期式シリアル通信装置およびこれを内蔵した低消費電力動作可能な半導体集積回路装置を提供することにある。
【0009】
【課題を解決するための手段】
請求項1に記載したクロック同期式シリアル通信装置によれば、外部から送られてきたシリアルデータは、通信クロックに同期して順次受信シフトレジスタに格納される。そして、受信完了判定手段は、受信シフトレジスタが所定のビット数(例えば当該受信シフトレジスタの構成ビット数)のシリアルデータを受信したことを検出すると受信完了信号を出力する。パルス信号発生手段は、受信完了判定手段から受信完了信号が出力されたことに応じて、受信シフトレジスタに取り込まれた受信データの処理に必要とされる所定のパルス数と同じ数のタイミングパルス信号を順次生成して出力し、データ処理手段は、このタイミングパルス信号を用いて、受信データを受信シフトレジスタから他のレジスタに転送するなどの種々の処理を実行する。
【0010】
本手段によれば、水晶発振回路、セラミック発振回路、CR発振回路などの発振回路により生成される汎用的なクロック(一例としてはシステムクロック)を用いることなく受信データを処理することができるため、上記発振回路の発振停止、発振再開にかかわらず、順次送られてくる通信データを連続して受信し処理することができる。また、受信データを内部処理するためのダミーの通信クロックが不要となるため、本発明に係るクロック同期式シリアル通信装置と通信する相手側の装置(以下、外部装置と称す)は、上記ダミーの通信クロックを送信するための特別な通信制御の必要がない。従って、通信速度の低下がなく、外部装置においてもプログラム容量の増大や制御の複雑化といった問題が生じない。
【0011】
請求項2に記載したクロック同期式シリアル通信装置によれば、受信完了判定手段は、通信クロックの入力クロック数をカウントするカウンタから構成されている。クロック同期式シリアル通信では、通信クロックに対応してシリアルデータが送られるため、通信クロックの数をカウントすることによりシリアルデータの受信ビット数が分かる。従って、上記カウンタのカウント値が所定数に達した時に受信完了信号を出力することにより、受信シフトレジスタが所定ビット数のシリアルデータを取得したことを検出できる。
【0012】
請求項3に記載したクロック同期式シリアル通信装置によれば、受信完了判定手段は、シリアルデータに付加された特定ビット例えばスタートビットやストップビットを検出することにより、所定ビット数からなる一群(例えば1フレーム)のシリアルデータが送られたこと、つまり受信シフトレジスタが所定ビット数のシリアルデータを取得したことを検出できる。本手段を用いると、請求項2記載の手段と比較してカウンタが不要となる。
【0013】
請求項4に記載した半導体集積回路装置によれば、発振制御部から出力される発振指令信号に基づいてシステムクロックの発振または停止を行う発振部を備えており、制御ロジック部はこのシステムクロックに同期して動作する。従って、本半導体集積回路装置は、発振部からシステムクロックが供給される通常動作モードと、発振部が発振停止する低消費電力モードとの切り替えが可能となる。
【0014】
この半導体集積回路装置には、上述したクロック同期式シリアル通信装置が搭載されているので、例えば発振指令信号に従って低消費電力モードから通常動作モードに移行した直後で発振状態が安定していない時であっても、通常の通信速度によりクロック同期式シリアル通信が可能となる。この場合、通信相手である外部装置は、通常の通信手順に従ってシリアルデータを送信すればよく、本半導体集積回路装置に対する特別な通信制御は不要となる。これにより、汎用的なクロック同期式シリアル通信システムを構成できる。
【0015】
請求項5に記載した半導体集積回路装置によれば、発振制御部は、クロック同期式シリアル通信装置が受信したコマンドデータに基づいて発振指令信号を出力するので、外部装置からコマンドデータを送ることにより本半導体集積回路装置に対するシステムクロックの発振制御つまり低消費電力モードと通常動作モードとの間の移行制御が可能となる。しかも、上述したように、外部装置は発振部の発振状態を考慮することなく通信できるため、通信における待ち時間(発振安定待ち時間など)や無駄時間(ダミーの通信クロックを送信する時間)が発生せず、通信開始から本来の通信速度でシリアル通信可能となる。
【0016】
請求項6に記載した半導体集積回路装置によれば、発振制御部は、受信完了判定手段を構成するカウンタが所定数の通信クロックをカウントした時に発振開始指令である発振指令信号を出力するので、外部装置から発振開始を指令するコマンドデータを送信する必要がない。従って、通信に要する時間を短縮できるとともに、外部装置の通信制御をより簡単化できる。
【0017】
請求項7に記載した半導体集積回路装置によれば、発振制御部は、当該半導体集積回路装置内に設けられたタイマが所定時間を計時した時に発振停止指令である発振指令信号を生成するので、外部装置から発振停止を指令するコマンドデータを送信する必要がない。従って、通信に要する時間を短縮できるとともに、外部装置の通信制御をより簡単化できる。
【0018】
【発明の実施の形態】
以下、本発明の一実施形態について図面を参照しながら説明する。
図3は、車両のエンジン制御を行う電子制御装置1(ECU:Electronic Control Unit )の概略的な電気的構成図である。ECU1に収容された制御基板には、エンジン制御を行う制御用IC2とともに、「ソークタイマ」と称されるタイマ用IC3(本発明でいう半導体集積回路装置に相当)、シリーズレギュレータを構成する電源用IC4などが搭載されている。電源用IC4により生成された電源電圧は、上記制御用IC2およびタイマ用IC3に供給されている。
【0019】
制御用IC2は、CPUを主体として構成されるディジタル回路および種々のアナログ回路を備えたエンジン制御用の大規模なICであって、タイマ用IC3と通信するためのクロック同期式シリアル通信機能を備えている。この制御用IC2は、システムクロックに同期してCPUが動作する通常動作モードと、システムクロックの停止によりCPUが停止する低消費電力モード(スリープ動作モード)とを有している。
【0020】
図1は、タイマ用IC3の電気的構成を示すブロック図である。このタイマ用IC3は、制御用IC2により設定された時間(起動時間)を、内蔵するタイマ30(後述)により計時し、起動時間が経過するとスリープ動作モードにある制御用IC2に対しウェイクアップ信号WKを出力するものである。このタイマ用IC3は、比較的小規模のICであって、図1に示すようにクロック同期式シリアル通信装置としての通信回路5と、システムクロックTCLKの発振やタイマ動作を行う制御回路6(制御ロジック部に相当)とから構成されている。
【0021】
通信回路5は、8ビットの受信シフトレジスタ7、8ビットの送信シフトレジスタ8、3ビットのカウンタ9、パルス発生器10および受信データ処理回路11から構成されている。クロック同期式シリアル通信は、図3に示すように通信クロック線12、受信シリアルデータ線13、送信シリアルデータ線14およびリセット信号線15からなる4線式であって、端子16を介して入力される通信クロックSCLKは、受信シフトレジスタ7、送信シフトレジスタ8およびカウンタ9に与えられるようになっている。また、端子17を介して入力されるリセット信号IORSTは、受信シフトレジスタ7、送信シフトレジスタ8、カウンタ9およびパルス発生器10に与えられるようになっている。これら各構成要素は、リセット信号IORSTがHレベルになるとリセットされるようになっている。
【0022】
受信シフトレジスタ7には、端子18を介して受信シリアルデータRXDが入力されるようになっており、受信シフトレジスタ7は、通信クロックSCLKのアップエッジに同期して、受信シリアルデータRXDの下位ビットR0から上位ビットR7までを1ビットずつ順に取り込むようになっている。図4は、このシリアル通信を示すタイミングチャートである。受信シフトレジスタ7に取り込まれた8ビット(1フレーム)の受信データRDは、次の受信シリアルデータRXDが入力される前に、受信データ処理回路11に転送され処理されるようになっている。
【0023】
送信シフトレジスタ8には、タイマ現在値レジスタ32(後述)から現在の最新のタイマ値(タイマ現在値TM)が送信データTDとして転送されるようになっている。送信シフトレジスタ8は、通信クロックSCLKのダウンエッジに同期して、送信データTDを送信シリアルデータTXDとして下位ビットT0から上位ビットT7まで1ビットずつ順に端子19を介して送信するようになっている。
【0024】
カウンタ9(受信完了判定手段に相当)は、リセット信号IORSTがHレベルからLレベルになると通信クロックSCLKのカウントを開始するバイナリカウンタである。カウンタ9が出力するスタート信号STは、カウント前はHレベルであって、図4に示すように通信クロックSCLKを4クロックカウントした時点でLレベルとなり、さらに4クロックカウントした時点で再びHレベルになる。従って、スタート信号STがLレベルからHレベルに変化した時点で、受信シフトレジスタ7が1フレーム分のシリアルデータRXDの受信を完了したことになり、スタート信号STは本発明でいう受信完了信号として機能する。
【0025】
パルス発生器10は、パルス信号発生手段に相当するもので、具体的には図2に示す回路構成となっている。すなわち、Dタイプのフリップフロップ20は、そのデータ入力端子Dに電源電圧VDDが与えられ、そのクロック端子Cに上記スタート信号STが与えられるようになっている。フリップフロップ20の後段にはリング発振器21が設けられており、フリップフロップ20の出力端子Qは、リング発振器21を構成するNANDゲート22の一方の入力端子に接続されている。リング発振器21は、このNANDゲート22、遅延回路23およびバッファ回路24が直列に接続されているとともに、バッファ回路24の出力端子(当該リング発振器21の出力端子)がNANDゲート22の他方の入力端子に接続されたリング状の構成を備えている。
【0026】
リング発振器21の出力端子は、さらにシフトレジスタ25のクロック端子Cに接続されている。このシフトレジスタ25は、5ビットの構成であって、そのリセット端子Rには上記フリップフロップ20の出力端子がインバータ26を介して接続されている。シフトレジスタ25の出力端子Q1、Q2、Q3、Q4は、4入力NORゲート27の各入力端子に接続されており、このNORゲート27の出力端子はシフトレジスタ25のデータ端子Dに接続されている。シフトレジスタ25の残る一つの出力端子Q5は、上述したリセット信号IORSTとともにORゲート28に入力され、そのORゲート28の出力端子はフリップフロップ20のリセット端子Rに接続されている。
【0027】
さて、図1に示す受信データ処理回路11(データ処理手段に相当)は、上述したパルス発生器10から入力されたタイミングパルス信号S1ないしS4に同期して、受信シフトレジスタ7に取り込まれた受信データRDの解析、データ転送などのデータ処理を実行するようになっている。受信データRDには、後述するように、タイマ設定値RMなどのデータと、発振やゼロクリアを指令するコマンドとの2種類がある。
【0028】
受信データ処理回路11は、各タイミングパルス信号S1、S2、S3、S4を、それぞれ受信シフトレジスタ7、タイマ設定値レジスタ31(後述)、タイマ現在値レジスタ32(後述)、送信シフトレジスタ8に対し出力するようになっている。ここで、タイミングパルス信号の数(本実施形態ではS1からS4の4パルス)は、受信データRDの処理に必要とされるパルス数に等しく設定されている。
【0029】
制御回路6は、発振回路29、タイマ30、タイマ設定値レジスタ31、タイマ現在値レジスタ32および比較器33から構成されている。このうち発振回路29(発振部に相当)は、タイマ用IC3の発振入力端子34と発振出力端子35との間に接続されたセラミック発振子36(水晶発振子であっても良い)を発振させ、タイマ30に対しシステムクロックTCLKを出力するものである。この発振回路29は、受信データ処理回路11(発振制御部に相当)から与えられる発振指令信号OSCがHレベルの期間発振動作し、発振指令信号OSCがLレベルの期間発振を停止するようになっている。
【0030】
タイマ30は、システムクロックTCLKを所定の割合で分周したクロックをカウントするもので、そのカウント値(タイマ現在値)TMはタイマ現在値レジスタ32および比較器33に逐次送られるようになっている。このタイマ30は、受信したコマンド(受信データRDの一種)に基づいて受信データ処理回路11から送られるクリア指令信号CLRによりゼロクリアされるようになっている。
【0031】
タイマ設定値レジスタ31には、受信データ処理回路11からタイマ設定値RMが転送されるようになっている。比較器33は、このタイマ設定値RMとタイマ現在値TMとを比較して、タイマ現在値TMがタイマ設定値RM以上となった時点で、端子37からウェイクアップ信号WKを出力するようになっている。
【0032】
次に、本実施形態の作用について図5も参照しながら説明する。
本実施形態のECU1は、イグニッションスイッチ(図示せず)がオフにされエンジンが停止した後、所定の起動時間(例えば5時間)が経過した時に、エンジンの状態を診断するようになっている。しかし、イグニッションスイッチがオフにされると、制御用IC2はシステムクロックを停止してスリープ動作モードに移行するため、制御用IC2自身ではタイマ動作をすることができなくなる。そこで、タイマ用IC3が、制御用IC2に代わってタイマ動作を行い、上記起動時間が経過すると制御用IC2に対しウェイクアップ信号WKを出力する。イグニッションスイッチがオンされている期間は、タイマ用IC3のタイマ動作は不要であるため、タイマ用IC3の発振回路29は発振を停止している。
【0033】
そこで、イグニッションスイッチがオフにされると、制御用IC2は、スリープ動作モードに移行する前に、タイマ用IC3との間でクロック同期式シリアル通信を行い、タイマ用IC3内部のタイマ30のゼロクリアしそれまで発振を停止していた発振回路29の発振開始を指令するコマンドを送信するとともに、上記起動時間に相当するタイマ設定値RMを送信するようになっている。
【0034】
図5は、この時のタイマ用IC3内部のパルス発生器10に係るタイミングチャートを示している。各波形は、上から順にリセット信号IORST、スタート信号ST、フリップフロップ20の出力信号P1、リング発振器21の出力信号P2、タイミングパルス信号S1、S2、S3、S4、信号S5、フリップフロップ20のリセット信号P3を表している。この図5は、タイマ設定値RMの受信処理を示しているが、実際にはそれに先立って、上記ゼロクリアを指令するコマンドおよび発振回路29の発振開始を指令するコマンドが送信される。
【0035】
図4および図5において、制御用IC2は、リセット信号IORSTをHレベル(リセット指令)からLレベル(リセット解除指令)にしてタイマ用IC3との間でシリアル通信を開始する(時刻t1)。リセット信号IORSTがLレベルになると、パルス発生器10内のフリップフロップ20のリセット信号P3がHレベルからLレベルに移行してリセットが解除される。
【0036】
その後、制御用IC2からタイマ用IC3に対し、通信クロックSCLKとともに8ビット長のタイマ設定値RMが送られる。カウンタ9は、通信クロックSCLKをカウントし、8クロックカウントした時点(時刻t2)でスタート信号STがLレベルからHレベルに変化する。この時点で、受信シフトレジスタ7には、受信データRDとしてタイマ設定値RMが取り込まれている。
【0037】
スタート信号STがLレベルからHレベルに変化すると、フリップフロップ20の出力信号P1がLレベルからHレベルに変化し、リング発振器21が所定の周波数で発振を開始する。そして、リング発振器21の出力信号P2がLレベルからHレベルに変化するごとに、タイミングパルス信号S1ないしS4および信号S5が順次Hレベルに変化する(時刻t3、t4、t5、t6、t7)。信号S5がHレベルになると、フリップフロップ20のリセット信号P3がLレベルからHレベルとなり、フリップフロップ20がリセットされる。その結果、フリップフロップ20の出力信号P1がLレベルとなり、リング発振器21は発振を停止する。
【0038】
タイマ用IC3の各部は、受信データ処理回路11を介して与えられる上記タイミングパルス信号S1ないしS4に同期して以下のように動作する。
【0039】
▲1▼タイミングパルス信号S1
受信シフトレジスタ7に取り込まれた受信データRD(ここではタイマ設定値RM)をタイミングパルス信号S1に同期して受信データ処理回路11に転送する。受信データ処理回路11は、受信データRDがデータかコマンドかを判断し、コマンドの場合その解析を実行する。そして、タイマ30をゼロクリアするコマンドであると判断した場合にはタイマ30に対しクリア指令信号CLRを出力し、発振回路29の発振開始を指令するコマンドであると判断した場合には発振指令信号OSCをHレベルにする。
【0040】
▲2▼タイミングパルス信号S2
上記▲1▼において受信データRDがタイマ設定値RMであると判断した場合、受信データ処理回路11は、そのタイマ設定値RMをタイミングパルス信号S2に同期してタイマ設定値レジスタ31に転送する。本実施形態では、データはタイマ設定値RMのみであるが、複数種類のデータが送られてくる場合には各データに応じたレジスタに転送することになる。
【0041】
▲3▼タイミングパルス信号S3
タイマ現在値レジスタ32は、タイミングパルス信号S3に同期して、その内容であるタイマ現在値TMを送信データTDとして出力する。本実施形態では、送信すべきデータはタイマ現在値TMのみであるが、複数の送信データが存在する場合には、このタイミングパルス信号S3に同期して複数のレジスタの中から送信すべきデータのみが選択的に出力される。
【0042】
▲4▼タイミングパルス信号S4
タイミングパルス信号S4を書き込み信号として、送信データTDが送信シフトレジスタ8に書き込まれる。
【0043】
以上の処理は、制御用IC2からタイマ用IC3に対しタイマ設定値RMを送信するとともに、その時のタイマ現在値TMをタイマ用IC3から制御用IC2に送信する場合の処理であるが、上記▲3▼において例えばタイマ設定値レジスタ31の内容であるタイマ設定値RMを送信レジスタ5に出力するように構成すれば、制御用IC2側からタイマ用IC3のタイマ設定値RMを確認することもできる。
【0044】
このタイマ設定値RMの送信時点では、既に発振回路29に発振開始を指令する発振指令信号OSCが与えられているが、発振回路29はまだ安定したシステムクロックTCLKを出力していない。その後暫くして安定したシステムクロックTCLKが出力されると、タイマ30がシステムクロックTCLKに基づいてカウントを開始し、タイマ現在値TMがタイマ設定値RM以上となると、比較器33がウェイクアップ信号WKを出力する。
【0045】
ウェイクアップ信号WKによりスリープ動作モードから通常動作モードに移行した制御用IC2は、上述したようにエンジンの状態を診断するとともに、タイマ用IC3の消費電力を下げるため、タイマ用IC3に対し発振回路29の発振停止を指令するコマンドを送信する。タイマ用IC3がこのコマンドを受信すると、受信データ処理回路11は発振指令信号OSCをLレベルにし、発振回路29は発振動作を停止する。
【0046】
以上説明した本実施形態によれば、制御用IC2との間でクロック同期式シリアル通信を行うタイマ用IC3の通信回路5において、受信シフトレジスタ7が1フレーム分の受信シリアルデータRXDを取り込むと、カウンタ9からのスタート信号STに応じてパルス発生器10がタイミングパルス信号S1ないしS4を順次出力し、受信データ処理回路11は、これらタイミングパルス信号S1ないしS4に同期して受信データRDに対応した処理を実行することができる。つまり、通信回路5は、クロック(本実施形態の場合には発振回路29が出力するシステムクロックTCLK等)を用いることなく、受信データRDの処理ができるため、発振回路29の発振状態に関係なく通信することができる。
【0047】
一方、タイマ用IC3の通信相手である制御用IC2は、従来構成とは異なり、ダミーの通信クロックSCLKを送信するなどの特別な通信手順が不要となるため、タイマ用IC3の発振回路29の状態にかかわらず通常の手順によってシリアルデータを連続して送受信することができる。これにより、通信速度の低下がなく、制御用IC2において通信に費やすプログラム容量が増大したり通信制御が複雑化するといった問題が生じない。
【0048】
タイマ用IC3において、タイマ30を動作させる必要がない時には発振回路29を発振停止状態にすることができるため、当該タイマ用IC3ひいてはECU1の消費電力を低減することができる。また、パルス発生器10は、受信シフトレジスタ7が受信データRDを受信した時にだけ動作するので、受信シリアルデータRXDが送られてこない期間における消費電力を低減することができる。
【0049】
なお、本発明は上記し且つ図面に示す実施形態に限定されるものではなく、例えば以下のように変形または拡張が可能である。
受信シフトレジスタ7が所定ビット数のシリアルデータを入力したことを検出する受信完了判定手段として、通信クロックSCLKをカウントするカウンタ9を用いたが、これに替えてシリアルデータにスタートビット、ストップビットなどの特定ビットを付加し、それら特定ビットを検出することによりスタート信号STを出力するように構成しても良い。これにより、カウンタ9が不要となる。
【0050】
発振回路29は、発振開始を指令するコマンドを受信した時に受信データ処理回路11から与えられる発振指令信号OSCに基づいて発振動作を開始したが、これに替えてカウンタ9が所定数(例えば4つ)の通信クロックをカウントした時に発振を開始するようにしても良い。この構成によれば、制御用IC2から発振開始を指令するコマンドを送信する必要がないので、通信に要する時間を短縮できるとともに、制御用IC2の通信制御をより簡単化できる。
【0051】
発振回路29は、発振停止を指令するコマンドを受信した時に受信データ処理回路11から与えられる発振指令信号OSCに基づいて発振動作を停止したが、これに替えてタイマを設け、そのタイマが所定時間を計時した時に発振を停止するようにしても良い。この構成によれば、制御用IC2から発振停止を指令するコマンドを送信する必要がないので、通信に要する時間を短縮できるとともに、制御用IC2の通信制御をより簡単化できる。また、タイマ30が予め定められた最大値に達した時またはオーバーフローした時に、発振を停止するように構成しても良い。
【0052】
上記実施形態では、クロック同期式シリアル通信装置である通信回路5をECU1のタイマ用IC3に適用した場合について説明したが、制御用IC2に適用しても良く、さらに他の機能を有したICに適用しても良い。特に、システムクロックが存在しないシステムやシステムクロックが停止する場合があるシステム(ICを含む)において用いると効果的である。
【図面の簡単な説明】
【図1】 本発明の一実施形態であるタイマ用ICの電気的構成を示すブロック図
【図2】 パルス発生器の電気的構成図
【図3】 車両のエンジン制御を行うECUの概略的な電気的構成図
【図4】 シリアル通信を示すタイミングチャート
【図5】 パルス発生器に係るタイミングチャート
【符号の説明】
3はタイマ用IC(半導体集積回路装置)、5は通信回路(クロック同期式シリアル通信装置)、6は制御回路(制御ロジック部)、7は受信シフトレジスタ、9はカウンタ(受信完了判定手段)、10はパルス発生器(パルス信号発生手段)、11は受信データ処理回路(データ処理手段、発振制御部)、29は発振回路(発振部)である。
Claims (7)
- 通信クロックに同期して当該通信クロックとともに送られてくるシリアルデータを入力する受信シフトレジスタと、
この受信シフトレジスタが所定ビット数のシリアルデータを入力したことを検出して受信完了信号を出力する受信完了判定手段と、
この受信完了判定手段が前記受信完了信号を出力したことに応じて、前記受信データの処理に必要とされるパルス数と同じ数のタイミングパルス信号を順次生成して出力するパルス信号発生手段と、
前記タイミングパルス信号に同期して前記受信データを処理するデータ処理手段とから構成されていることを特徴とするクロック同期式シリアル通信装置。 - 前記受信完了判定手段は、前記通信クロックの入力クロック数をカウントするカウンタから構成されており、そのカウント値が所定数に達した時に前記受信完了信号を出力することを特徴とする請求項1記載のクロック同期式シリアル通信装置。
- 前記受信完了判定手段は、前記シリアルデータに付加された特定ビットを検出することにより前記受信完了信号を出力するように構成されていることを特徴とする請求項1記載のクロック同期式シリアル通信装置。
- 請求項1ないし3の何れかに記載のクロック同期式シリアル通信装置と、
発振指令信号に基づいてシステムクロックを生成する発振部と、
前記発振指令信号を出力する発振制御部と、
前記システムクロックに同期して動作する制御ロジック部とを備えていることを特徴とする半導体集積回路装置。 - 前記発振制御部は、前記クロック同期式シリアル通信装置が受信したコマンドデータに基づいて前記発振指令信号を出力するように構成されていることを特徴とする請求項4記載の半導体集積回路装置。
- 前記クロック同期式シリアル通信装置は請求項2記載のものであって、
前記発振制御部は、前記受信完了判定手段を構成するカウンタが所定数の通信クロックをカウントした時に発振開始指令である発振指令信号を出力するように構成されていることを特徴とする請求項4記載の半導体集積回路装置。 - タイマを備え、
前記発振制御部は、前記タイマが所定時間を計時した時に発振停止指令である発振指令信号を生成するように構成されていることを特徴とする請求項4記載の半導体集積回路装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002352363A JP4032947B2 (ja) | 2002-12-04 | 2002-12-04 | クロック同期式シリアル通信装置および半導体集積回路装置 |
US10/760,349 US6946886B2 (en) | 2002-12-04 | 2004-01-21 | Clock-synchronized serial communication device and semiconductor integrated circuit device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002352363A JP4032947B2 (ja) | 2002-12-04 | 2002-12-04 | クロック同期式シリアル通信装置および半導体集積回路装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2004185378A JP2004185378A (ja) | 2004-07-02 |
JP4032947B2 true JP4032947B2 (ja) | 2008-01-16 |
Family
ID=32754002
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002352363A Expired - Fee Related JP4032947B2 (ja) | 2002-12-04 | 2002-12-04 | クロック同期式シリアル通信装置および半導体集積回路装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US6946886B2 (ja) |
JP (1) | JP4032947B2 (ja) |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7240231B2 (en) * | 2002-09-30 | 2007-07-03 | National Instruments Corporation | System and method for synchronizing multiple instrumentation devices |
TW200620938A (en) * | 2004-09-07 | 2006-06-16 | Nec Electronics Corp | Synchronization device and semiconductor device |
KR101136286B1 (ko) * | 2005-10-17 | 2012-04-19 | 엘지디스플레이 주식회사 | 평판표시장치 및 그 화질제어방법 |
US7801258B2 (en) * | 2007-04-02 | 2010-09-21 | National Instruments Corporation | Aligning timebases to share synchronized periodic signals |
US7750684B2 (en) * | 2008-04-18 | 2010-07-06 | Nanya Technology Corp. | Power-on detection circuit for detecting minimum operational frequency |
WO2010029644A1 (ja) * | 2008-09-12 | 2010-03-18 | 富士通株式会社 | 電気回路および信号処理方法 |
JP6378480B2 (ja) * | 2013-12-18 | 2018-08-22 | キヤノン株式会社 | 通信装置及びその制御方法とプログラム |
WO2020096067A1 (ja) * | 2018-11-09 | 2020-05-14 | 株式会社ソニー・インタラクティブエンタテインメント | 通信装置 |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0898284A (ja) * | 1994-07-25 | 1996-04-12 | Nippondenso Co Ltd | データ受信装置,送信装置および通信装置 |
JPH09237131A (ja) | 1996-03-04 | 1997-09-09 | Fujitsu Ltd | 半導体集積回路装置 |
FR2748171B1 (fr) * | 1996-04-30 | 1998-07-17 | Motorola Inc | Procede de generation d'un signal d'horloge pour une utilisation dans un recepteur de donnees, generateur d'horloge, recepteur de donnees et systeme d'acces telecommande pour vehicules |
US6134285A (en) * | 1997-05-28 | 2000-10-17 | Integrated Memory Logic, Inc. | Asynchronous data receiving circuit and method |
-
2002
- 2002-12-04 JP JP2002352363A patent/JP4032947B2/ja not_active Expired - Fee Related
-
2004
- 2004-01-21 US US10/760,349 patent/US6946886B2/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
US6946886B2 (en) | 2005-09-20 |
US20040165688A1 (en) | 2004-08-26 |
JP2004185378A (ja) | 2004-07-02 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7639764B2 (en) | Method and apparatus for synchronizing data between different clock domains in a memory controller | |
JP2003046596A (ja) | ネットワークインターフェース | |
US7398409B2 (en) | Semiconductor integrated circuit and its power-saving control method and program | |
JP4032947B2 (ja) | クロック同期式シリアル通信装置および半導体集積回路装置 | |
JPH08202469A (ja) | ユニバーサル非同期送受信回路を備えたマイクロ・コントローラユニット | |
US8010818B2 (en) | Power efficient method for controlling an oscillator in a low power synchronous system with an asynchronous I2C bus | |
JP4151566B2 (ja) | マイクロコンピュータ | |
US7219248B2 (en) | Semiconductor integrated circuit operable to control power supply voltage | |
JP2006344159A (ja) | 共通バス接続デバイス用通信制御装置 | |
US5428765A (en) | Method and apparatus for disabling and restarting clocks | |
US7912989B2 (en) | Network interface for decreasing power consumption | |
JPH06160476A (ja) | スキャンパスのテスト制御回路 | |
US7424059B2 (en) | Data transfer circuit | |
JP2003316566A (ja) | パイプラインプロセッサ | |
US20030042972A1 (en) | Semiconductor integrated circuit with function to start and stop supply of clock signal | |
JP5029161B2 (ja) | 半導体集積装置 | |
JP4192485B2 (ja) | マイクロコンピュータ | |
JP2750172B2 (ja) | 電子機器 | |
JPH1185304A (ja) | クロック入力制御回路 | |
KR100479340B1 (ko) | 저전력 스마트 카드 및 그 제어 방법 | |
JPH06152695A (ja) | シリアルインタフェース回路 | |
JP2004234463A (ja) | A/d変換データ入力システム | |
JP2003067078A (ja) | 低消費電力半導体集積回路 | |
JPH11298300A (ja) | 電子回路 | |
JP2024058871A (ja) | ポートサンプリングシステム及びラッチ回路装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050113 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070528 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070605 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070803 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20071002 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20071015 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101102 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111102 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111102 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121102 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131102 Year of fee payment: 6 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |