WO2010029644A1 - 電気回路および信号処理方法 - Google Patents

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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/10—Calibration or testing
    • H03M1/1009—Calibration
    • H03M1/1033—Calibration over the full range of the converter, e.g. for correcting differential non-linearity
    • H03M1/1038—Calibration over the full range of the converter, e.g. for correcting differential non-linearity by storing corrected or correction values in one or more digital look-up tables
    • H03M1/1042—Calibration over the full range of the converter, e.g. for correcting differential non-linearity by storing corrected or correction values in one or more digital look-up tables the look-up table containing corrected values for replacing the original digital values
    • H—ELECTRICITY
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    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
    • H03M1/08—Continuously compensating for, or preventing, undesired influence of physical parameters of noise
    • H03M1/0818—Continuously compensating for, or preventing, undesired influence of physical parameters of noise of clock feed-through

Definitions

  • the present application relates to an electric circuit having a plurality of circuit blocks operating with different clocks and a signal processing method, and more particularly to an electric circuit in which the influence of noise generated from the circuit blocks is reduced.
  • a so-called analog / digital mixed LSI in which an analog / digital converter (ADC) is mounted in a logic LSI is provided.
  • ADC analog / digital converter
  • noise generated by the operation of a logic circuit that is a digital circuit block may adversely affect the accuracy of an ADC that is an analog circuit block.
  • FIG. 1 is a block diagram showing an example of a conventional electric circuit.
  • the conventional electric circuit shown in FIG. 1 includes a digital circuit 112, an analog circuit 114, a phase control circuit 116, and a decoder 118.
  • the analog circuit 114 is affected by noise generated in the digital circuit 112.
  • This conventional electric circuit reduces the influence of noise generated in the digital circuit 112 by setting the clock supplied to the analog circuit 114 to the clock CLK2 having a phase different from that of the clock CLK1 supplied to the digital circuit 112. It has become.
  • the noise waveform generated by the digital circuit 112 is synchronized with the operation clock CLK1. Furthermore, when the noise waveform is viewed within one period T of the clock CLK1, there are timings at which noise increases and timings at which it becomes smaller.
  • the analog circuit 114 is operated at the timing when the noise is reduced, so that the adverse effect of noise generated from the digital circuit 112 is reduced.
  • the time from the rising edge of the clock CLK1 to the timing at which the noise is reduced is often constant as the nature of the digital circuit. Therefore, the phase of the operation clock CLK1 of the digital circuit 112 is delayed by the phase control circuit 116 to generate the clock CLK2 and supply it to the analog circuit 114. Thus, the analog circuit 114 is operated at a timing at which noise generated from the digital circuit 112 is reduced.
  • the phase control circuit 116 delays the clock CLK1 input to the clock input terminal 120 by a predetermined time defined by the control signal Y from the decoder 118, generates the clock CLK2, and supplies the clock CLK2 to the analog circuit 114.
  • the decoder 118 decodes the code signals X1 to Xk input to the code signal input terminal 122 to generate the control signal Y.
  • FIG. 2 is a circuit diagram schematically showing a decoder and a phase control circuit in the electric circuit of FIG.
  • the decoder 118 includes, for example, inverters I1 and I2 and AND gates A1 to A4, and the phase control circuit 116 includes a plurality of delay units D1 to D4 and buffers that provide different delay times. Consists of B1.
  • the code signals X1 and X2 input to the terminal 122 are decoded by the decoder 118, and the switches S1 to S4 of the delay units D1 to D4 are selectively selected by the control signals Y1 to Y4, so that the clock CLK1 has a predetermined value.
  • a clock CLK2 to which a delay time is given is generated.
  • FIG. 3 is a block diagram showing another example of a conventional electric circuit.
  • the conventional electric circuit shown in FIG. 3 includes a differential amplifier 201, an ADC 202, a reference power source 203, a DAC (digital / analog converter) 204, an S / H (sample hold circuit) 205, and a signal selection circuit 206.
  • the influence of the noise received by the ADC 202 is stored in the S / H 205 via the DAC 204, and the noise component stored in the S / H 205 is canceled by the differential amplifier 201 via the signal selection circuit 206. . That is, by reducing the DC component of the noise in the electric circuit from the analog input signal, the DC voltage component caused by noise and the temperature fluctuation component of the DC voltage in the differential amplifier are removed.
  • the conventional electric circuit sufficiently reduces the adverse effects of noise. It was difficult to do.
  • the present application aims to provide an electric circuit and a signal processing method capable of effectively reducing the influence of noise in an electric circuit having a plurality of circuit blocks operating with different clocks. To do.
  • a first circuit that operates with a first clock
  • a second circuit that operates with a second clock having a frequency different from the first clock
  • a synchronization detection circuit detects synchronization of the first clock and the second clock
  • the storage circuit stores an output noise pattern of the second circuit based on synchronization detection of the synchronization detection circuit.
  • the correction circuit corrects the output of the second circuit using the output noise pattern.
  • an electric circuit and a signal processing method capable of effectively reducing the influence of noise in an electric circuit having a plurality of circuit blocks operating with different clocks.
  • FIG. 2 is a circuit diagram schematically showing a decoder and a phase control circuit in the electric circuit of FIG. 1. It is a block diagram which shows the other example of the conventional electric circuit. It is a block diagram which shows the electric circuit of 1st Example.
  • FIG. 5 is a timing chart for explaining an example of the operation of the electric circuit shown in FIG. 4.
  • FIG. 5 is a diagram for explaining a relationship between a noise waveform and calibration data acquisition timing in an example of the operation of the electric circuit shown in FIG. 4.
  • FIG. 5 is a timing diagram for explaining another example of the operation of the electric circuit shown in FIG. 4.
  • FIG. 5 is a timing chart for explaining an example of the operation of the electric circuit shown in FIG. 4.
  • FIG. 5 is a diagram for explaining a relationship between a noise waveform and calibration data acquisition timing in another example of the operation of the electric circuit shown in FIG. 4.
  • FIG. 5 is a circuit diagram showing an example of a synchronization detection circuit in the electric circuit shown in FIG. 4.
  • FIG. 5 is a block diagram showing an example of a calibration data storage circuit in the electric circuit shown in FIG. 4.
  • FIG. 5 is a circuit diagram showing an example of a correction circuit in the electric circuit shown in FIG. 4. It is FIG. (1) for demonstrating how to obtain
  • FIG. 16 is a timing chart for explaining an example of the operation of the electric circuit shown in FIG. 15. It is a block diagram which shows the other example of a calibration data storage circuit.
  • FIG. 4 is a block diagram showing the electric circuit of the first embodiment.
  • the electric circuit of the first embodiment includes a digital circuit (first circuit) 51, a synchronization detection circuit 61, a calibration data storage circuit 62, a correction circuit 63, a fixed voltage source 64, and an operation switching circuit 65.
  • an ADC analog / digital converter: second circuit
  • the digital circuit 51 operates with the first clock n1, and the ADC 52 operates with the second clock n2 having a frequency different from that of the first clock n1.
  • the synchronization detection circuit 61 receives the first clock n1 and the second clock n2, performs synchronization detection, and outputs a synchronization detection signal n3 to the calibration data storage circuit 62.
  • the electric circuit of the first embodiment has two operation modes: a calibration data acquisition mode for acquiring calibration data, and a normal operation mode for AD conversion of analog input.
  • the fixed voltage source 64 can use the power supply voltage or reference voltage of the ADC 52, and the operation switching circuit 65 switches the operation of the ADC 52 by looking at the operation state signal n21 of the circuit. It is necessary to design according to the code assignment of the signal n21. Specifically, if the operation state signal n21 is an enable signal for the ADC 52, the operation switching circuit 65 can be configured with a through buffer.
  • FIG. 5 is a timing diagram for explaining an example of the operation of the electric circuit shown in FIG. 4, and FIG. 6 explains the relationship between the noise waveform and the calibration data acquisition timing in the example of the operation of the electric circuit shown in FIG. It is a figure for doing.
  • the mode selection signal n22 from the operation switching circuit 65 becomes high level “H”, and the switch SW1 is controlled to control the fixed voltage source 64. Is supplied to the ADC 52 as an input signal n13.
  • the operation switching circuit 65 controls the level of the mode selection signal n22 according to the calibration data acquisition mode or the normal operation mode according to the input of the operation state signal n21.
  • the data is generated at the rising timing of the second clock (operation clock of the ADC 52) n2. Capture. That is, the output data D0 to Dn (output noise pattern) of the ADC 52 is taken into the calibration data storage circuit 62 and stored (recorded).
  • the output noise pattern of the ADC 52 stored in the calibration data storage circuit 62 is from the detection of the first synchronization in which the first clock n1 and the second clock n2 rise at the same time to the detection of at least the next second synchronization. It is considered as a period.
  • the influence of the noise waveform generated by the digital circuit (noise source) 51 can be stored in the calibration data storage circuit 62 through the transfer function of the ADC 52.
  • the mode selection signal n22 from the operation switching circuit 65 becomes low level “L”, and the switch SW1 is controlled to convert the analog input signal n11 to the input signal n13. To the ADC 52.
  • the correction circuit 63 uses the output noise pattern (calibration data) n4 stored in the calibration data storage circuit 62 to remove the noise component from the output signal n14 of the ADC 52, and outputs the digital signal n15 after AD conversion. It has become.
  • the calibration data stored in the calibration data storage circuit 62 is the minimum of the cycle of the operation clock n1 of the digital circuit 51 and the cycle of the operation clock n2 of the ADC 52 during the period from the active to the next active of the synchronization detection signal n3. It corresponds to the period of the common multiple.
  • the calibration data n4 may be simply subtracted from the output signal n14 of the ADC 52, but this can be changed variously depending on the circuit system of the ADC 52 and the like. .
  • the output noise pattern (calibration data) of the ADC 52 stored in the calibration data storage circuit 62 is processed with a certain width, as will be described later, instead of the strict least common multiple period of the two clock cycles. Thus, the amount of data to be stored can be reduced.
  • the calibration data n4 can be determined, for example, by performing a noise simulation or actually measuring a test chip.
  • the fixed voltage source 64, the switch SW1, and the operation switching circuit 65 need not be provided for each electric circuit.
  • FIG. 7 is a timing chart for explaining another example of the operation of the electric circuit shown in FIG. 4, and FIG. 8 is a relationship between the noise waveform and the calibration data acquisition timing in another example of the operation of the electric circuit shown in FIG. It is a figure for demonstrating.
  • the noise source circuit it is possible to reduce the adverse effects of noise caused by the noise source circuit regardless of the magnitude relationship between the first clock (noise source clock) n1 and the second clock (ADC clock) n2. If the first clock n1 and the second clock n2 have the same cycle, the output noise pattern of the cycle itself is taken into the calibration data storage circuit 62.
  • FIG. 9 is a circuit diagram showing an example of the synchronization detection circuit 61 in the electric circuit shown in FIG.
  • the synchronization detection circuit 61 includes, for example, NAND gates 611 and 612 that are cross-connected, and an AND gate 613 whose input is inverted logic.
  • the synchronization detection signal n3 is generated by taking the logic of the first clock n1 and the second clock n2.
  • the synchronization detection circuit 61 shown in FIG. 9 can be variously modified by way of example only.
  • how much the synchronization detection error is set is important. That is, if the detection error is too small, the circuit scale (storage capacity) of the calibration data storage circuit 62 must be increased. Conversely, if the detection error is too large, the accuracy of the calibration data is reduced and the influence of noise. It becomes difficult to sufficiently reduce.
  • FIG. 10 is a block diagram showing an example of the calibration data storage circuit 62 in the electric circuit shown in FIG.
  • the calibration data storage circuit 62 includes, for example, a synchronous binary counter 621 and a synchronous memory circuit (synchronous RAM) 622.
  • the second clock n2 is supplied to each clock terminal CLK of the synchronous binary counter 621 and the synchronous memory circuit 622, and the synchronous detection signal n3 is supplied to the reset terminal of the synchronous binary counter 621. .
  • the counter output signal from the synchronous binary counter 621 is supplied to the address terminal of the synchronous memory circuit 622, and the output signal n14 of the ADC 52 is supplied to the data input terminal of the synchronous memory circuit 622. Further, the output signal n22 of the operation switching circuit 65 is supplied to the write enable terminal of the synchronous memory circuit 622.
  • the output signal n14 of the ADC 52 is written in the synchronous memory circuit 622 in accordance with the address designated by the counter output signal from the synchronous binary counter 621 in accordance with the second clock n2.
  • the calibration data (data output) written in the synchronous memory circuit 622 is read according to the second clock n2, and the read calibration data n4 is supplied to the correction circuit 63.
  • FIG. 11 is a circuit diagram showing an example of the correction circuit 63 in the electric circuit shown in FIG.
  • a digital signal n15 is generated.
  • the correction circuit 63 is not limited to the circuit of FIG. 11, and can have various circuit configurations according to the circuit scheme of the ADC 52, for example. Specifically, for example, a value obtained by multiplying the output data n14 of the ADC 52 by three of the calibration data n4, the output signal n14, and the correction coefficient ⁇ can be subtracted to generate the digital signal n15 after AD conversion.
  • n15 n14 ⁇ n14 ⁇ n4 ⁇ ⁇
  • the correction coefficient ⁇ is a value peculiar to the ADC 52 and can be obtained, for example, by performing a simulation or the like.
  • 12A to 12C are diagrams for explaining how to obtain the noise sensitive time width.
  • the noise sensitive time width can be applied.
  • the noise sensitive time width indicates tolerances such as time widths Td1, Td2, and Td3 of peak portions and valley portions in the digital output value with respect to the analog fixed input shown in FIG. 12C.
  • the noise sensitive time width in the output signal n14 of the ADC 52 can be obtained by simulation or actual measurement.
  • this digital output value is plotted against Tdelay, peaks and valleys as shown in FIG. 12C appear.
  • noise is given to the power supply line of the ADC 52 or a predetermined signal line.
  • the minimum value of these time widths is defined as the noise sensitive time width. It is not limited to that. That is, for example, when there are a plurality of time widths of peak portions and valley portions as shown in FIG. 12C, the maximum value, minimum value, or average value of these time widths can be selected as the noise sensitive time width. .
  • the noise sensitive time width corresponding to the synchronization detection error can be set by adjusting the delay time of the NAND gates 611 and 612, but as an example, about 400 ps. Can be set to a time width of
  • FIG. 13 is a block diagram showing an electric circuit of the second embodiment.
  • the electric circuit of the second embodiment includes three digital circuits (noise sources) 51a, 51b, 51c driven by clocks n1, n1b, n1c having different frequencies. It is assumed that the ADC 52 is affected by noise from the three digital circuits 51a, 51b, and 51c.
  • the clock n1b for driving the digital circuit 51b is the output of the frequency divider 66b that divides the first clock n1 by x
  • the clock n1c for driving the digital circuit 51c is multiplied by y of the first clock n1.
  • the output of the multiplier 66c x and y are integers larger than 1. Accordingly, it is assumed that the frequencies of the clocks n1, n1b, and n1c that drive the digital circuits 51a, 51b, and 51c have a relationship of n1b ⁇ n1 ⁇ n1c.
  • the synchronization detection circuit 61 detects the synchronization of the clock n1b that drives the digital circuit 51b and the second clock n2 that drives the ADC 52, and outputs a synchronization detection signal n3. ing.
  • the clock n1b having the lowest frequency (the longest cycle) among the clocks n1, n1b, n1c for driving the digital circuits 51a, 51b, 51c is used. Synchronization detection with 2 clocks n2 is performed. Then, based on the synchronous detection of the clocks n1b and n2, calibration data fetching processing and noise reduction processing using the calibration data are performed.
  • the calibration data storage circuit 62 (synchronous memory circuit 622) has a large capacity due to calibration data having a shorter period than when all the clocks n1, n1b, n1c of the digital circuit are synchronized with the second clock n2. Noise can be reduced without requiring an increase.
  • FIG. 14 is a block diagram showing an electric circuit of the third embodiment.
  • the electric circuit of the third embodiment includes three digital circuits 51d, 51e, 51f driven by clocks n1d, n1e, n1f having different frequencies. It is assumed that the ADC 52 is affected by noise from these three digital circuits 51d, 51e, 51f.
  • the digital circuit 51e generates a large noise
  • the digital circuit 51f generates a small noise
  • the digital circuit 51d generates a noise intermediate between the noises generated by the digital circuits 51e and 51f.
  • the relationship of 51f ⁇ 51d ⁇ 51e holds for the magnitude of noise generated by each digital circuit 51d, 51e, 51f.
  • the synchronization detection circuit 61 detects the synchronization of the clock n1e that drives the digital circuit 51e and the second clock n2 that drives the ADC 52, and outputs a synchronization detection signal n3. ing.
  • synchronization detection with the second clock n2 is performed using the clock n1e that drives the digital circuit 51e that generates the largest noise among the digital circuits 51d, 51e, and 51f. I do. Then, based on the synchronous detection of the clocks n1e and n2, calibration data fetching processing and noise reduction processing using the calibration data are performed.
  • the calibration data in a shorter period than the case where all the clocks n1d, n1e, n1f of the digital circuit and the second clock n2 are synchronized with each other can reduce noise without requiring a significant increase in the capacity of the calibration data storage circuit 62. Can be reduced.
  • FIG. 15 is a block diagram showing an electric circuit of the fourth embodiment.
  • the electric circuit of the fourth embodiment includes two digital circuits 51g and 51h driven by clocks n1g and n1h having different frequencies. It is assumed that the ADC 52 is affected by noise from the two digital circuits 51g and 51h, and that both the digital circuits 51g and 51h generate large noise.
  • the synchronization detection circuit 61 includes a first synchronization detection unit 610, a second synchronization detection unit 620, and an AND gate 630.
  • the first synchronization detection unit 610 detects the synchronization of the clock n1h that drives the digital circuit 51h and the second clock n2 that drives the ADC 52.
  • the second synchronization detection unit 620 detects the synchronization of the clock n1g and the second clock n2 that drive the digital circuit 51g.
  • the AND gate 630 takes the logical product of the output signal (first synchronization detection signal) n5 of the first synchronization detection unit 610 and the output signal (second synchronization detection signal) n6 of the second synchronization detection unit 620 to synchronize.
  • the detection signal n3 is output.
  • FIG. 16 is a timing chart for explaining an example of the operation of the electric circuit shown in FIG.
  • the first synchronization detection signal n5 is a synchronization signal of the clock n1h for driving the digital circuit 51h and the second clock n2 for driving the ADC 52.
  • the second synchronization detection signal n6 is a synchronization signal of the clock n1g that drives the digital circuit 51g and the second clock n2 that drives the ADC 52.
  • the synchronization detection signal n3 is a signal obtained by ANDing the first synchronization detection signal n5 and the second synchronization detection signal n6.
  • the calibration data D0 to Dn are acquired from the rising edge of the synchronization detection signal n3 to at least the next rising edge.
  • the electric circuit of the fourth embodiment is effective when both the digital circuits 51g and 51h generate large noises and it is necessary to sufficiently reduce those noises. Furthermore, for example, when a large capacity is set as the calibration data storage circuit 62, or the period for acquiring the calibration data is not so long even if the synchronization between the clocks n1g and n1h and the second clock n2 is detected. Etc. are preferable.
  • the number of digital circuits serving as noise sources has been described as two or three. However, the number of digital circuits is not limited to these and may be any number. Further, it is not necessary that the frequencies of clocks for driving the respective digital circuits are different, and clocks having different frequencies may be supplied for each predetermined number of circuit blocks.
  • a digital circuit is shown as an example of a noise generation source
  • an ADC of an analog circuit is shown as an example of a circuit that is affected by noise. Any circuit can be applied as the receiving circuit. That is, for example, this embodiment can be effectively applied even when the circuit of the noise generation source and the circuit affected by the noise are both analog circuits.
  • FIG. 17 is a block diagram showing another example of the calibration data storage circuit 62.
  • the calibration data storage circuit 62 shown in FIG. 16 includes a synchronous binary counter 621, a synchronous associative memory circuit (Synchronous CAM: Content Addressable Memory) 623, noise A detection circuit 624 and an AND gate 625 are provided.
  • the second clock n2 is supplied to each clock terminal CLK of the synchronous binary counter 621 and the synchronous associative memory circuit 623, and the synchronous detection signal n3 is supplied to the reset terminal of the synchronous binary counter 621. Yes.
  • the noise detection circuit 624 detects a state in which noise is riding on the output signal n14 of the ADC 52 (for example, a state where a peak portion or a valley portion of the digital output in FIG. 12C exists). Note that the noise detection circuit 624 can be realized by, for example, a multi-input AND gate when detecting that the signals n14 are all 0.
  • the counter output signal from the synchronous binary counter 621 is supplied to the data input terminal of the synchronous associative memory circuit 623, and the output signal n14 of the ADC 52 is supplied to the address input terminal of the synchronous associative memory circuit 623. Further, the output signal of the AND gate 625 is supplied to the write enable terminal of the synchronous associative memory circuit 623.
  • the counter output signal from the synchronous binary counter 621 is written in the synchronous associative memory circuit 623 in accordance with the address specified by the output signal n14 of the ADC 52 in accordance with the second clock n2.
  • the AND gate 625 is supplied with the output signal of the noise detection circuit 624 for detecting noise from the output signal n14 of the ADC 52 and the output signal n22 of the operation switching circuit 65, and takes the logical product of these signals. It has become.
  • the write to the synchronous associative memory circuit 623 is performed only when noise (valid calibration data) is actually on the output signal n14 of the ADC 52. Input an enable signal. Thereby, the capacity of the calibration data fetched into the synchronous associative memory circuit 623 can be reduced, and the circuit scale of the synchronous associative memory circuit 623 can be reduced.
  • the calibration data (address output) written in the synchronous associative memory circuit 623 is read according to the second clock n2, but the calibration data n4 captured only when noise is present is corrected circuit 63. To be supplied. In the correction circuit 63, the noise component is effectively reduced using the calibration data n4 from the output signal n14 of the ADC 52.

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Abstract

　異なるクロックにより動作する複数の回路ブロックを有する電気回路において、第１クロックで動作する第１回路により生じる、第１クロックとは異なる周波数の第２クロックで動作する第２回路の出力におけるノイズの低減を図る。そのために、電気回路は、前記第１クロックおよび前記第２クロックの同期を検出する同期検出回路と、前記第２回路の出力ノイズパターンを、前記同期検出回路の同期検出に基づいて記憶する記憶回路と、修正回路と、を有する。前記修正回路は、前記第２回路の出力を、前記出力ノイズパターンを用いて修正する。

Description

電気回路および信号処理方法
　本出願は、異なるクロックにより動作する複数の回路ブロックを有する電気回路および信号処理方法に関し、特に、回路ブロックから生じるノイズの影響を低減するようにした電気回路に関する。
　従来、例えば、論理ＬＳＩの中にアナログ／デジタルコンバータ（ＡＤＣ）が搭載される、いわゆるアナログデジタル混載ＬＳＩが提供されている。このようなＬＳＩでは、例えば、デジタル回路ブロックである論理回路の動作によって発生するノイズが、アナログ回路ブロックであるＡＤＣの精度に悪影響を与えることがあった。
　図１は従来の電気回路の一例を示すブロック図である。
　図１に示す従来の電気回路は、デジタル回路１１２、アナログ回路１１４、位相制御回路１１６およびデコータ１１８を備えている。ここで、アナログ回路１１４は、デジタル回路１１２で発生するノイズの影響を受けるものとする。
　この従来の電気回路は、アナログ回路１１４に供給するクロックを、デジタル回路１１２に供給するクロックＣＬＫ１とは異なる位相のクロックＣＬＫ２とすることで、デジタル回路１１２で発生するノイズの影響を低減するようになっている。
　すなわち、一般に、デジタル回路１１２が発生するノイズ波形は、その動作クロックＣＬＫ１に同期している。さらに、ノイズ波形は、クロックＣＬＫ１の１周期Ｔ内で見ると、ノイズが大きくなるタイミングもあれば小さくなるタイミングもある。
　そこで、図１に示す従来の電気回路では、ノイズが小さくなるタイミングをねらってアナログ回路１１４を動作させることにより、デジタル回路１１２から発生するノイズの悪影響を低減するようになっている。
　すなわち、クロックＣＬＫ１の立ち上がりエッジからノイズが小さくなるタイミングまでの時間は、デジタル回路の性質として一定であることが多い。そこで、デジタル回路１１２の動作クロックＣＬＫ１の位相を位相制御回路１１６で遅延制御してクロックＣＬＫ２を生成してアナログ回路１１４に供給する。これにより、アナログ回路１１４をデジタル回路１１２から発生するノイズが小さくなるタイミングで動作させるようになっている。
　具体的に、位相制御回路１１６は、クロック入力端子１２０に入力されたクロックＣＬＫ１を、デコーダ１１８からの制御信号Ｙにより規定される所定の時間だけ遅らせてクロックＣＬＫ２を生成してアナログ回路１１４に供給する。ここで、デコーダ１１８は、コード信号入力端子１２２に入力されたコード信号Ｘ１～Ｘｋをデコードして制御信号Ｙを生成している。
　図２は図１の電気回路におけるデコーダおよび位相制御回路を概略的に示す回路図である。
　図２に示されるように、デコーダ１１８は、例えば、インバータＩ１，Ｉ２およびアンドゲートＡ１～Ａ４で構成され、また、位相制御回路１１６は、異なる遅延時間を与える複数の遅延ユニットＤ１～Ｄ４およびバッファＢ１で構成される。
　そして、端子１２２に入力されたコード信号Ｘ１，Ｘ２をデコーダ１１８でデコードし、制御信号Ｙ１～Ｙ４により遅延ユニットＤ１～Ｄ４の各スイッチＳ１～Ｓ４を択一的に選択してクロックＣＬＫ１に所定の遅延時間を与えたクロックＣＬＫ２を生成する。
　図３は従来の電気回路の他の例を示すブロック図である。
　図３に示す従来の電気回路は、差動アンプ２０１，ＡＤＣ２０２，基準電源２０３，ＤＡＣ（デジタル／アナログコンバータ）２０４，Ｓ／Ｈ（サンプルホールド回路）２０５および信号選択回路２０６を備える。
　そして、ＡＤＣ２０２が受けるノイズの影響を、ＤＡＣ２０４を介してＳ／Ｈ２０５に記憶し、そのＳ／Ｈ２０５に記憶したノイズ成分を、信号選択回路２０６を介して差動アンプ２０１でキャンセルするというものである。すなわち、電気回路内ノイズの直流成分をアナログ入力信号から減ずることによって、ノイズによる直流電圧成分や差動アンプでの直流電圧の温度変動成分を除去するようになっている。
特開平０６－２８３９９９号公報 実開平０５－０１１５５８号公報
　上述した従来の電気回路の例は、両方ともデジタル回路とアナログ回路が同一周波数のクロックで動作することを前提としている。
　ところで、近年のＬＳＩでは、異なる周波数のクロックにより動作する複数の回路ブロックを有するものが増えており、同一周波数のクロック動作を前提とする従来例では対応することが困難になって来ている。
　すなわち、例えば、ＡＤＣのサンプリングクロックとは別のデジタル回路用クロック入力を持ち、ノイズ源となるデジタル回路とアナログ回路が非同期で動作するような場合、従来の電気回路ではノイズの悪影響を十分に低減することが困難であった。
　本出願は、上述した従来技術における課題に鑑み、異なるクロックにより動作する複数の回路ブロックを有する電気回路において、ノイズの影響を有効に低減することのできる電気回路および信号処理方法の提供を目的とする。
　本実施形態によれば、第１クロックで動作する第１回路と、前記第１クロックとは異なる周波数の第２クロックで動作する第２回路と、同期検出回路と、記憶回路と、修正回路と、を有する電気回路が提供される。前記同期検出回路は、前記第１クロックおよび前記第２クロックの同期を検出し、また、前記記憶回路は、前記第２回路の出力ノイズパターンを、前記同期検出回路の同期検出に基づいて記憶する。そして、前記修正回路は、前記第２回路の出力を、前記出力ノイズパターンを用いて修正する。
　本実施形態によれば、異なるクロックにより動作する複数の回路ブロックを有する電気回路において、ノイズの影響を有効に低減することのできる電気回路および信号処理方法を提供することができる。
従来の電気回路の一例を示すブロック図である。 図１の電気回路におけるデコーダおよび位相制御回路を概略的に示す回路図である。 従来の電気回路の他の例を示すブロック図である。 第１実施例の電気回路を示すブロック図である。 図４に示す電気回路の動作の一例を説明するためのタイミング図である。 図４に示す電気回路の動作の一例におけるノイズ波形および校正データ取得タイミングの関係を説明するための図である。 図４に示す電気回路の動作の他の例を説明するためのタイミング図である。 図４に示す電気回路の動作の他の例におけるノイズ波形および校正データ取得タイミングの関係を説明するための図である。 図４に示す電気回路における同期検出回路の一例を示す回路図である。 図４に示す電気回路における校正データ記憶回路の一例を示すブロック図である。 図４に示す電気回路における修正回路の一例を示す回路図である。 ノイズ有感時間幅の求め方を説明するための図（その１）である。 ノイズ有感時間幅の求め方を説明するための図（その２）である。 ノイズ有感時間幅の求め方を説明するための図（その３）である。 第２実施例の電気回路を示すブロック図である。 第３実施例の電気回路を示すブロック図である。 第４実施例の電気回路を示すブロック図である。 図１５に示す電気回路の動作の一例を説明するためのタイミング図である。 校正データ記憶回路の他の例を示すブロック図である。
符号の説明
　５１，５１ａ～５１ｈ　　デジタル回路
　５２　　ＡＤＣ（アナログ／デジタルコンバータ）
　６１　　同期検出回路
　６２　　校正データ記憶回路
　６３　　修正回路
　６４　　固定電圧源
　６５　　動作切り替え回路
　６６ｂ　　分周器
　６６ｃ　　逓倍器
　１１２　　デジタル回路
　１１４　　アナログ回路
　１１６　　位相制御回路
　１１８　　デコータ
　２０１　　差動アンプ
　２０２　　ＡＤＣ
　２０３　　基準電源
　２０４　　ＤＡＣ（デジタル／アナログコンバータ）
　２０５　　Ｓ／Ｈ（サンプルホールド回路）
　２０６　　信号選択回路
　６１０　　第１同期検出ユニット
　６２０　　第２同期検出ユニット
　６２１　　同期式バイナリカウンタ
　６２２　　同期式メモリ回路（シンクロナスＲＡＭ）
　６２３　　同期式連想メモリ回路（シンクロナスＣＡＭ）
　６２４　　ノイズ検出回路
　６３１　　加算器
　６３２　　反転回路
　以下、電気回路および信号処理方法の実施例を、添付図面を参照して説明する。
　図４は第１実施例の電気回路を示すブロック図である。
　図４に示されるように、第１実施例の電気回路は、デジタル回路（第１回路）５１、同期検出回路６１、校正データ記憶回路６２、修正回路６３、固定電圧源６４、動作切り替え回路６５、およびＡＤＣ（アナログ／デジタルコンバータ：第２回路）５２を備える。
　デジタル回路５１は、第１クロックｎ１で動作し、ＡＤＣ５２は、第１クロックｎ１とは異なる周波数の第２クロックｎ２で動作する。同期検出回路６１は、第１クロックｎ１および第２クロックｎ２を受け取って同期検出を行い、同期検出信号ｎ３を校正データ記憶回路６２に出力する。
　ここで、本第１実施例の電気回路は、校正データを取得する校正データ取得モード、および、アナログ入力をＡＤ変換する通常動作モードの２つの動作モードを有している。
　なお、固定電圧源６４は、ＡＤＣ５２の電源電圧や参照電圧等を用いることがで、また、動作切り替え回路６５は、回路の動作状態信号ｎ２１を見てＡＤＣ５２の動作を切り替えるものであり、動作状態信号ｎ２１のコード割り当てに従って設計する必要がある。具体的に、動作状態信号ｎ２１がＡＤＣ５２のイネーブル信号であるならば、動作切り替え回路６５は、スルーバッファで構成することができる。
　図５は図４に示す電気回路の動作の一例を説明するためのタイミング図であり、また、図６は図４に示す電気回路の動作の一例におけるノイズ波形および校正データ取得タイミングの関係を説明するための図である。
　まず、校正データ取得モードでは、図５の左半分および図６に示されるように、動作切り替え回路６５からのモード選択信号ｎ２２が高レベル『Ｈ』となり、スイッチＳＷ１を制御して固定電圧源６４からの所定電位ｎ１２を入力信号ｎ１３としてＡＤＣ５２に供給する。ここで、動作切り替え回路６５は、動作状態信号ｎ２１の入力に応じて校正データ取得モードまたは通常動作モードに応じてモード選択信号ｎ２２のレベルを制御するようになっている。
　校正データ取得モードにおいて、第１クロックｎ１および第２クロックｎ２が同時に立ち上がって同期検出回路６１からの同期検出信号ｎ３が出力されると、第２クロック（ＡＤＣ５２の動作クロック）ｎ２の立ち上がりタイミングでデータを取り込む。すなわち、ＡＤＣ５２の出力データＤ０～Ｄｎ（出力ノイズパターン）を校正データ記憶回路６２に取り込んで記憶（記録）する。
　ここで、校正データ記憶回路６２に記憶するＡＤＣ５２の出力ノイズパターンは、第１クロックｎ１および第２クロックｎ２が同時に立ち上がる第１同期を検出してから、少なくとも次の第２同期を検出するまでの期間とされている。これにより、デジタル回路（ノイズ源）５１の発生するノイズ波形の影響を、ＡＤＣ５２の伝達関数を通して、校正データ記憶回路６２に記憶することができる。
　一方、通常動作モードでは、図５の右半分に示されるように、動作切り替え回路６５からのモード選択信号ｎ２２が低レベル『Ｌ』となり、スイッチＳＷ１を制御してアナログ入力信号ｎ１１を入力信号ｎ１３としてＡＤＣ５２に供給する。
　そして、修正回路６３により、校正データ記憶回路６２に記憶された出力ノイズパターン（校正データ）ｎ４を使用してＡＤＣ５２の出力信号ｎ１４からノイズ成分を取り除き、ＡＤ変換後のデジタル信号ｎ１５を出力するようになっている。
　ここで、校正データ記憶回路６２に記憶する校正データは、同期検出信号ｎ３のアクティブから次のアクティブまでの期間で、デジタル回路５１の動作クロックｎ１の周期とＡＤＣ５２の動作クロックｎ２の周期との最小公倍数の期間に相当する。
　なお、修正回路６３による校正データｎ４を用いた処理は、例えば、ＡＤＣ５２の出力信号ｎ１４から校正データｎ４を単純に引き算してもよいが、これは、ＡＤＣ５２の回路方式等により様々に変化され得る。
　また、校正データ記憶回路６２に記憶するＡＤＣ５２の出力ノイズパターン（校正データ）は、上記２つのクロック周期の厳密な最小公倍数の期間ではなく、後述するように、ある程度の幅を持たせて処理することで記憶するデータ量を低減することもできる。
　さらに、校正データｎ４は、例えば、ノイズシミュレーションを行い、或いは、テストチップの実測等から決めることもできる。この場合、各電気回路に対して固定電圧源６４，スイッチＳＷ１および動作切り替え回路６５を設けなくてもよいことになる。
　このように、本実施例によれば、ノイズ源であるデジタル回路によるノイズの悪影響を低減してＡＤＣによるアナログ／デジタル変換を高精度で行い信頼性の高いデジタル信号を出力することが可能になる。すなわち、同期検出回路を用いてノイズの影響を同期化して記憶および補正することで、非同期のノイズに対しても補正を掛けることが可能になる。
　なお、本実施例を適用することにより、例えば、１０ｂｉｔ精度のＡＤＣがノイズ影響で８ｂｉｔ精度程度になる場合でも、本来の１０ｂｉｔ精度まで戻すことが可能となる。
　図７は図４に示す電気回路の動作の他の例を説明するためのタイミング図であり、図８は図４に示す電気回路の動作の他の例におけるノイズ波形および校正データ取得タイミングの関係を説明するための図である。
　図５，図６と図７，図８との比較から明らかなように、図５および図６では、第１クロックｎ１の周期が第２クロックｎ２の周期よりも長いのに対して、図７および図８では、第１クロックｎ１の周期が第２クロックｎ２の周期よりも短くなっている。なお、実質的な処理は、何れの場合も同様である。
　このように、本実施例は、第１クロック（ノイズ源クロック）ｎ１および第２クロック（ＡＤＣクロック）ｎ２の大小関係に関わらずノイズ源の回路によるノイズの悪影響を低減することが可能である。なお、第１クロックｎ１および第２クロックｎ２の周期が同じ場合には、その周期そのものの出力ノイズパターンを校正データ記憶回路６２に取り込むことになる。
　図９は図４に示す電気回路における同期検出回路６１の一例を示す回路図である。
　図９に示されるように、同期検出回路６１は、例えば、交差接続されたＮＡＮＤゲート６１１，６１２、および、入力が反転論理とされたＡＮＤゲート６１３を備える。これにより、図５或いは図７に示されるように、第１クロックｎ１および第２クロックｎ２の論理を取って同期検出信号ｎ３を生成するようになっている。
　ここで、図９に示す同期検出回路６１は、単なる一例で様々に変形することができるが、実際の回路設計においては、例えば、同期の検出誤差をどの程度に設定するかが重要となる。すなわち、検出誤差が小さすぎると、校正データ記憶回路６２の回路規模（記憶容量）を大きくしなければならず、逆に、検出誤差が大きすぎると、校正データの精度が低下してノイズの影響を十分に低減することが難しくなる。
　そこで、同期の検出誤差を適切に設定するために、例えば、図１２Ａ～図１２Ｃを参照して説明するように、所定の許容誤差（ノイズ有感時間幅）を使用するのが好ましい。
　図１０は図４に示す電気回路における校正データ記憶回路６２の一例を示すブロック図である。
　図１０に示されるように、校正データ記憶回路６２は、例えば、同期式バイナリカウンタ６２１および同期式メモリ回路（シンクロナスＲＡＭ）６２２を備える。ここで、同期式バイナリカウンタ６２１および同期式メモリ回路６２２の各クロック端子ＣＬＫには、第２クロックｎ２が供給され、同期式バイナリカウンタ６２１のリセット端子には、同期検出信号ｎ３が供給されている。
　また、同期式バイナリカウンタ６２１からのカウンタ出力信号は、同期式メモリ回路６２２のアドレス端子に供給され、同期式メモリ回路６２２のデータ入力端子には、ＡＤＣ５２の出力信号ｎ１４が供給されている。さらに、同期式メモリ回路６２２のライトイネーブル端子には、動作切り替え回路６５の出力信号ｎ２２が供給されている。
　校正データ取得モードでは、ＡＤＣ５２の出力信号ｎ１４を、第２クロックｎ２に従って同期式バイナリカウンタ６２１からのカウンタ出力信号により指定されたアドレスに対応させて同期式メモリ回路６２２に書き込む。また、通常動作モードでは、同期式メモリ回路６２２に書き込まれた校正データ（データ出力）を、第２クロックｎ２に従って読み出し、その読み出した校正データｎ４を修正回路６３に供給する。
　図１１は図４に示す電気回路における修正回路６３の一例を示す回路図である。
　図１１に示されるように、修正回路６３は、加算器６３１および反転回路６３２を備え、ＡＤＣ５２の出力信号ｎ１４から校正データｎ４を引き算する演算（ｎ１５＝ｎ１４－ｎ４）を行ってＡＤ変換後のデジタル信号ｎ１５を生成する。
　ここで、修正回路６３は、図１１の回路に限定されるものではなく、例えば、ＡＤＣ５２の回路方式に応じて様々な回路構成とすることができる。具体的に、例えば、ＡＤＣ５２の出力信号ｎ１４から、校正データｎ４，出力信号ｎ１４および補正係数αの３つを乗じた値を減算して、ＡＤ変換後のデジタル信号ｎ１５を生成することもできる。
　　ｎ１５＝ｎ１４－ｎ１４×ｎ４×α
　なお、補正係数αは、ＡＤＣ５２に特有の値で、例えば、シミュレーション等を行って求めることができる。
　図１２Ａ～図１２Ｃはノイズ有感時間幅の求め方を説明するための図である。
　前述したように、同期検出回路６１における同期の検出誤差を適切に設定するために、ノイズ有感時間幅を適用することができる。ノイズ有感時間幅は、例えば、図１２Ｃに示すアナログ固定入力に対するデジタル出力値おける山部分および谷部分の時間幅Ｔｄ１，Ｔｄ２，Ｔｄ３といった許容誤差を示す。なお、ＡＤＣ５２の出力信号ｎ１４におけるノイズ有感時間幅は、シミュレーション或いは実測により求めることができる。
　具体的に、図１２Ａおよび図１２Ｂに示されるように、例えば、ＡＤＣ５２に与えるノイズ波形をクロックＣＬＫ（第２クロックｎ２）に対してスキャンした（図１２ＢにおけるＴdelayを振った）時のデジタル出力値を記録する。このデジタル出力値をＴdelayに対してプロットすると、図１２Ｃに示されるような山部分や谷部分が現れる。なお、ＡＤＣ５２に対しては、例えば、ＡＤＣ５２の電源線或いは所定の信号線に対してノイズを与えることになる。
　そして、この山部分や谷部分のＴdelayの時間幅（ノイズ有感時間幅）により、例えば、所定のノイズ有感時間幅（例えば、最も短い時間幅Ｔｄ１）よりも短い所定の許容誤差において、第１クロックｎ１と第２クロックｎ２とが同期していると判定する。
　なお、上記説明では、図１２Ｃのように山部分および谷部分の時間幅が複数（Ｔｄ１，Ｔｄ２，Ｔｄ３の３つ）ある場合、それら時間幅の最小値をノイズ有感時間幅と規定したがそれに限定されるものではない。すなわち、ノイズ有感時間幅は、例えば、図１２Ｃに示すように山部分や谷部分の時間幅が複数ある場合、それらの時間幅の最大値、最小値、或いは、平均値を選ぶこともできる。
　具体的に、例えば、図９に示す同期検出回路６１において、同期検出誤差に相当するノイズ有感時間幅は、ＮＡＮＤゲート６１１，６１２の遅延時間を調整することで設定できるが、一例として４００ｐｓ程度の時間幅に設定することができる。
　図１３は第２実施例の電気回路を示すブロック図である。
　図１３に示されるように、本第２実施例の電気回路は、異なる周波数のクロックｎ１，ｎ１ｂ，ｎ１ｃで駆動される３つのデジタル回路（ノイズ源）５１ａ，５１ｂ，５１ｃを備える。ＡＤＣ５２は、これら３つのデジタル回路５１ａ，５１ｂ，５１ｃからのノイズの影響を受けるものとする。
　ここで、デジタル回路５１ｂを駆動するクロックｎ１ｂは、第１クロックｎ１をｘ分周する分周器６６ｂの出力とされ、また、デジタル回路５１ｃを駆動するクロックｎ１ｃは、第１クロックｎ１をｙ逓倍する逓倍器６６ｃの出力とされている。なお、ｘおよびｙは、１よりも大きい整数とする。従って、各デジタル回路５１ａ，５１ｂ，５１ｃを駆動するクロックｎ１，ｎ１ｂ，ｎ１ｃの周波数は、ｎ１ｂ＜ｎ１＜ｎ１ｃの関係が成立しているものとする。
　本第２実施例の電気回路において、同期検出回路６１は、デジタル回路５１ｂを駆動するクロックｎ１ｂおよびＡＤＣ５２を駆動する第２クロックｎ２の同期を検出して、同期検出信号ｎ３を出力するようになっている。
　すなわち、ノイズ源となるデジタル回路が複数ある場合、それらデジタル回路５１ａ，５１ｂ，５１ｃを駆動するクロックｎ１，ｎ１ｂ，ｎ１ｃの内で最も周波数が低い（最も周期が長い）クロックｎ１ｂを使用して第２クロックｎ２との同期検出を行う。そして、このクロックｎ１ｂとｎ２との同期検出に基づいて校正データの取り込み処理、並びに、その校正データを使用したノイズの低減処理を行うことになる。
　これにより、デジタル回路の全てのクロックｎ１，ｎ１ｂ，ｎ１ｃと第２クロックｎ２との同期を取る場合よりも短い期間の校正データにより、校正データ記憶回路６２（同期式メモリ回路６２２）の大幅な容量増加を必要とせずにノイズを低減することができる。
　図１４は第３実施例の電気回路を示すブロック図である。
　図１４に示されるように、本第３実施例の電気回路は、異なる周波数のクロックｎ１ｄ，ｎ１ｅ，ｎ１ｆで駆動される３つのデジタル回路５１ｄ，５１ｅ，５１ｆを備える。なお、ＡＤＣ５２は、これら３つのデジタル回路５１ｄ，５１ｅ，５１ｆからのノイズの影響を受けるものとする。
　ここで、デジタル回路５１ｅは、大きなノイズを発生し、また、デジタル回路５１ｆは、小さなノイズを発生し、そして、デジタル回路５１ｄは、デジタル回路５１ｅおよび５１ｆが発生するノイズの中間のノイズを発生するものとする。従って、各デジタル回路５１ｄ，５１ｅ，５１ｆが発生するノイズの大きさは、５１ｆ＜５１ｄ＜５１ｅの関係が成立しているものとする。
　本第３実施例の電気回路において、同期検出回路６１は、デジタル回路５１ｅを駆動するクロックｎ１ｅおよびＡＤＣ５２を駆動する第２クロックｎ２の同期を検出して、同期検出信号ｎ３を出力するようになっている。
　すなわち、ノイズ源となるデジタル回路が複数ある場合、それらデジタル回路５１ｄ，５１ｅ，５１ｆの内で発生するノイズが最も大きいデジタル回路５１ｅを駆動するクロックｎ１ｅを使用して第２クロックｎ２との同期検出を行う。そして、このクロックｎ１ｅとｎ２との同期検出に基づいて校正データの取り込み処理、並びに、その校正データを使用したノイズの低減処理を行うことになる。
　これにより、デジタル回路の全てのクロックｎ１ｄ，ｎ１ｅ，ｎ１ｆと第２クロックｎ２との同期を取る場合よりも短い期間の校正データにより、校正データ記憶回路６２の大幅な容量増加を必要とせずにノイズを低減することができる。
　図１５は第４実施例の電気回路を示すブロック図である。
　図１５に示されるように、本第４実施例の電気回路は、異なる周波数のクロックｎ１ｇ，ｎ１ｈで駆動される２つのデジタル回路５１ｇ，５１ｈを備える。なお、ＡＤＣ５２は、これら２つのデジタル回路５１ｇ，５１ｈからのノイズの影響を受けるものとし、また、デジタル回路５１ｇおよび５１ｈは、両方とも大きなノイズを発生するものとする。
　本第４実施例の電気回路において、同期検出回路６１は、第１同期検出ユニット６１０，第２同期検出ユニット６２０およびＡＮＤゲート６３０を備える。
　第１同期検出ユニット６１０は、デジタル回路５１ｈを駆動するクロックｎ１ｈおよびＡＤＣ５２を駆動する第２クロックｎ２の同期を検出する。また、第２同期検出ユニット６２０は、デジタル回路５１ｇを駆動するクロックｎ１ｇおよび第２クロックｎ２の同期を検出する。
　さらに、ＡＮＤゲート６３０は、第１同期検出ユニット６１０の出力信号（第１同期検出信号）ｎ５および第２同期検出ユニット６２０の出力信号（第２同期検出信号）ｎ６の論理積を取って、同期検出信号ｎ３を出力する。
　すなわち、大きなノイズを発生するデジタル回路が複数（例えば、２つ）５１ｇ，５１ｈある場合は、それら大きなノイズを発生する回路の全ての駆動クロックｎ１ｇ，ｎ１ｈと第２クロックｎ２との同期検出を行う。
　図１６は図１５に示す電気回路の動作の一例を説明するためのタイミング図である。
　図１６において、第１同期検出信号ｎ５は、デジタル回路５１ｈを駆動するクロックｎ１ｈおよびＡＤＣ５２を駆動する第２クロックｎ２の同期信号である。また、第２同期検出信号ｎ６は、デジタル回路５１ｇを駆動するクロックｎ１ｇおよびＡＤＣ５２を駆動する第２クロックｎ２の同期信号である。そして、同期検出信号ｎ３は、第１同期検出信号ｎ５および第２同期検出信号ｎ６の論理積を取った信号である。
　図１６に示されるように、校正データＤ０～Ｄｎは、同期検出信号ｎ３の立ち上がりから、少なくとも次の立ち上がりまで取得する。
　本第４実施例の電気回路は、デジタル回路５１ｇおよび５１ｈが両方とも大きなノイズを発生し、それらのノイズを十分に低減させる必要がある場合に有効なものである。さらに、例えば、校正データ記憶回路６２として大きな容量が設定されている場合、或いは、クロックｎ１ｇおよびｎ１ｈと第２クロックｎ２との同期検出を行っても、校正データを取得する期間がそれ程長くならない場合等に好ましい。
　なお、実際の回路設計においては、様々な構成が要求され、例えば、上述した図１３～図１５に示す第２～第４実施例を組み合わせて対処することになる。
　以上の説明では、ノイズ源となるデジタル回路の数を２または３個として説明したが、それらに限定されるものではなく、任意の数であってもよい。また、各デジタル回路を駆動するクロックの周波数は全て異なる必要はなく、所定数の回路ブロック毎に異なる周波数のクロックが供給されていてもよい。
　さらに、ノイズ発生源の例としてデジタル回路を示し、また、ノイズの影響を受ける回路の例としてアナログ回路のＡＤＣを示したが、上述した各実施例は、ノイズ発生源の回路およびノイズの影響を受ける回路として、任意の回路を適用することができる。すなわち、例えば、ノイズ発生源の回路およびノイズの影響を受ける回路が両方ともアナログ回路であっても、本実施例は有効に適用することができる。
　図１７は校正データ記憶回路６２の他の例を示すブロック図である。
　図１７と前述した図１０との比較から明らかなように、図１６に示す校正データ記憶回路６２は、同期式バイナリカウンタ６２１，同期式連想メモリ回路（シンクロナスＣＡＭ：Content Addressable Memory）６２３，ノイズ検出回路６２４およびＡＮＤゲート６２５を備える。
　ここで、同期式バイナリカウンタ６２１および同期式連想メモリ回路６２３の各クロック端子ＣＬＫには、第２クロックｎ２が供給され、同期式バイナリカウンタ６２１のリセット端子には、同期検出信号ｎ３が供給されている。
　本実施例は、例えば、第１クロックｎ１と第２クロックｎ２の周波数が大きく異なり、両クロックの同期を検出して校正データを取り込むと非常に大きな容量のメモリ回路が必要になるような場合に適したものである。
　ノイズ検出回路６２４は、ＡＤＣ５２の出力信号ｎ１４にノイズが乗っている状態（例えば、図１２Ｃにおけるデジタル出力の山部分や谷部分が存在する状態）を検出する。なお、ノイズ検出回路６２４は、例えば、信号ｎ１４が全て０であることを検出する場合には、多入力のＡＮＤゲート等で実現することができる。
　同期式バイナリカウンタ６２１からのカウンタ出力信号は、同期式連想メモリ回路６２３のデータ入力端子に供給され、同期式連想メモリ回路６２３のアドレス入力端子には、ＡＤＣ５２の出力信号ｎ１４が供給されている。さらに、同期式連想メモリ回路６２３のライトイネーブル端子には、ＡＮＤゲート６２５の出力信号が供給されている。
　校正データ取得モードでは、同期式バイナリカウンタ６２１からのカウンタ出力信号を、第２クロックｎ２に従ってＡＤＣ５２の出力信号ｎ１４により指定されたアドレスに対応させて同期式連想メモリ回路６２３に書き込む。
　ここで、ＡＮＤゲート６２５には、ＡＤＣ５２の出力信号ｎ１４からノイズを検出するノイズ検出回路６２４の出力信号、および、動作切り替え回路６５の出力信号ｎ２２が供給され、それらの信号の論理積を取るようになっている。
　すなわち、ノイズ検出回路６２４の出力と信号ｎ２２との論理積を取ることで、実際にＡＤＣ５２の出力信号ｎ１４にノイズ（有効な校正データ）が乗っている時のみ、同期式連想メモリ回路６２３にライトイネーブル信号を入力する。これにより、同期式連想メモリ回路６２３に取り込む校正データの容量を低減して、同期式連想メモリ回路６２３の回路規模を削減することができる。
　なお、通常動作モードでは、同期式連想メモリ回路６２３に書き込まれた校正データ（アドレス出力）を、第２クロックｎ２に従って読み出すが、ノイズが乗っている時のみ取り込まれた校正データｎ４が修正回路６３に供給される。そして、修正回路６３において、ＡＤＣ５２の出力信号ｎ１４から校正データｎ４を使用してノイズ成分が有効に低減されることになる。
　以上、詳述したように、各実施例によれば、ノイズを発生する回路と、ノイズの影響を受ける回路が非同期で動作していても、校正データを使用してノイズの悪影響を低減することが可能になる。

Claims (20)

  1. 　第１クロックで動作する第１回路と、
    　前記第１クロックとは異なる周波数の第２クロックで動作する第２回路と、
    　前記第１クロックおよび前記第２クロックの同期を検出する同期検出回路と、
    　前記第２回路の出力ノイズパターンを、前記同期検出回路の同期検出に基づいて記憶する記憶回路と、
    　前記第２回路の出力を、前記出力ノイズパターンを用いて修正する修正回路と、を備えることを特徴とする電気回路。
  2. 　請求項１に記載の電気回路において、
    　前記第１回路は、デジタル回路であり、
    　前記第２回路は、アナログ／デジタルコンバータであることを特徴とする電気回路。
  3. 　請求項２に記載の電気回路において、さらに、
    　前記第１クロックおよび前記第２クロックの周波数とは異なる周波数の第３クロックで動作する少なくとも１つのデジタル回路を有する第３回路を備え、
    　前記同期検出回路は、前記第１クロックおよび前記第２クロックと共に前記第３クロックの同期を検出することを特徴とする電気回路。
  4. 　請求項２に記載の電気回路において、さらに、
    　前記第１クロックおよび前記第２クロックの周波数とは異なる周波数の第３クロックで動作する少なくとも１つのデジタル回路を有する第３回路を備え、
    　前記第３回路に起因するノイズは、前記第１回路に起因するノイズよりも小さく、
    　前記同期検出回路は、前記第１回路および前記第３回路の内で大きなノイズ発生源となる回路を駆動するクロックと前記第２クロックの同期を検出することを特徴とする電気回路。
  5. 　請求項２に記載の電気回路において、さらに、
    　前記第１クロックおよび前記第２クロックの周波数とは異なる周波数の第３クロックで動作する少なくとも１つのデジタル回路を有する第３回路を備え、
    　前記第３クロックは、前記第２クロックよりも周波数が高く、
    　前記同期検出回路は、前記第１クロックと前記第３クロックのうち周波数が低いクロックと前記第２クロックとの同期を検出することを特徴とする電気回路。
  6. 　請求項２～５のいずれか１項に記載の電気回路において、さらに、
    　所定電位を前記アナログ／デジタルコンバータの入力に与える固定電圧源と、
    　通常動作および校正データ取得動作を切り替える動作切り替え回路と、を備え、
    　前記記憶回路は、前記動作切り替え回路が前記校正データ取得動作に切り替えて前記アナログ／デジタルコンバータの入力に前記所定電位が印加された状態で前記第２回路の前記出力ノイズパターンを記憶することを特徴とする電気回路。
  7. 　請求項１～６のいずれか１に記載の電気回路において、
    　前記記憶回路は、前記同期検出回路が第１同期を検出した後、少なくとも次の第２同期を検出するまでの期間の前記第２回路の前記出力ノイズパターンを記憶することを特徴とする電気回路。
  8. 　請求項７に記載の電気回路において、
    　前記同期検出回路は、前記第１クロックの立ち上がりエッジおよび前記第２クロックの立ち上がりエッジが、前記アナログ／デジタルコンバータにおける所定のノイズ有感時間幅において同時に立ち上がる時に、同期検出信号をアクティブにすることを特徴とする電気回路。
  9. 　請求項１～８のいずれか１に記載の電気回路において、前記記憶回路は、
    　前記同期検出回路からの同期検出信号によりリセットされ、前記第２クロックをカウントする同期式バイナリカウンタと、
    　前記同期式バイナリカウンタからのカウンタ出力信号をアドレス入力とし、前記第２回路の前記出力ノイズパターンをデータ入力として前記第２クロックにより取り込む同期式メモリ回路と、を備えることを特徴とする電気回路。
  10. 　請求項１～８のいずれか１に記載の電気回路において、前記記憶回路は、
    　前記同期検出回路からの同期検出信号によりリセットされ、前記第２クロックをカウントする同期式バイナリカウンタと、
    　前記第２回路の前記出力ノイズパターンをアドレス入力とし、前記同期式バイナリカウンタからのカウンタ出力信号をデータ入力として前記第２クロックにより取り込む同期式連想メモリ回路と、を備えることを特徴とする電気回路。
  11. 　第１クロックで第１回路が動作している期間に、前記第１クロックとは異なる周波数の第２クロックで動作する第２回路の出力ノイズパターンを記憶する工程と、
    　前記第２回路の出力信号を、前記出力ノイズパターンを用いて修正する工程と、を有することを特徴とする信号処理方法。
  12. 　請求項１１に記載の信号処理方法において、さらに、
    　前記第１クロックおよび前記第２クロックの同期を検出する工程を備え、
    　前記第２回路の出力ノイズパターンを記憶する工程は、前記同期検出工程の結果に基づいて行うことを特徴とする信号処理方法。
  13. 　請求項１１に記載の信号処理方法において、
    　前記第１クロックおよび前記第２クロックとは異なる第３クロックで動作する第３回路により前記第２回路に発生するノイズも低減することを特徴とする信号処理方法。
  14. 　請求項１３に記載の信号処理方法において、さらに、
    　前記第１クロック，前記第２クロックおよび前記第３クロックの全ての同期を検出する工程を備え、
    　前記第２回路の出力ノイズパターンを記憶する工程は、前記同期検出工程の結果に基づいて行うことを特徴とする信号処理方法。
  15. 　請求項１３に記載の信号処理方法において、さらに、
    　前記第１クロックと前記第３クロックの何れか一方と、前記第２クロックとの同期を検出する工程を備え、
    　前記第２回路の出力ノイズパターンを記憶する工程は、前記同期検出工程の結果に基づいて行うことを特徴とする信号処理方法。
  16. 　請求項１５に記載の信号処理方法において、
    　前記第１クロックと前記第３クロックの何れか一方とは、前記第１回路と前記第３回路のうち、大きなノイズ発生源となる回路のクロックであることを特徴とする信号処理方法。
  17. 　請求項１３に記載の信号処理方法において、さらに、
    　前記第２クロックと、前記第１クロックおよび前記第３クロックの内で周波数の低い方のクロックとの同期を検出する工程を備え、
    　前記第２回路の出力ノイズパターンを記憶する工程は、前記同期検出工程の結果に基づいて行うことを特徴とする信号処理方法。
  18. 　請求項１２～１７のいずれか１項に記載の信号処理方法において、さらに、
    　前記第２回路の出力ノイズパターンを記憶する工程は、前記第２回路の入力に所定電位が印加された状態で当該第２回路の前記出力ノイズパターンを記憶することを特徴とする信号処理方法。
  19. 　請求項１２～１８のいずれか１項に記載の信号処理方法において、
    　前記第２回路の出力ノイズパターンを記憶する工程は、前記同期検出工程の結果による第１同期を検出した後、少なくとも次の第２同期を検出するまでの期間の前記第２回路の前記出力ノイズパターンを記憶することを特徴とする信号処理方法。
  20. 　請求項１２～１９のいずれか１項に記載の信号処理方法において、
    　前記第２回路の出力ノイズパターンを記憶する工程は、前記同期検出工程において同期を検出する前記各クロックの立ち上がりエッジが、前記第２回路における所定のノイズ有感時間幅において同時に立ち上がる時に、同期検出信号をアクティブにすることを特徴とする信号処理方法。
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