JPH0228707A - クロック供給方式 - Google Patents
クロック供給方式Info
- Publication number
- JPH0228707A JPH0228707A JP63178542A JP17854288A JPH0228707A JP H0228707 A JPH0228707 A JP H0228707A JP 63178542 A JP63178542 A JP 63178542A JP 17854288 A JP17854288 A JP 17854288A JP H0228707 A JPH0228707 A JP H0228707A
- Authority
- JP
- Japan
- Prior art keywords
- clock
- digital
- noise
- circuit
- clocks
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000000034 method Methods 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 8
- 239000003990 capacitor Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000004891 communication Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 229920000729 poly(L-lysine) polymer Polymers 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Landscapes
- Noise Elimination (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
同一基板上に搭載した複数のデジタル・アナログ混在回
路にクロックを供給するクロック供給方式に関し、 同一基板上に搭載した複数のデジタル・アナログ混在回
路に対して相互にシフトしたクロックを供給して、デジ
タル回路から電源ラインなどを介してアナログ回路に重
畳する態様で発生ずる大きなノイスを防止することを目
的とし、 デジタル回路およびアナログ回路を持つ独立に動作する
信号処理系を複数同一基板上に混在して搭載し、これら
複数の信号処理系に対して、発振器によって発振したメ
インクロックから相互にシフｌ−したクロックを生成し
て供給するように構成する。
路にクロックを供給するクロック供給方式に関し、 同一基板上に搭載した複数のデジタル・アナログ混在回
路に対して相互にシフトしたクロックを供給して、デジ
タル回路から電源ラインなどを介してアナログ回路に重
畳する態様で発生ずる大きなノイスを防止することを目
的とし、 デジタル回路およびアナログ回路を持つ独立に動作する
信号処理系を複数同一基板上に混在して搭載し、これら
複数の信号処理系に対して、発振器によって発振したメ
インクロックから相互にシフｌ−したクロックを生成し
て供給するように構成する。
本発明は、同一基板上に搭載した複数のデジタル・アナ
ログ混在回路にクロックを供給するクロック供給方式に
関するものである。
ログ混在回路にクロックを供給するクロック供給方式に
関するものである。
最近、モデム等の分野において、全二重などのためにデ
ジタル回路とアナログ回路とを同一のプリント基板やＬ
ＳＩなどに混在し、電源を共通に使用するケースが多く
なっている。この場合、デジタル系のノイズがアナログ
系に与える影響をどのように抑えるかが重要な問題とな
る。このノイズの伝播ルートとして、共通に使用する電
源ラインなどが考えられる。従来は、この電源ラインを
経由してデジタル系から他のアナログ系に混入するノイ
ズを抑止するためにパスコンをアナログ系およびデジタ
ル系の電源入力点などに挿入するといった個別的な対策
をケースハイケースに行うようにしていた。
ジタル回路とアナログ回路とを同一のプリント基板やＬ
ＳＩなどに混在し、電源を共通に使用するケースが多く
なっている。この場合、デジタル系のノイズがアナログ
系に与える影響をどのように抑えるかが重要な問題とな
る。このノイズの伝播ルートとして、共通に使用する電
源ラインなどが考えられる。従来は、この電源ラインを
経由してデジタル系から他のアナログ系に混入するノイ
ズを抑止するためにパスコンをアナログ系およびデジタ
ル系の電源入力点などに挿入するといった個別的な対策
をケースハイケースに行うようにしていた。
例えば、第３図に示すように、インバータ２０の入力側
にクロックＡ（第４図参照）が入り、出力Ｂ（第４図参
照）が出る場合、電源→−５Ｖには、クロックの変化点
において、内部回路の消費電流が一時的に大きくなるた
め、それが電源にノイズとなって発生して伝播する（第
４図参照）。このデジタル系の電源に発生するノイズが
、ＬＳＩなどでアナログ系に混入することを防止するた
めに、当該アナログ系の電源入力点にパスコンを挿入、
更に必要に応してデジタル系の電源にもパスコンを挿入
して、このノイズの混入を防止するようにしていた。
にクロックＡ（第４図参照）が入り、出力Ｂ（第４図参
照）が出る場合、電源→−５Ｖには、クロックの変化点
において、内部回路の消費電流が一時的に大きくなるた
め、それが電源にノイズとなって発生して伝播する（第
４図参照）。このデジタル系の電源に発生するノイズが
、ＬＳＩなどでアナログ系に混入することを防止するた
めに、当該アナログ系の電源入力点にパスコンを挿入、
更に必要に応してデジタル系の電源にもパスコンを挿入
して、このノイズの混入を防止するようにしていた。
〔発明が解決しようとする課題〕
従来、第５図に示すように、発振器１１によって発振さ
れた同一のクロックを入力とし、独立に動作する２系統
のクロック系回路１４−１．１４２がある場合、これら
のクロック系回路１４１．１４−２から第６図上段およ
び中段に示すようなデジタル信号を図示外のデジタル・
フィルタなどに供給して処理を行う際に、これらのデジ
タル信号の個々によって上述した如くしてアナログ系に
小さなノイズを与えるものであっても、第６図下段に示
すように、両者の位相が一致した時に互いのノイズが重
畳されて、大きなノイズを発生してしまうという問題が
ある。
れた同一のクロックを入力とし、独立に動作する２系統
のクロック系回路１４−１．１４２がある場合、これら
のクロック系回路１４１．１４−２から第６図上段およ
び中段に示すようなデジタル信号を図示外のデジタル・
フィルタなどに供給して処理を行う際に、これらのデジ
タル信号の個々によって上述した如くしてアナログ系に
小さなノイズを与えるものであっても、第６図下段に示
すように、両者の位相が一致した時に互いのノイズが重
畳されて、大きなノイズを発生してしまうという問題が
ある。
本発明は、同一基板上に搭載した複数のデジタル・アナ
ログ混在回路に対して相互にシフトしたクロックを供給
して、デジタル回路から電源ラインなどを介してアナロ
グ回路に重畳する態様で発生する大きなノイズを防止す
ることを目的としている。
ログ混在回路に対して相互にシフトしたクロックを供給
して、デジタル回路から電源ラインなどを介してアナロ
グ回路に重畳する態様で発生する大きなノイズを防止す
ることを目的としている。
第１図を参照して課題を解決する手段を説明する。
第１図において、発振器１は、メインクロックを発振す
るものである。
るものである。
１／２分周回路２は、入力されたメインクロックからシ
フトしたクロックを生成するものである。
フトしたクロックを生成するものである。
信号処理系３−１．３−２は、デジタル回路およびアナ
ログ回路を持つ独立に動作する信号処理系（例えば全二
重モデムの送信側の信号処理系および受信側の信号処理
系）である。
ログ回路を持つ独立に動作する信号処理系（例えば全二
重モデムの送信側の信号処理系および受信側の信号処理
系）である。
本発明は、第１図に示すように、発振器１によって発振
したメインクロックを１／２分周器２などを用いて相互
にシフトしたクロックを信号処理系３−１．３−２にそ
れぞれ供給して動作させるようにしている。
したメインクロックを１／２分周器２などを用いて相互
にシフトしたクロックを信号処理系３−１．３−２にそ
れぞれ供給して動作させるようにしている。
従って、信号処理系３−１．３〜２を構成するデジタル
回路がノイズを発生して電源ラインなどを経由してアナ
ログ回路に混入したとしても、これら混入したノイズの
位相が一致して大きなノイズに重畳されることを防止す
ることが可能となる。
回路がノイズを発生して電源ラインなどを経由してアナ
ログ回路に混入したとしても、これら混入したノイズの
位相が一致して大きなノイズに重畳されることを防止す
ることが可能となる。
次に、第１図および第２図を用いて本発明の１実施例の
構成および動作を順次詳細に説明する。
構成および動作を順次詳細に説明する。
第１図は、デジタル回路およびアナログ回路を持つ信号
処理系３−１．３−２を同一基板（ＬＳＩなど）に搭載
した例を示す。これら信号処理系３−１．３−２は、全
二重通信におけるモデムのうち、送信側および受信側に
それぞれ対応するものである。クロック系回路４−１、
Ｄ／Ａコンバータ５、及びフィルタ群（ＳＣＦ）６が送
信側を構成する。クロック系回路４−２、Ａ／Ｄコンハ
−タ７、及びフィルタ群８が受信側を構成する。
処理系３−１．３−２を同一基板（ＬＳＩなど）に搭載
した例を示す。これら信号処理系３−１．３−２は、全
二重通信におけるモデムのうち、送信側および受信側に
それぞれ対応するものである。クロック系回路４−１、
Ｄ／Ａコンバータ５、及びフィルタ群（ＳＣＦ）６が送
信側を構成する。クロック系回路４−２、Ａ／Ｄコンハ
−タ７、及びフィルタ群８が受信側を構成する。
第１図において、発振器１は、メインクロックを発振す
るものである。
るものである。
１／２分周器２は、フリップフロップなどであって、発
振器１から入力されたメインクロックを１／２分周した
出力をクロック系回路４−１に供給すると共に反転出力
をクロック系回路４−２に供給するものである。このよ
うに、発振器１によって発振されたメインクロックを１
／２分周することにより、デユーティが５０％のクロッ
クを発生することが可能になると共に、その出力として
１８０°位相の異なった２つのクロックを正極性端子お
よび反転極性端子から図示のように同時に取り出すこと
が可能となる。尚、この１／２分周器８の代わりに、イ
ンバータを用いてメインクロックの位相を反転させ、反
転前のクロックおよび反転後のクロックをクロック系回
路４−１．４２に供給するようにしてもよい。
振器１から入力されたメインクロックを１／２分周した
出力をクロック系回路４−１に供給すると共に反転出力
をクロック系回路４−２に供給するものである。このよ
うに、発振器１によって発振されたメインクロックを１
／２分周することにより、デユーティが５０％のクロッ
クを発生することが可能になると共に、その出力として
１８０°位相の異なった２つのクロックを正極性端子お
よび反転極性端子から図示のように同時に取り出すこと
が可能となる。尚、この１／２分周器８の代わりに、イ
ンバータを用いてメインクロックの位相を反転させ、反
転前のクロックおよび反転後のクロックをクロック系回
路４−１．４２に供給するようにしてもよい。
クロック系回路４〜１．４−２は、デジタルＰＬＬなど
であって、１／２分周器８で１／２分周したクロックを
入力としてこれに同期した所定のクロックを生成するも
のである。
であって、１／２分周器８で１／２分周したクロックを
入力としてこれに同期した所定のクロックを生成するも
のである。
Ｄ／Ａコンバータ５は、送信するためにデータバス９を
通じて送られてきたデジタル信号を、クロック系回路４
−１から供給されたクロックに同期してアナログ信号に
変換するものである。
通じて送られてきたデジタル信号を、クロック系回路４
−１から供給されたクロックに同期してアナログ信号に
変換するものである。
フィルタ群６．８は、Ｓ ＣＦ （Ｓｗｉｔｃｈｅｄ
Ｃａｐａｃｉｔａｒ Ｆｉｌｔｅｒ）で構成されており
、アナログ系電源で駆動され、クロック系回路４−１．
４−２から供給されたクロックにてスイッチングされて
駆動されるフィルタである。
Ｃａｐａｃｉｔａｒ Ｆｉｌｔｅｒ）で構成されており
、アナログ系電源で駆動され、クロック系回路４−１．
４−２から供給されたクロックにてスイッチングされて
駆動されるフィルタである。
Ａ／Ｄコンバータ７は、フィルタ群８から入力されたア
ナログ信号を、上記クロック系回路４２から供給された
クロックに同期してデジタル信号に変換するものである
。
ナログ信号を、上記クロック系回路４２から供給された
クロックに同期してデジタル信号に変換するものである
。
次に、動作を説明する。
第１図において、発振器１によって発振されたメインク
ロックを１／２分周器２によって１／２分周した。正極
性のクロックを例えば信号処理系３１を構成するクロッ
ク系回路４−１に供給し、一方、反転極性のクロックを
信号処理系３−２を構成するクロック系回路４−２に供
給する。このように位相の異なるクロックをクロック系
回路４１．４−２にそれぞれ供給したことにより、第２
図に示すように、クロック系回路４−１の出力（クロッ
ク）と、クロック系回路４〜２の出力（クロック）との
位相が図示Ｔ１だけずれ、これら両者の出力（クロック
）をデジタル回路（例えばＤ／Ａコンバータ５、Ａ／Ｄ
コンバータ７、フィルタ群６．８など）に供給したこと
により、これらのクロックの立ち上がりで発生したノイ
ズが、デジタル系電源ラインなどを経由してアナログ回
路（フィルタ群６．８など）にたとえ混入したとしても
、第２図下段に示すノイズのように、重畳されることが
なく、大きなノイズの混入を防止することが可能となる
。
ロックを１／２分周器２によって１／２分周した。正極
性のクロックを例えば信号処理系３１を構成するクロッ
ク系回路４−１に供給し、一方、反転極性のクロックを
信号処理系３−２を構成するクロック系回路４−２に供
給する。このように位相の異なるクロックをクロック系
回路４１．４−２にそれぞれ供給したことにより、第２
図に示すように、クロック系回路４−１の出力（クロッ
ク）と、クロック系回路４〜２の出力（クロック）との
位相が図示Ｔ１だけずれ、これら両者の出力（クロック
）をデジタル回路（例えばＤ／Ａコンバータ５、Ａ／Ｄ
コンバータ７、フィルタ群６．８など）に供給したこと
により、これらのクロックの立ち上がりで発生したノイ
ズが、デジタル系電源ラインなどを経由してアナログ回
路（フィルタ群６．８など）にたとえ混入したとしても
、第２図下段に示すノイズのように、重畳されることが
なく、大きなノイズの混入を防止することが可能となる
。
第２図は本発明の動作説明波形図を示す。上段および中
段のクロック系回路４−１．４−２の出力は、図示Ｔ１
だけ位相がずれている。これは、第１図１／２分周器２
から１８ｏ°位相の異なるクロックの供給を受けたクロ
ック系回路４−１．４−２が自己の信号処理系３−１．
３−２内で使用するために更に分周して生成したクロッ
クである。下段のノイズは、クロック系回路４−１．４
２の出力（クロック）がＴ１だシフトしたことにより、
この立ち上がりで発生したノイズがたとえアナログ回路
に混入しても図示のように離れた位置に現れ、重畳した
大きなノイズとならない様子を示したものである。
段のクロック系回路４−１．４−２の出力は、図示Ｔ１
だけ位相がずれている。これは、第１図１／２分周器２
から１８ｏ°位相の異なるクロックの供給を受けたクロ
ック系回路４−１．４−２が自己の信号処理系３−１．
３−２内で使用するために更に分周して生成したクロッ
クである。下段のノイズは、クロック系回路４−１．４
２の出力（クロック）がＴ１だシフトしたことにより、
この立ち上がりで発生したノイズがたとえアナログ回路
に混入しても図示のように離れた位置に現れ、重畳した
大きなノイズとならない様子を示したものである。
以上説明したように本発明によれば、同一基板」二に搭
載した複数のデジタル・アナログ混在回路に対して相互
にシフトしたクロックを供給して動作させる構成を採用
しているため、電源ラインなどを経由してデジタル回路
からアナログ回路に混入するノイズの重畳を防止するこ
とができる。これにより、同一電源を用いて動作してい
るデジタル系回路からアナログ系回路に与えるノイズの
影響を小さなものにすることが可能となる。
載した複数のデジタル・アナログ混在回路に対して相互
にシフトしたクロックを供給して動作させる構成を採用
しているため、電源ラインなどを経由してデジタル回路
からアナログ回路に混入するノイズの重畳を防止するこ
とができる。これにより、同一電源を用いて動作してい
るデジタル系回路からアナログ系回路に与えるノイズの
影響を小さなものにすることが可能となる。
第１図は本発明の１実施例構成図、第２図は本発明の動
作説明波形図、第３図はノイズ発生説明図、第４図はノ
イズ波形図、第５図は従来例の構成図、第６図は従来例
の波形図を示す。 図中、１は発振器、２は１／２分周器、３−１．３−２
は信号処理系、４−１．４−２はクロック系回路、５は
Ｄ／Ａコンバータ、６．８ばフィルタ群、７はＡ／Ｄコ
ンバータを表す。
作説明波形図、第３図はノイズ発生説明図、第４図はノ
イズ波形図、第５図は従来例の構成図、第６図は従来例
の波形図を示す。 図中、１は発振器、２は１／２分周器、３−１．３−２
は信号処理系、４−１．４−２はクロック系回路、５は
Ｄ／Ａコンバータ、６．８ばフィルタ群、７はＡ／Ｄコ
ンバータを表す。
Claims (1)
- 【特許請求の範囲】 同一基板上に搭載した複数のデジタル・アナログ混在回
路にクロックを供給するクロック供給方式において、 デジタル回路およびアナログ回路を持つ独立に動作する
信号処理系を複数同一基板上に混在して搭載し、これら
複数の信号処理系に対して、発振器（１）によって発振
したメインクロックから相互にシフトしたクロックを生
成して供給するように構成したことを特徴とするクロッ
ク供給方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63178542A JPH07120226B2 (ja) | 1988-07-18 | 1988-07-18 | クロック供給方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63178542A JPH07120226B2 (ja) | 1988-07-18 | 1988-07-18 | クロック供給方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0228707A true JPH0228707A (ja) | 1990-01-30 |
| JPH07120226B2 JPH07120226B2 (ja) | 1995-12-20 |
Family
ID=16050301
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63178542A Expired - Lifetime JPH07120226B2 (ja) | 1988-07-18 | 1988-07-18 | クロック供給方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07120226B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005341278A (ja) * | 2004-05-27 | 2005-12-08 | Photron Ltd | アナログ・デジタル混載型システムの動作タイミング制御回路 |
| WO2010029644A1 (ja) * | 2008-09-12 | 2010-03-18 | 富士通株式会社 | 電気回路および信号処理方法 |
| US20220397320A1 (en) * | 2020-01-14 | 2022-12-15 | Mitsubishi Electric Corporation | Refrigeration cycle apparatus |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4914056A (ja) * | 1972-05-16 | 1974-02-07 |
-
1988
- 1988-07-18 JP JP63178542A patent/JPH07120226B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4914056A (ja) * | 1972-05-16 | 1974-02-07 |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005341278A (ja) * | 2004-05-27 | 2005-12-08 | Photron Ltd | アナログ・デジタル混載型システムの動作タイミング制御回路 |
| JP4484103B2 (ja) * | 2004-05-27 | 2010-06-16 | 株式会社フォトロン | イメージセンサ |
| WO2010029644A1 (ja) * | 2008-09-12 | 2010-03-18 | 富士通株式会社 | 電気回路および信号処理方法 |
| JP4886900B2 (ja) * | 2008-09-12 | 2012-02-29 | 富士通株式会社 | 電気回路および信号処理方法 |
| US8415995B2 (en) | 2008-09-12 | 2013-04-09 | Fujitsu Limited | Electric circuit and signal processing method |
| US20220397320A1 (en) * | 2020-01-14 | 2022-12-15 | Mitsubishi Electric Corporation | Refrigeration cycle apparatus |
| US12072130B2 (en) * | 2020-01-14 | 2024-08-27 | Mitsubishi Electric Corporation | Refrigeration cycle apparatus |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07120226B2 (ja) | 1995-12-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0547768B1 (en) | Synchronizer apparatus and method | |
| US4847516A (en) | System for feeding clock signals | |
| US5708801A (en) | Apparatus and method for operating chips synchronously at speeds exceeding the bus speed | |
| US5390223A (en) | Divider circuit structure | |
| KR100195855B1 (ko) | 소수배 시스템에 있어서 클록 동기 체계 | |
| US4475085A (en) | Clock synchronization signal generating circuit | |
| FI67631B (fi) | Tidbas | |
| KR100245077B1 (ko) | 반도체 메모리 소자의 딜레이 루프 럭크 회로 | |
| JPH0228707A (ja) | クロック供給方式 | |
| EP0214676A1 (en) | Clock signal regenerator arrangement | |
| US8588341B2 (en) | Data transfer circuit and data transfer method for clock domain crossing | |
| US6269414B1 (en) | Data rate doubler for electrical backplane | |
| US4730125A (en) | Arrangement for synchronizing the pulse-width-modulated clock signals of several clocked direct voltage converters | |
| KR100271717B1 (ko) | 클럭 주파수 체배 장치를 포함하는 반도체 메모리 장치의 데이터 전송 장치 | |
| US5017801A (en) | Method and apparatus for converting a gap-infested read-in clock into a gap-free read-out clock | |
| US5459764A (en) | Clock synchronization system | |
| JPH10143275A (ja) | マイクロプロセッサ用のクロック発生装置 | |
| JPH08191237A (ja) | クロック信号生成装置 | |
| US7110461B2 (en) | Technique to enlarge data eyes in wireline communication systems | |
| KR940006515B1 (ko) | 슬립방지용 동기신호 및 클럭 공급장치 | |
| EP0142981B1 (en) | Electronic communication clocking | |
| KR100470827B1 (ko) | 범용 비동기 송수신기용 클럭 신호 발생 방법 | |
| GB1221258A (en) | Improvements in or relating to methods of and circuit arrangements for synchronising a plurality of variable-frequency oscillators | |
| JPH0256855B2 (ja) | ||
| JPH01149509A (ja) | クロック分配回路 |