JP4484103B2

JP4484103B2 - イメージセンサ

Info

Publication number: JP4484103B2
Application number: JP2004157875A
Authority: JP
Inventors: 祥二川人; 朋彦長瀬; 井上　　徹
Original assignee: Shizuoka University NUC
Current assignee: Shizuoka University NUC
Priority date: 2004-05-27
Filing date: 2004-05-27
Publication date: 2010-06-16
Anticipated expiration: 2024-05-27
Also published as: JP2005341278A

Description

本発明は、アナログ信号処理回路とデジタル信号処理回路とを同一チップ（基板、回路）に混在させたアナログ・デジタル混載型システムで構成されるイメージセンサに係り、とくに、アナログ信号処理回路とデジタル信号処理回路の動作タイミングを制御するイメージセンサに関する。

アナログ・デジタル混載型システムの一例として、ＣＭＯＳ型ＩＣにアナログ・デジタル変換器やデジタル処理回路を搭載するオンチップイメージセンサが知られている。このイメージングセンサでは、デジタル処理回路で動作するデジタル信号がセンサアレイやアナログ増幅器等のアナログ処理回路へ及ぼす影響を低減することが重要である。

理想的なデジタル信号の変位は、短時間で電源−接地電位に確定する方形波である。しかし実際には、チップ内配線やチップＰＡＤとＰＣＢ基板回路との間で寄生する、誘導、抵抗、容量などの成分が複雑に影響し合い、様々な問題を発生させる。

例えば、論理回路の変位期間に発生する貫通電流は、基板（接地）や電源電位に断続的な振動を発生させる。また、デジタル信号の確定までの期間は、各寄生成分に因る過渡現象を伴い、電源や接地電位だけでなく信号にも断続的な振動を発生させる。さらに、回路素子や信号、電源、接地配線などを有するアナログ回路では、デジタル信号の急激な変位が寄生する結合容量に起因した影響としての、クロストークの問題が生じる。

上述したデジタル回路動作の影響によって、アナログ増幅器のアンプゲインが低下したり、線形範囲が狭められたり、入力信号が変動したりする。またデジタル信号値は信号線毎で時間的に不規則である。このため、アナログ回路に対して影響する位置や影響する量は時間でばらつくことから、アナログ値にランダムなノイズが発生する。

そこで、設計者には、上述のクロストークを抑え、電源や信号が振動しないように臨界制動内の非振動で動作させる設計が求められている。これには、寄生成分を定量的に算出する必要があるが、この解析は三次元で複雑に構成される配線構造の数値解を求めるものになることから、厳密に算出することは実際には難しい。このため、かかる解析は概算値を求めるものとなり、アナログ回路への影響を抑制することは実際にはなかなか難しかった。

そこで、従来、デジタル回路動作からの影響を防止する対策として、デジタル回路の動作前にアナログ値を確定する方法がとられている。つまり、アナログ値確定後に微小期間遅延させてデジタル同期回路の動作を行うことが一般的に行なわれている。

この遅延手法は有効ではあるが、動作速度が高速化し、相対的に過渡期間が長くなる場合は、アナログ回路動作速度や値の精度に制限が発生する。

このことについて、本発明者が行った、高速撮像用イメージングセンサに対する評価結果を説明する。

図１に、高速撮像用イメージセンサの簡単なブロック図を示す。回路は、２次元に配置した受光部、読出し増幅器、アナログ・デジタル変換器、及びこれら全体のタイミング制御を担うコントローラから構成される。

ここで、５１２x５１２画素時の撮像速度と平均読出し速度の関係を表１に示す。

撮像速度が２０００枚／秒の場合、アナログでのピクセルレートは５２０ＭＨｚとなり、１２ｂｉｔデジタルデータレートでは６．３Ｇｂｉｔ／ｓｅｃに膨らむ。１２ｂｉｔ、１６チャネルで１９２並列出力とすると、３２．８ＭＨｚの出力データレートとなる。実際の平均的な出力データレートは、垂直無効期間、水平無効期間や出力線数を考慮すると、さらに高速となり、現実的に４０ＭＨｚ程度となる。

アナログ・デジタル変換器を搭載した高速撮像用イメージセンサのデジタル回路における大きな電力消費については、補正の為の演算回路の他、高速なデータレートと大きな負荷容量や同一クロックで動作セル数が多い点を考慮したデジタル出力部として考えられる。

図２に、かかるデジタル出力部の簡単なブロック図を示す。この構成は、出力タイミングを合わせるレジスタとＰＣＢ基板への伝送と負荷駆動をする為のバッファ回路である。また、チップ外では無視できない寄生誘導成分Ｌ_Ｓや負荷容量Ｃ_Ｌが含まれる。さらに信号反射やリンギング対策の抵抗Ｒを直列に設置する。

この図２に示す下欄の時間は、遅延時間の見積もり値を示す。アナログ回路の制御信号クロックに対するデジタル回路制御クロックの遅延量として約５nsec、レジスタからチップ終端の大きなバッファ駆動に合計で約７nsec、負荷駆動に２〜５nsecの時間が必要となる。また、多数のデータ出力線には、大きな面積を占めることから、配線遅延により出力タイミングに微小な時間差が生じるため、より時間を多く見積もる必要がある。

この回路構成の信号の状態は、ＲＬＣ直列回路での充放電であり、下記の式より、臨界制動から非振動となる事が知られている。

したがって、Ｒは、十分な値とすることが重要であるが、瞬間的な発生電流を抑える為と目標電圧にセットリングさせるために、大きな値を選択できない。さらに、Ｌ_Ｓ成分は、信号線毎に距離や条件が異なるため、おおよその値の選択にとどまると考えられる。

このように、出力信号の振動を抑え、出力信号を安定した電位に早くセットリングすることは重要であるが、同時に、アナログ回路を考慮すると、セットリング後の動作開始までの余裕が少なく、デジタル動作１周期が２５nsecとなる４０MHz以上の動作は厳しくなるという評価を下すことができる。

このような状況にあって、従来、特許文献１及び特許文献２に示す、信号混在システムにおけるデジタルノイズの低減法が知られている。これらの文献記載のシステムは、クロックシステム、デジタルサブシステム及びアナログサブシステムを有する構成において、デジタルサブシステムの動作を先行させ、アナログサブシステムの動作を遅延により遅らせることでタイミングをずらしている。
特開平９−１２１１９４号公報特開平９−１３５２１３号公報

しかしながら、上述した特許文献１及び特許文献２に記載のタイミング制御の場合、デジタルクロックの１クロック分の動作期間が無駄になってしまうという問題がある。また、デジタルサブシステム及びアナログサブシステムの間でステータス信号のやり取りが必要になり、デジタル及びアナログの双方が完全に独立した回路として動作することはできずに、各サブ回路に動作停止を行なう追加回路が必要になって回路規模が増大するという問題もある。

そこで、本発明は、上述した従来の問題に鑑みてなされたもので、無駄な動作期間を極力短くした状態でアナログ回路及びデジタル回路の双方を互いに独立動作させることができ、アナログ回路及びデジタル回路に対するタイミング制御のための追加回路の規模の増大を抑えつつ、より高周波の動作周波数においてもデジタル回路のノイズがアナログ回路の動作にクロストークとして及ぼす影響をより低減又は効果的に排除できるようにしたイメージセンサを提供することを、その目的とする。

上述した目的を達成するために、本発明に係るイメージセンサは、撮像素子を２次元に配列したセンサアレイと、前記センサアレイの第１の水平ラインに配列された撮像素子から出力されるアナログ信号を並列に、且つ、第１の水平出力期間の間に最上位ビットから最下位ビットまでを１ビット単位で順にＡＤ変換する複数のサイクリック型のＡＤ変換器と、前記第１の水平出力期間に続く同じ長さの第２の水平出力期間において、第２の水平ラインに配列された撮像素子から出力されるアナログ信号を前記ＡＤ変換器でＡＤ変換してている期間に、前記第１の水平出力期間にＡＤ変換されたデジタルデータを、デジタル出力クロック信号の立ち上がり位置に同期させて外部に出力するデジタルデータ出力回路と、前記ＡＤ変換における前記アナログ信号のサンプリング位置を決定するアナログクロック信号を主クロック信号から生成するアナログクロック生成部と、前記アナログクロック信号を遅延させた信号から前記デジタル出力クロック信号を生成するデジタルクロック生成部と、を備え、前記デジタルクロック生成部は、前記アナログ信号のサンプリング位置とこのサンプリング位置の直前のデジタル出力クロック信号の立ち上がり位置との差を余裕期間とするとき、前記最上位ビットを含む上位側の複数ビットに対する余裕期間が、前記上位側の複数ビットを除く下位側の複数ビットに対する余裕期間よりも長くなるように、前記デジタル出力クロック信号を生成する、ことを特徴とする。

本発明に係るイメージセンサによれば、無駄な動作期間を極力短くした状態でアナログ回路及びデジタル回路の双方を互いに独立動作させることができ、アナログ回路及びデジタル回路に対するタイミング制御のための追加回路の規模の増大を抑えつつ、より高周波の動作周波数においてもデジタル回路のノイズがアナログ回路の動作にクロストークとして及ぼす影響をより低減又は効果的に排除できる。

以下、図４〜６を参照して、本発明の係るアナログ・デジタル混載型システムの動作タイミング制御回路の一実施形態を説明する。

この実施形態では、アナログ・デジタル混載型システムとして高速撮像用のＣＭＯＳイメージセンサを例示し、このＣＭＯＳイメージセンサの動作タイミング制御回路を説明する。

図４に、同一のＩＣチップ１０上に作成されたＣＭＯＳイメージセンサ（オンチップイメージセンサ）１１のブロック構成を示す。このＣＭＯＳイメージセンサ１１は、そのセンサ本体１１Ａと、そのセンサ本体１１Ａと共にチップ１０上に作り込まれたタイミング制御回路１１Ｂとを有する。

センサ本体１１Ａは、各画素を成す固体撮像素子を２次元配列したセンサアレイ２１のほか、その出力段に順次配置したアナログ・デジタル（Ａ／Ｄ）変換回路２２と、デジタル演算回路２３、及びデジタルデータ出力回路２４を備える。このうち、センサアレイ２１及びＡ／Ｄ変換回路２２がアナログ処理回路に相当し、デジタル演算回路２３及びデジタルデータ出力回路２４がデジタル処理回路に相当する。Ａ／Ｄ変換回路２２には図示していないが、前置増幅器、ノイズキャンセラーなどの回路が含まれる。このＡ／Ｄ変換回路２２はパイプライン型で構成されている。

また、センサ本体１１Ａは、センサアレイ２１の画素信号の収集動作を制御する画素コントローラ２５、及び、Ａ／Ｄ変換回路２２の動作を制御するＡ／Ｄ変換コントローラ２６を備える。これらのコントローラ２５及び２６、並びに、デジタルデータ出力回路２４には、タイミング制御回路１１Ｂから、必要なアナログ動作用及びデジタル動作用の第１及び第２のタイミング信号としてのクロック信号が供給される。これにより、センサアレイ２１から読み出された画素信号は最終的にはデジタルデータ出力回路２４からデジタルデータとして出力され、各種の画像処理を経て、画像信号に生成される。

タイミング制御回路１１Ｂは、主クロック信号（MASTER CLOCK）及びデバイダ選択信号（DIVIDER SELECT）を受けるデバイダ（分周回路）３１、及び、このデバイダ３１の分周出力を受けてアナログ動作用及びデジタル動作用のクロック信号を生成するパルス発生器３２を備える。

パルス発生器３２は、具体的には、アナログ動作用のクロック信号（ADC clk）を生成するアナログタイミング発生器３２Ａと、この発生器３２Ａが出力したクロック信号（ADC clk）を一定時間“ｄ”だけ遅延させる遅延器３２Ｃと、この遅延器３２Ｃで遅延されたクロック信号（ADC clk）を用いてデジタル動作用のクロック信号（Digital output ck）を生成するロジックタイミング発生器３２Ｃとを備える。遅延器３２Ｃには、クロック遅延制御信号（CLOCK DELAY CONTROL）が供給される。また、ロジックタイミング発生器３２Ｃにはモード選択信号（MODE SELECT:CT_MODE12、CT_MODE112）が供給される）。

アナログタイミング発生器３２Ａで生成されたクロック信号（ADC clk）は、前述した画素コントローラ２５及びＡ／Ｄ変換コントローラ２６に与えられる。一方、ロジックタイミング発生器３２Ｃで生成されたクロック信号（Digital output ck）は、Ａ／Ｄ変換コントローラ２６及びデジタルデータ出力回路２４に与えられる。

次に、タイミング制御回路１１Ｂを更に詳細に説明する。

図４に示すように、このタイミング制御回路１１Ｂは、アナログ回路を優先したタイミング生成の順序と回路構成になっている。

チップ１０への信号供給は、“MASTER CLOCK”（主クロック）、分周回路３１用の“DIVIDER SELECT”制御線、パルス発生器３２内のクロック用遅延回路３２Ｂへの“CLOCK DELAY CONTROL”制御入力、パルス発生器３２用の“MODE SELECT”制御線となっている。また、図４における符号“DATA”はデジタル出力を表す。この他に、チップ１０には、その各部位への制御線や参照電圧等も必要であるが、ここでは省略されている。

分周回路３１には、外部入力または内部生成された主クロックが入力し、DIVIDER SELECT信号により任意に分周もしくは主クロックを出力する。このクロックを基に、パルス発生器３２内のアナログタイミング発生器３２Ａでアナログ用タイミングを作成し、一定時間の遅延の後に、ロジックタイミング発生器３２Ｃでデジタル用タイミングが作成される。

アナログタイミングは、画素やアナログ増幅器等のアナログ系の制御用に用いられる。アナログタイミング発生器３２Ａで作成したクロックを遅延回路３２Ｂで任意で遅延させ、ロジックタイミングを生成する。このロジックタイミングは、アナログ・デジタル変換器の一部のロジック系やデジタルデータ演算回路、デジタル出力に用いられる。

図５に、アナログ回路動作を考慮したデジタル回路動作のタイミングを示す。主にアナログ系のアナログ・デジタル変換器を動作させる為のクロック信号（第１のクロック信号）“ADC ck”とデジタル系を動作させるクロック信号（第２のクロック信号）“Digital output ck”について示した。アナログ動作用のクロック信号“ADC ck”を２種類と、デジタル動作用のクロック信号“Digital output ck”を４種類とを、アナログ・デジタル変換器の動作速度を変えずに生成することができる。

ここでのタイミングは、５１２x５１２画素、撮像速度２０００フレーム/sec、１２bit階調、１６ch、１９２線デジタル出力、５１２有効水平期間の場合とした。なお、１水平期間に出力に必要なクロック数は最低３２クロックとなる。また、使用を想定したアナログ・デジタル変換器は、１２bitと高階調なことから、パイプライン型もしくはサイクリック型として、ＣＤＳ（相関二重サンプリング）および１１回のサンプルとアンプ期間が必要とされる場合を想定した。

まず、図５において“Master ck1”と示した主クロックから、タイミング生成の為に非同期回路で作られる遅延した“ADC ck1”を用いた場合、“DATA output 1”と“DATA output 2”のパターンのデジタル出力が行える。

“Digital output 1”のタイミングパターンは、高速な主クロックを必要とせず、単純に”ADC ck 1”についてアナログ値確定タイミングから微小な遅延を施しただけである。このタイミングでは、デジタル出力レートが増すに従い、アナログ確定値にデジタルノイズが乗りやすくなってしまう。

また、図５のタイミングチャートにおいて、塗り潰した範囲は、未使用期間であり、例えば、１２bit, １６chの出力線数を減らすため、１０bit, １６chの１６０本を出力し、残りの２bitをこの期間に出力させ、パッケージピン数を減らすことで、コストを削減することができる。

“DATA output 2”のタイミングは、この未使用期間を最大限に利用した手法である。使用を想定したアナログ・デジタル変換器では、初段のアンプおよびサンプル確定値が、後段の精度に影響を及ぼす。このため、“ADC AMP Operation”の初段は、デジタル回路の非動作時間を十分に得ておくことが重要になる。この方式により、アナログ・デジタル変換器の初段に関し、主クロックの２クロック分の期間を得ることができ、変換精度が高められる。なお、このタイミングは、１３進と３進カウンタ、及び、幾つかの演算回路で作成できる（図６参照）。

次に、“Master ck 2”は、４／３倍速クロックを用い、アナログタイミング発生器３２Ａにて“ADC ck 2 “とし、“DATA output ck 3”と“DATA output ck 4”のデジタル出力パターンを行うことができる。“ADC ck 2”のタイミングは、４クロック周期を持つパターンであり、４進カウンタと小規模な演算回路をアナログタイミング発生器３２Ａに搭載することで可能である（図６参照）。

“Digital output 3”のタイミングは、３クロック毎に長くなる特徴があり、ちょうどアナログ・デジタル変換器の動作クロックと同期する形を持つ。これにより、アナログ値確定時点の前に、“Master ck 1”の“DATA output ck 1”に比べ１．５倍もの期間を得ることができ、アナログ値確定時のノイズ低減を行うことができる。

また、図５のタイミングチャートにおける塗り潰した範囲は、未使用期間であり、前例と同様にコストを抑える効果が得られる。このタイミングを得る回路は、単純に“ADC ck 2”についてアナログ値確定から微小な遅延を施したものだけであり、“Master ck 1”の“Digital output ck 1”と同じ回路で生成できる。

“Digital output ck 4”は、“DATA output ck 3”で述べた、全アナログ値確定前の非動作期間を延ばす効果と“DATA output ck 2”で述べた効果を併せ持ち、アナログ・デジタル変換の精度をより高めることができる。なお、このタイミングは、“ADC ck 2”を基に、“Digital output ck 2”と同様の回路を用いて生成できる（図６参照）。

なお、上述したタイミング選択は、デジタル出力に必要な３２クロック、アナログ・デジタル変換器の動作に必要な１３クロック前後の条件を基に、アナログ・デジタル変換器動作比がデジタル出力クロック数を上回る整数の比率である必要がある。この結果、比率は３以上となるが、チップ１０内での方形波の高調波がアナログ回路へ小さなカップリング容量を通して飛込むことを考慮すると、あまり高い動作周波数を入力することは好ましくなく、比率３および４が妥当な値であると考えられる。

このタイミング条件を一般化すると、「前記アナログ・デジタル変換器の動作による１クロック当たりの最短のデジタル出力クロック数の比が、当該アナログ・デジタル変換器から変換結果を出力するために必要なデジタル出力クロック数に対するアナログ・デジタル変換に必要なクロック数の除算結果を上回る整数の比となる」、ことであると定義できる。

このように、上述したタイミングは単純なクロックパターンの組合せである。このため、パルス発生器３２の回路構成は、様々な態様で実現できるので、例えば図６に示すように、簡単な非同期演算回路とカウンタを用いた構成で容易に実現できる。この結果、タイミング制御回路１１Ｂの回路規模は非常に小さなもので済む。

図６に、上述した図５のクロックタイミングを実現する回路例を示す。特にこの手法に限定する必要は無いが、簡単なカウンタと論理演算回路を組み合わせて実現できる。また、各種のSYNC発生や垂直スキャナ用クロック、水平スキャナ用トリガ等も、この回路で作成することができる。なお、組合せ回路で作成されているため、ハザードを防止する遅延回路が必要である。

図６において、記号“CK_M”は“Master ck”に、“CK_AD”は“ADC ck”に、“CK_DO”は“Digital output ck”にそれぞれ対応する。また、“CT_MODE 112”は“ADC ck 1”と”ADC ck 2”を、“CT_MODE 12”は“DATA output ck 1”と“DATA output ck ２”を、もしくは、“DATA output ck 3”と“DATA output ck 4”をそれぞれ切り替える制御線である。

この手法の回路では、回路の組合せにより４種類のクロックを選択することができ、同時にアナログおよびデジタル回路の修正をせずに、動作タイミングをずらすことができる。この方式により、高速撮像用には例えば“DATA output ck 4”を選択し、より低速の撮像の読出しには“DATA output ck 1”を選択するといった使い分けができる。

また、デジタル動作から、次のアナログサンプル開始までの余裕期間（図５中の矢印“Ａ”参照）は、通常であると1クロックとなるが、本実施形態の場合、動作速度が4/3倍の1.33倍に増加するものの、アナログサンプル開始までの余裕が２クロック分に延びる。このことから、余裕期間は、２ck / （４／３）＝１．５倍になり、ノイズ低減に有効である。

仮に、このイメージセンサ１１を４０００fpsの動作をする場合、表1から明らかなように、クロック速度は６５．５MHz(１周期１５．２nsec)から、８７．３MHz(１周期１１．５nsec)に上昇するが、アナログサンプルまで２クロック分の非動作デジタル期間を作ることができる。このため、時間余裕は２３nsec程度となり、十分なセットリング時間を得ることができる。

このように、４０００fpsという高速の撮像速度において、目標とした１５nsec以上のセットリング時間を作ることができるので、ノイズ対策に非常に有効であることがわかる。

以上のように、本実施形態に係るタイミング制御により、オンチップ機能イメージセンサの高速データ転送時にも、デジタル系回路の動作時間から次のアナログ系回路動作までの期間を延ばすことができる。このため、アナログ系での信号確定が、デジタル系の影響を受け難くなり、より精度の高いデジタルデータを出力することができる。

また、本実施形態に係るタイミング制御は、その回路構成が簡単なことから、高速撮像用イメージセンサだけでなく、同様にデータレートが高い高解像度イメージセンサなどにも簡単に実施することができる。

また、本発明に係るアナログ・デジタル混載型システムの動作タイミング制御回路は、必ずしもイメージセンサに限定されることなく、アナログ処理回路とデジタル処理回路が同一回路に混在させて作り込まれている、その他の各種の回路にも有効である。

本発明の背景となった遅延見積りに用いた高速撮像用イメージングセンサの構成例を示すブロック図。かかる見積り遅延に用いたデジタル出力回路及び寄生素子の見積りのための回路。従来のアナログ動作タイミングとデジタル動作タイミングを例示するタイミングチャート。本発明の一実施形態に係るアナログ・デジタル混載型システムとしての、オンチップイメージセンサである高速撮像用イメージセンサの概略構成を例示するブロック図。実施形態の動作タイミングを説明するフローチャート。タイミング制御回路におけるアナログ動作用及びデジタル動作用のクロック信号を生成するパルス発生器の回路例を示す図。

符号の説明

１０チップ
１１高速撮像用イメージセンサ
１１Ａセンサ本体
１１Ｂタイミング制御回路
２１センサアレイ
２２Ａ／Ｄ変換回路
２３デジタル動作回路
２４デジタルデータ出力回路
３１分周回路
３２パルス発生器
３２Ａアナログタイミング発生器
３２Ｂ遅延回路
３２Ｃロジックタイミング発生器

Claims

撮像素子を２次元に配列したセンサアレイと、
前記センサアレイの第１の水平ラインに配列された撮像素子から出力されるアナログ信号を並列に、且つ、第１の水平出力期間の間に最上位ビットから最下位ビットまでを１ビット単位で順にＡＤ変換する複数のサイクリック型のＡＤ変換器と、
前記第１の水平出力期間に続く同じ長さの第２の水平出力期間において、第２の水平ラインに配列された撮像素子から出力されるアナログ信号を前記ＡＤ変換器でＡＤ変換してている期間に、前記第１の水平出力期間にＡＤ変換されたデジタルデータを、デジタル出力クロック信号の立ち上がり位置に同期させて外部に出力するデジタルデータ出力回路と、
前記ＡＤ変換における前記アナログ信号のサンプリング位置を決定するアナログクロック信号を主クロック信号から生成するアナログクロック生成部と、
前記アナログクロック信号を遅延させた信号から前記デジタル出力クロック信号を生成するデジタルクロック生成部と、
を備え、
前記デジタルクロック生成部は、
前記アナログ信号のサンプリング位置とこのサンプリング位置の直前のデジタル出力クロック信号の立ち上がり位置との差を余裕期間とするとき、前記最上位ビットを含む上位側の複数ビットに対する余裕期間が、前記上位側の複数ビットを除く下位側の複数ビットに対する余裕期間よりも長くなるように、前記デジタル出力クロック信号を生成する、
ことを特徴とするイメージセンサ。
前記アナログクロック生成部は、
第１の主クロックから第１のアナログクロック信号を、また、前記第１の主クロックより周波数の高い第２の主クロックから第２のアナログクロック信号を、夫々選択的に生成可能であり、
前記第１のアナログクロック信号から決定される前記アナログ信号のサンプリング位置と、前記第２のアナログクロック信号から決定される前記アナログ信号のサンプリング位置は互いに同じ位置である、
ことを特徴とする請求項１に記載のイメージセンサ。
前記デジタルクロック生成部は、
前記第１のアナログクロック信号から第１のデジタル出力クロック信号を、また、前記第２のアナログクロック信号から第２のデジタル出力クロック信号を、夫々選択的に生成可能であり、
前記第２のデジタル出力クロック信号に基づく前記余裕期間は、前記第１のデジタル出力クロック信号に基づく前記余裕期間よりも長い、
ことを特徴とする請求項２に記載のイメージセンサ。
前記第１のアナログクロック信号と第２のアナログクロック信号、及び前記第１のデジタル出力クロック信号と第２のデジタル出力クロック信号は、外部から入力される選択信号によって夫々選択される、
ことを特徴とする請求項３に記載のイメージセンサ。