JPWO2016075772A1 - 時間検出回路、ａｄ変換回路、および固体撮像装置 - Google Patents

Abstract

起動指示信号に応じてデータ信号の取り込み動作を開始し、実行指示信号が入力されたタイミングでデータ信号を保持すると共に取り込み動作を終了するラッチ部と、所定の時間で低電位から高電位、または高電位から低電位に遷移するラッチ時期信号を、起動指示信号として伝達する第１の信号経路と、ラッチ時期信号を、実行指示信号として伝達する第２の信号経路とを有し、第２の信号経路には、所定の第１のタイミングで、入力信号の論理値に応じた論理値に切り替えた第１の出力信号を出力する第１の論理素子と、入力信号の論理値に応じた所定の論理値の第２の出力信号を、リセット信号が初期化することを表すまで出力しつづける信号維持論理回路と、が配置されている。

Description

本発明は、時間検出回路、ＡＤ変換回路、および固体撮像装置に関する。

従来から、デジタルカメラ、デジタルビデオカメラや内視鏡などに搭載する固体撮像装置として、アナログデジタル変換器（以下、「ＡＤ変換回路」という）を内蔵した固体撮像装置が実用化されている。そして、このＡＤ変換回路を内蔵した固体撮像装置では、行列状に画素が配置された画素アレイ部の１列（カラム）毎にＡＤ変換回路を備えることによってカラムＡＤ変換回路を構成した、いわゆる、カラムＡＤＣ型固体撮像装置を実現している。カラムＡＤＣ型固体撮像装置では、画素アレイ部に配置された各画素が生成したそれぞれの画素信号からノイズを除去した後のアナログ信号を、カラムＡＤ変換回路によってそれぞれアナログデジタル変換したデジタル信号を出力する。

また、固体撮像装置に内蔵されるＡＤ変換回路の一つとして、ランプ波を用いてアナログデジタル変換を行うシングルスロープ型ＡＤ変換回路が知られている。シングルスロープ型ＡＤ変換回路は、入力されたアナログ信号、つまり、画素信号の電位とランプ波の電位とを比較し、ランプ波の電位の初期値のタイミングから比較器が反転するまでに要した期間、つまり、アナログデジタル変換を開始したタイミングからアナログ信号とランプ波とが同じ電位になったときまでの期間（タイムインターバル）を、予め定めた周波数のクロックで計数することによって、アナログ信号の大きさを表すデジタル信号を得ている。なお、以下の説明においてＡＤ変換回路とは、シングルスロープ型ＡＤ変換回路を示す。

シングルスロープ型ＡＤ変換回路では、タイムインターバルの長さの検出、すなわち、時間間隔の検出を、時間検出回路が行っている。従来の時間検出回路では、タイムインターバルの長さを計数している間、時間検出回路に備えたラッチ部およびカウント部が動作している。このため、従来の時間検出回路を備えたＡＤ変換回路の消費電力は、タイムインターバルの長さに依存する。そこで、ＡＤ変換回路の消費電力を低減する方法として、時間検出回路内のラッチ部およびカウント部が動作している期間を短くする、つまり、タイムインターバルの長さを短くすることが考えられる。しかしながら、単純にタイムインターバルの長さを短くすると、ラッチ部およびカウント部における計数値が小さくなり、ＡＤ変換回路の分解能が低下してしまうことになる。そこで、ＡＤ変換回路の分解能を向上するために、タイムインターバルの長さを計数する際のクロックの周波数を高くすることが考えられるが、この場合には、時間検出回路に備えたラッチ部およびカウント部が動作する周波数が高くなるため、消費電力が高くなってしまう。このように、従来の時間検出回路では、分解能の向上と消費電力の低減とを両立することが困難である。つまり、時間検出回路を備えたＡＤ変換回路においてアナログデジタル変換する際の分解能の向上と消費電力の低減とを両立することは困難である。

そこで、例えば、特許文献１や非特許文献１には、タイムインターバルの長さを検出する際の分解能を維持した上で消費電力を低減することができる時間検出回路の構成、およびこの時間検出回路を備えたＡＤ変換回路の構成が開示されている。特許文献１や非特許文献１で開示された時間検出回路をＡＤ変換回路に備えることによって、アナログデジタル変換する際の分解能を維持した上で消費電力を低減することができる。

ここで、特許文献１や非特許文献１で開示された時間検出回路を備えた従来のＡＤ変換回路の構成について説明する。図８は、従来のＡＤ変換回路の概略構成を示したブロック図である。図８に示したＡＤ変換回路８は、クロック生成回路８１と、比較部８２と、時間検出回路８３とを備えている。

クロック生成回路８１は、入力信号を予め定めた時間だけ遅延させて出力する複数の遅延ユニットＤＵ［０］〜遅延ユニットＤＵ［７］が円環状に接続されている。先頭の遅延ユニットＤＵ［０］には、スタートパルスＳｔａｒｔＰが入力されている。クロック生成回路８１によって、スタートパルスＳｔａｒｔＰが入力されたタイミングから、一定の間隔で位相の異なる複数のクロック信号ＣＫ０〜クロック信号ＣＫ７が生成される。

比較部８２は、アナログデジタル変換する対象のアナログ信号Ｖｉｎと、時間の経過と共に電位が減少するランプ波Ｖｒａｍｐとが入力され、アナログ信号Ｖｉｎの電位とランプ波Ｖｒａｍｐの電位とが一致したタイミングで出力信号（＝比較信号ＣＯ）の論理を反転する比較器を備えている。比較部８２は、比較信号ＣＯを時間検出回路８３に出力する。従来のＡＤ変換回路８では、比較器がアナログ信号Ｖｉｎの電位とランプ波Ｖｒａｍｐの電位との比較を開始したタイミング、すなわち、アナログデジタル変換を開始したタイミングから比較信号ＣＯの論理が反転するまでの期間が、アナログ信号Ｖｉｎの大きさを表すタイムインターバルの長さとなる。なお、比較部８２は、電源Ｖｃｍｐで動作する。

時間検出回路８３は、信号生成回路８３１と、ラッチ部８３２と、カウント部８３３とを備えている。信号生成回路８３１は、比較部８２から入力された比較信号ＣＯを予め定めた時間だけ遅延および反転させた制御信号ｘＣＯ＿Ｄを出力する遅延回路ＤＬＹと、比較信号ＣＯと制御信号ｘＣＯ＿Ｄとを論理積した信号をラッチ駆動信号Ｈｏｌｄ＿Ｌとして出力する論理積回路ＡＮＤとを備えている。ラッチ部８３２は、動作を終了するときに対応するクロック信号ＣＫ０〜クロック信号ＣＫ７の論理状態（位相状態）を保持（ラッチ）するラッチ回路Ｄ＿０〜ラッチ回路Ｄ＿７と、ＡＤ変換回路８に外部から入力された制御信号Ｅｎａｂｌｅと信号生成回路８３１から入力された制御信号ｘＣＯ＿Ｄとを論理積した制御信号Ｈｏｌｄ＿Ｃを出力する論理積回路ＡＮＤとを備えている。なお、ラッチ回路Ｄ＿０〜ラッチ回路Ｄ＿６は、信号生成回路８３１から入力されたラッチ駆動信号Ｈｏｌｄ＿Ｌに応じて動作する。また、ラッチ回路Ｄ＿７は、制御信号Ｈｏｌｄ＿Ｃに応じて対応するクロック信号ＣＫ７と同様の出力信号をカウント部８３３に出力する。カウント部８３３は、ＡＤ変換回路８に外部から入力されたリセット信号ＲＳＴによって初期化され、ラッチ部８３２内のラッチ回路Ｄ＿７から出力される出力信号（＝クロック信号ＣＫ７）の数を計数するカウンタ回路を備えている。なお、時間検出回路８３内のそれぞれの構成要素は、電源Ｖｌａｔで動作する。

時間検出回路８３は、ラッチ部８３２内のそれぞれのラッチ回路Ｄ＿０〜ラッチ回路Ｄ＿７がラッチしたクロック信号ＣＫ０〜クロック信号ＣＫ７の位相状態と、カウント部８３３が計数したクロック信号（＝クロック信号ＣＫ７）の計数値（カウント値）とを合わせて、タイムインターバルの長さを表すデジタル信号Ｄｏｕｔとして出力する。このデジタル信号Ｄｏｕｔの値は、アナログ信号Ｖｉｎの電位（大きさ）を表すデジタル値に相当する。

次に、特許文献１や非特許文献１で開示された時間検出回路を備えた従来のＡＤ変換回路８の動作について説明する。図９は、従来のＡＤ変換回路８の動作を示したタイミングチャートである。

まず、ＡＤ変換回路８がアナログデジタル変換を開始するタイミングｔ０から、ランプ波Ｖｒａｍｐの電位が時間の経過と共に減少する。そして、比較器は、アナログ信号Ｖｉｎの電位とランプ波Ｖｒａｍｐの電位との比較を開始する。また、タイミングｔ０で、スタートパルスＳｔａｒｔＰがクロック生成回路８１に入力される。これにより、クロック生成回路８１が動作を開始し、スタートパルスＳｔａｒｔＰが入力された先頭の遅延ユニットＤＵ［０］は、スタートパルスＳｔａｒｔＰを予め定めた時間だけ遅延および反転させた出力信号を後段の遅延ユニットＤＵ［１］に出力すると共に、クロック信号ＣＫ０として時間検出回路８３に出力する。また、それぞれの遅延ユニットＤＵ［１］〜遅延ユニットＤＵ［７］も、前段の遅延ユニットＤＵ［０］〜遅延ユニットＤＵ［６］の出力信号を予め定めた時間だけ遅延および反転させた出力信号を後段の遅延ユニットＤＵ［２］〜遅延ユニットＤＵ［０］に出力すると共に、クロック信号ＣＫ１〜クロック信号ＣＫ７として時間検出回路８３に出力する。これにより、図９に示したように、予め定めた時間だけ位相が異なるクロック信号ＣＫ０〜クロック信号ＣＫ７のそれぞれが、ラッチ部８３２内の対応するラッチ回路Ｄ＿０〜ラッチ回路Ｄ＿７に入力される。

また、タイミングｔ０では、比較器が出力する比較信号ＣＯは“Ｌｏｗ”レベルであるため、信号生成回路８３１内の論理積回路ＡＮＤが出力するラッチ駆動信号Ｈｏｌｄ＿Ｌは、ラッチ回路Ｄ＿０〜ラッチ回路Ｄ＿６の動作が無効（ディスエーブル）であることを表す“Ｌｏｗ”レベルである。従って、ラッチ回路Ｄ＿０〜ラッチ回路Ｄ＿６は動作しない。一方、比較信号ＣＯは“Ｌｏｗ”レベルであるため、遅延回路ＤＬＹが出力する制御信号ｘＣＯ＿Ｄは“Ｈｉｇｈ”レベルである。また、タイミングｔ０で、ＡＤ変換回路８に外部から“Ｈｉｇｈ”レベルの制御信号Ｅｎａｂｌｅが入力される。これにより、ラッチ部８３２内の論理積回路ＡＮＤが出力する制御信号Ｈｏｌｄ＿Ｃは、ラッチ回路Ｄ＿７の出力が有効（イネーブル）であることを表す“Ｈｉｇｈ”レベルとなり、ラッチ回路Ｄ＿７は、クロック信号ＣＫ７と同様の出力信号Ｑ７をカウント部８３３に出力する。そして、カウント部８３３内のカウンタ回路は、出力信号Ｑ７の数を計数する。

その後、アナログ信号Ｖｉｎの電位とランプ波Ｖｒａｍｐの電位とが一致したタイミングｔ１で、比較器が出力する比較信号ＣＯが“Ｈｉｇｈ”レベルに反転する。これにより、ラッチ駆動信号Ｈｏｌｄ＿Ｌが、ラッチ回路Ｄ＿０〜ラッチ回路Ｄ＿６の動作が有効（イネーブル）であることを表す“Ｈｉｇｈ”レベルとなり、ラッチ回路Ｄ＿０〜ラッチ回路Ｄ＿６のそれぞれは、対応するクロック信号ＣＫ０〜クロック信号ＣＫ６の位相状態の取り込み動作を開始する。これにより、ラッチ回路Ｄ＿０〜ラッチ回路Ｄ＿６のそれぞれの出力信号Ｑ０〜出力信号Ｑ６が、クロック信号ＣＫ０〜クロック信号ＣＫ６の位相状態を表す値となる。

その後、遅延回路ＤＬＹにおいて比較信号ＣＯを遅延させる予め定めた時間が経過したタイミングｔ２のときに、制御信号ｘＣＯ＿Ｄが“Ｌｏｗ”レベルに反転する。これにより、ラッチ駆動信号Ｈｏｌｄ＿Ｌが再び“Ｌｏｗ”レベル、つまり、無効（ディスエーブル）の状態となり、ラッチ回路Ｄ＿０〜ラッチ回路Ｄ＿６のそれぞれは、対応するクロック信号ＣＫ０〜クロック信号ＣＫ６の位相状態の取り込み動作を終了し、このときのクロック信号ＣＫ０〜クロック信号ＣＫ６の位相状態を保持（ラッチ）する。また、タイミングｔ２で、制御信号ｘＣＯ＿Ｄが“Ｌｏｗ”レベルに反転することにより、制御信号Ｈｏｌｄ＿Ｃが無効（ディスエーブル）であることを表す“Ｌｏｗ”レベルとなり、ラッチ回路Ｄ＿７は、出力信号Ｑ７のカウント部８３３への出力を停止すると共に、このときのクロック信号ＣＫ７の位相状態を保持（ラッチ）する。これにより、カウント部８３３内のカウンタ回路における出力信号Ｑ７の数を計数も停止され、カウンタ回路は、現在の計数値（カウント値）を保持する。

その後、時間検出回路８３は、ラッチ部８３２内のそれぞれのラッチ回路Ｄ＿０〜ラッチ回路Ｄ＿７がラッチしたクロック信号ＣＫ０〜クロック信号ＣＫ７の位相状態と、カウント部８３３内のカウンタ回路が計数した出力信号Ｑ７の計数値（カウント値）とに応じたデジタル信号Ｄｏｕｔを出力する。

このように、特許文献１や非特許文献１で開示された時間検出回路８３では、信号生成回路８３１を備えることによって、ラッチ回路Ｄ＿０〜ラッチ回路Ｄ＿６を、ラッチ駆動信号Ｈｏｌｄ＿Ｌが有効（イネーブル）であることを表す短い期間（“Ｈｉｇｈ”レベルの期間）のみ動作させる。つまり、以前ではタイムインターバル（タイミングｔ０〜タイミングｔ１までの期間）中動作させていたのに対して、ラッチ駆動信号Ｈｏｌｄ＿Ｌが“Ｈｉｇｈ”レベルである短い期間以外は、ラッチ回路Ｄ＿０〜ラッチ回路Ｄ＿６を停止させる。これにより、時間検出回路８３を備えた従来のＡＤ変換回路８では、アナログデジタル変換の分解能を維持した状態で、タイムインターバルの長さを検出する際の消費電力を低減することができる。言い換えれば、従来のＡＤ変換回路８では、時間検出回路８３内に備えた信号生成回路８３１の動作が、消費電力の低減に大きく貢献している。そして、このような従来のＡＤ変換回路８を上述したようなカラムＡＤＣ型固体撮像装置に備えることによって、カラムＡＤＣ型固体撮像装置の低消費電力化も実現することができる。

日本国特許第５５３６５８４号公報

北海道大学大学院 情報科学研究科、内田大輔、染谷槙人、池辺将之、本久順一、佐野栄一、"複数位相型ＴＤＣ付きシングルスロープＡＤＣの動作タイミングによる低電力化"、ＩＴＥ Ｔｅｃｈｎｉｃａｌ Ｒｅｐｏｒｔ Ｖｏｌ．３７，Ｎｏ．２９、映像情報メディア学会、ｐ．９７〜１００、２０１３年７月５日

しかしながら、カラムＡＤＣ型固体撮像装置では、それぞれの列（カラム）に配置されたＡＤ変換回路で電源が共通であると考えられる。より具体的には、各列に備えたＡＤ変換回路８において、図８に示した電源Ｖｃｍｐ同士および電源Ｖｌａｔ同士が共通であると考えられる。これは、カラムＡＤＣ型固体撮像装置においては、画素アレイ部内に画素が何千列も配置されているため、ＡＤ変換回路８もそれぞれの列に対応して何千個も備えられており、それぞれのＡＤ変換回路８の電源を別々に設けるとカラムＡＤＣ型固体撮像装置を小型化することが困難となるからである。

このため、時間検出回路８３を備えた従来のＡＤ変換回路８でカラムＡＤ変換回路を構成したカラムＡＤＣ型固体撮像装置では、複数のＡＤ変換回路８に備えた時間検出回路８３が同時にタイムインターバルの長さを検出して動作すると、ＡＤ変換回路８の電源やＧＮＤの変動によって誤動作してしまうことが懸念される。より具体的には、複数のＡＤ変換回路８に同じ大きさのアナログ信号Ｖｉｎが入力された場合、複数のＡＤ変換回路８に備えた比較部８２内の比較器で同時にアナログ信号Ｖｉｎの電位とランプ波Ｖｒａｍｐの電位とが一致し、比較信号ＣＯの論理を反転する。すると、複数の比較部８２内の比較器が同時に動作することによって電源Ｖｃｍｐの電流量が大きく変化し、電源Ｖｃｍｐの全体の電位が大きく変動してしまう。また、このとき、比較信号ＣＯの論理の反転に応じて、複数の信号生成回路８３１も同時に動作し、それぞれの信号生成回路８３１が生成するラッチ駆動信号Ｈｏｌｄ＿Ｌによって、ラッチ部８３２が同時に動作する。このため、ラッチ駆動信号Ｈｏｌｄ＿Ｌのパルスに応じたラッチ部８３２の動作によって電源Ｖｌａｔにも瞬間的に大きな電流が流れ、電源Ｖｌａｔの全体の電位も大きく変動してしまう。そして、大きく変動した電源Ｖｃｍｐおよび電源Ｖｌａｔの電位が元の状態に戻るときのタイミングによっては、すでにタイムインターバルの長さの検出が完了してクロック信号ＣＫ０〜クロック信号ＣＫ６の位相状態を保持しているラッチ回路Ｄ＿０〜ラッチ回路Ｄ＿６に、さらにラッチ駆動信号Ｈｏｌｄ＿Ｌのパルスが入力されてしまうことが考えられる。つまり、ＡＤ変換回路８に備えた信号生成回路８３１が、電源やＧＮＤの変動の影響によって誤動作してしまうことが考えられる。

この場合、すでにクロック信号ＣＫ０〜クロック信号ＣＫ６の位相状態を正常に保持していたラッチ回路Ｄ＿０〜ラッチ回路Ｄ＿６は、クロック信号ＣＫ０〜クロック信号ＣＫ６の位相状態を異なる位相状態に変更してしまう、つまり、正常に保持した位相状態を書き換えてしまい、タイムインターバルの長さを正常に検出できていない状態となってしまう。これにより、ＡＤ変換回路８は、正常なアナログデジタル変換ができなくなってしまう。

例えば、ある列（カラム）に配置されたＡＤ変換回路８がすでにタイムインターバルの長さの検出を完了してクロック信号ＣＫ０〜クロック信号ＣＫ６の位相状態を保持している状態を考える。その後、他の列（カラム）に配置された複数のＡＤ変換回路８が同時にタイムインターバルの長さを検出して同時に動作すると、電源やＧＮＤの変動の影響によって、すでにタイムインターバルの長さの検出が完了しているＡＤ変換回路８が誤動作し、タイムインターバルの長さの値が、異なる値に書き換わってしまうことが考えられる。

ここで、ある列（カラム）に配置されたＡＤ変換回路８が電源やＧＮＤの変動の影響によって誤動作する場合の一例について説明する。図１０は、従来のＡＤ変換回路８における誤動作の一例を示したタイミングチャートである。図１０に示したタイミングチャートは、ｉ列に配置されたＡＤ変換回路８にアナログ信号Ｖｉｎ＿ｉが入力され、他の列に配置された複数のＡＤ変換回路８にアナログ信号Ｖｉｎ＿ｏが入力された場合の動作タイミングの一例を示している。なお、図１０においては、ｉ列に配置されたＡＤ変換回路８に備えた時間検出回路８３内の信号生成回路８３１のそれぞれの信号のタイミングのみを示している。

まず、タイミングｔ０から、それぞれの列（カラム）に配置されたＡＤ変換回路８がアナログデジタル変換を開始する。以下の説明においては、ｉ列に配置されたＡＤ変換回路８を「ＡＤ変換回路８ｉ」といい、他の列に配置された複数のＡＤ変換回路８を、「ＡＤ変換回路８ｏ」という。ここで、ＡＤ変換回路８ｉの比較部８２内の比較器は、アナログ信号Ｖｉｎ＿ｉの電位とランプ波Ｖｒａｍｐの電位との比較を行い、ＡＤ変換回路８ｏの比較部８２内の比較器は、アナログ信号Ｖｉｎ＿ｏの電位とランプ波Ｖｒａｍｐの電位との比較を行う。

その後、アナログ信号Ｖｉｎ＿ｉの電位とランプ波Ｖｒａｍｐの電位とが一致したタイミングｔ１から、ＡＤ変換回路８ｉの比較部８２内の比較器は、比較信号ＣＯの論理の反転を開始する。そして、比較信号ＣＯのレベルが時間検出回路８３に備えた信号生成回路８３１内の論理積回路ＡＮＤの入力閾値電圧となったタイミングｔ２のときに、ラッチ駆動信号Ｈｏｌｄ＿Ｌが“Ｈｉｇｈ”レベルとなる。また、信号生成回路８３１内の遅延回路ＤＬＹが比較信号ＣＯを予め定めた時間だけ遅延および反転させ、タイミングｔ３のときに制御信号ｘＣＯ＿Ｄが“Ｌｏｗ”レベルになると、これに応じてラッチ駆動信号Ｈｏｌｄ＿Ｌも“Ｌｏｗ”レベルとなる。これにより、ＡＤ変換回路８ｉに備えた時間検出回路８３内のラッチ回路Ｄ＿０〜ラッチ回路Ｄ＿６のそれぞれは、クロック信号ＣＫ０〜クロック信号ＣＫ６の位相状態を保持（ラッチ）する。ここまでのＡＤ変換回路８ｉの動作は、正常な動作である。

その後、アナログ信号Ｖｉｎ＿ｏの電位とランプ波Ｖｒａｍｐの電位とが一致したタイミングｔ４で、ＡＤ変換回路８ｏが同時に動作する。これにより、ＡＤ変換回路８ｉの電源Ｖｃｍｐと電源Ｖｌａｔとの電位がＧＮＤのレベル付近まで低下することもある。この場合、電源Ｖｃｍｐと電源Ｖｌａｔとの電位の低下に応じて、ＡＤ変換回路８ｉの比較部８２内の比較器が出力している比較信号ＣＯのレベルも低下してしまう。

その後、ＡＤ変換回路８ｉの電源Ｖｃｍｐと電源Ｖｌａｔとの電位が元の状態に戻り始める。これにより、ＡＤ変換回路８ｉの比較部８２内の比較器が出力する比較信号ＣＯが、電源Ｖｃｍｐの電位の戻りに応じて“Ｈｉｇｈ”レベルに戻っていく。しかし、比較器の応答速度の特性によっては、電源Ｖｃｍｐの電位が戻るタイミングよりも、比較信号ＣＯが“Ｈｉｇｈ”レベルに戻るタイミングの方が遅くなる場合がある。すると、信号生成回路８３１内の遅延回路ＤＬＹは、比較信号ＣＯのレベルが低いレベル（“Ｌｏｗ”レベル）であることにより、電源Ｖｌａｔの電位の戻りに伴って“Ｈｉｇｈ”レベルの制御信号ｘＣＯ＿Ｄを出力するように動作してしまう。これにより、信号生成回路８３１内の論理積回路ＡＮＤは、“Ｈｉｇｈ”レベルに戻っている途中の比較信号ＣＯのレベルが入力閾値電圧となったタイミングｔ５のときに、ラッチ駆動信号Ｈｏｌｄ＿Ｌを“Ｈｉｇｈ”レベルにしてしまう。

また、信号生成回路８３１内の遅延回路ＤＬＹは、“Ｈｉｇｈ”レベルに戻っている途中の比較信号ＣＯのレベルが入力閾値電圧となったタイミングｔ５のときから、比較信号ＣＯのレベルの“Ｈｉｇｈ”レベルを予め定めた時間だけ遅延および反転させる。そして、信号生成回路８３１内の遅延回路ＤＬＹは、タイミングｔ６のときに、“Ｈｉｇｈ”レベルにしようとしていた制御信号ｘＣＯ＿Ｄを“Ｌｏｗ”レベルにする。この制御信号ｘＣＯ＿Ｄを“Ｌｏｗ”レベルに応じて、信号生成回路８３１内の論理積回路ＡＮＤは、ラッチ駆動信号Ｈｏｌｄ＿Ｌも“Ｌｏｗ”レベルにする。つまり、信号生成回路８３１は、電源Ｖｃｍｐと電源Ｖｌａｔとの電位の変動によって、タイミングｔ５〜タイミングｔ６までの間“Ｈｉｇｈ”レベルとなるラッチ駆動信号Ｈｏｌｄ＿Ｌのパルスを生成するという誤動作をしてしまう。

これにより、ＡＤ変換回路８ｉ内のラッチ回路Ｄ＿０〜ラッチ回路Ｄ＿６のそれぞれは、クロック信号ＣＫ０〜クロック信号ＣＫ６のタイミングｔ６の時点での位相状態を保持（ラッチ）してしまう。つまり、タイミングｔ３の時点で正常に保持（ラッチ）していたクロック信号ＣＫ０〜クロック信号ＣＫ６の位相状態を、ＡＤ変換回路８ｉの電源Ｖｃｍｐと電源Ｖｌａｔとの電位の変動によって誤動作したタイミングｔ６の時点の位相状態に変更してしまう。

このように、従来のＡＤ変換回路の構成、より具体的には、特許文献１や非特許文献１で開示された時間検出回路における信号生成回路の構成では、電源やＧＮＤの変動による誤動作が懸念される。つまり、特許文献１や非特許文献１で開示された構成では、時間検出回路が正常にタイムインターバルの長さを検出することができない場合がある。

本発明は、上記の課題に基づいてなされたものであり、電源やＧＮＤの変動に影響されることなく、正常にタイムインターバルを検出することができる信号生成回路を備えた時間検出回路、ＡＤ変換回路、および固体撮像装置を提供することを目的としている。

本発明の第１の態様の時間検出回路は、起動指示信号に応じてデータ信号の取り込み動作を開始し、前記取り込み動作中に実行指示信号が入力されたタイミングで前記データ信号を保持すると共に前記取り込み動作を終了するラッチ部と、所定の時間で低電位から高電位、または高電位から低電位に遷移するラッチ時期信号を、前記起動指示信号として伝達する第１の信号経路と、前記ラッチ時期信号を前記実行指示信号として伝達する、前記第１の信号経路と異なる第２の信号経路と、を有し、前記第２の信号経路には、入力信号の論理値に応じて第１の出力信号の論理値が定まり、所定の第１のタイミングで、前記入力信号の論理値に応じた論理値に切り替えた前記第１の出力信号を出力する第１の論理素子と、入力信号の論理値に応じた所定の論理値の第２の出力信号を、入力されたリセット信号の論理値が初期化することを表す論理値に切り替わるまで出力しつづける信号維持論理回路と、が配置されている。

本発明の第２の態様によれば、上記第１の態様の時間検出回路において、前記第１の論理素子は、前記入力信号として前記ラッチ時期信号が入力され、前記第１のタイミングで、前記ラッチ時期信号の論理値に応じた論理値に切り替えた前記第１の出力信号を出力し、前記信号維持論理回路は、前記第１の論理素子の出力側の前記第２の信号経路に配置され、前記第１の出力信号の論理値に応じた前記第２の出力信号を、前記実行指示信号として出力してもよい。

本発明の第３の態様によれば、上記第２の態様の時間検出回路において、前記第１の信号経路には、入力信号の論理値に応じて第３の出力信号の論理値が定まり、前記第１のタイミングと異なる所定の第２のタイミングで、前記入力信号の論理値に応じた論理値に切り替えた前記第３の出力信号を出力する第２の論理素子、が配置され、前記第２のタイミングは、同じ信号が前記第１の論理素子と前記第２の論理素子との前記入力信号として同時に入力された場合に、前記第１の出力信号の論理値が切り替わるタイミングよりも前に前記第３の出力信号の論理値が切り替わるタイミングであってもよい。

本発明の第４の態様によれば、上記第３の態様の時間検出回路において、前記第１の論理素子は、前記入力信号として入力された前記ラッチ時期信号の電位が所定の第１の閾値を横切ったタイミングで、前記ラッチ時期信号の論理値に応じた論理値に切り替えた前記第１の出力信号を出力し、前記第２の論理素子は、前記入力信号として入力された前記ラッチ時期信号の電位が所定の前記第１の閾値と異なる第２の閾値を横切ったタイミングで、前記ラッチ時期信号の論理値に応じた論理値に切り替えた前記第３の出力信号を出力し、前記第２の閾値は、同じ前記ラッチ時期信号が前記第１の論理素子と前記第２の論理素子との前記入力信号として同時に入力された場合に、前記第１の出力信号の論理値が切り替わるタイミングよりも前のタイミングで前記第３の出力信号の論理値が切り替わる閾値であってもよい。

本発明の第５の態様によれば、上記第１の態様の時間検出回路において、前記信号維持論理回路は、前記入力信号として前記ラッチ時期信号が入力され、前記ラッチ時期信号の論理値に応じた前記第２の出力信号を出力し、前記第１の論理素子は、前記信号維持論理回路の出力側の前記第２の信号経路に配置され、前記第１のタイミングで、前記第２の出力信号の論理値に応じた論理値に切り替えた前記第１の出力信号を、前記実行指示信号として出力してもよい。

本発明の第６の態様によれば、上記第１の態様から上記第５の態様のいずれか一態様の時間検出回路において、前記起動指示信号と前記実行指示信号とに基づいて、前記ラッチ部を駆動するためのラッチ駆動信号を生成してもよい。

本発明の第７の態様のＡＤ変換回路は、入力されたアナログ信号の電位と、時間に対して一定の割合で電位が単調減少または単調増加するアナログの参照信号であるランプ波の電位とを比較し、前記ランプ波の電位が前記アナログ信号の電位に対して予め定められた条件を満たしたときから、所定の時間を持って低電位から高電位、または高電位から低電位に遷移するラッチ時期信号を出力する信号出力部と、予め定めた一定の間隔で位相の異なる複数のクロック信号を生成するクロック生成回路と、ラッチ部に前記複数のクロック信号の位相の状態を保持し、保持した前記複数のクロック信号の位相状態を表す位相情報を出力する上記第１の態様から上記第６の態様のいずれか一態様の時間検出回路と、前記複数のクロック信号の内、いずれか１つのクロック信号の数を計数したカウント値を出力するカウント部と、を備え、前記カウント値と前記位相情報とに基づいて、入力されたアナログ信号の大きさを表すデジタル信号を出力する。

本発明の第８の態様の固体撮像装置は、入射した光量に応じた光電変換信号を発生する画素が、二次元の行列状に複数配置された画素アレイ部と、時間に対して一定の割合で電位が単調減少または単調増加するアナログの参照信号であるランプ波を生成する参照信号生成部と、前記画素アレイ部の１列毎または複数列毎に配置され、前記画素が発生した前記光電変換信号に応じた画素信号の大きさを表すデジタル信号を出力する上記第７の態様の複数のＡＤ変換回路と、を備え、前記ＡＤ変換回路の前記クロック生成回路は、全ての前記ＡＤ変換回路に共通して１つ備える。

上記各態様によれば、電源やＧＮＤの変動に影響されることなく、正常にタイムインターバルを検出することができる。

本発明の第１の実施形態の時間検出回路を備えたＡＤ変換回路の概略構成を示したブロック図である。 本発明の第１の実施形態の時間検出回路における動作の一例を示したタイミングチャートである。 本発明の第２の実施形態の時間検出回路を備えたＡＤ変換回路の概略構成を示したブロック図である。 本発明の第２の実施形態の時間検出回路における動作の一例を示したタイミングチャートである。 本発明の第３の実施形態の時間検出回路を備えたＡＤ変換回路の概略構成を示したブロック図である。 本発明の第３の実施形態の時間検出回路における動作の一例を示したタイミングチャートである。 本発明の実施形態の時間検出回路を備えたＡＤ変換回路を内蔵した固体撮像装置の概略構成を示したブロック図である。 従来のＡＤ変換回路の概略構成を示したブロック図である。 従来のＡＤ変換回路の動作を示したタイミングチャートである。 従来のＡＤ変換回路における誤動作の一例を示したタイミングチャートである。

（第１の実施形態）
以下、本発明の実施形態について、図面を参照して説明する。図１は、本発明の第１の実施形態の時間検出回路を備えたＡＤ変換回路の概略構成を示したブロック図である。図１に示したＡＤ変換回路１は、比較部１１と、ラッチ制御回路１２と、カウント部１３とを備えている。なお、図１に示した構成ＡＤ変換回路１の構成では、ラッチ制御回路１２とカウント部１３とによって第１の実施形態の時間検出回路を構成しているが、第１の実施形態の時間検出回路は、少なくとも、ラッチ制御回路１２を備えた構成であればよい。

なお、ＡＤ変換回路１には、複数の遅延ユニットが円環状に接続され、一定の間隔で位相の異なる複数のクロック信号ＣＫを出力するクロック生成回路も備えているが、図１においては図示を省略している。この不図示のクロック生成回路の構成および動作は、図８に示した従来のＡＤ変換回路８においても備えていたクロック生成回路８１と同様の構成である。従って、不図示のクロック生成回路の構成要素および動作に関する詳細な説明は省略する。なお、第１の実施形態の時間検出回路は、不図示のクロック生成回路を構成要素として含んでもよい。

比較部１１は、比較器１１１を備えている。比較器１１１は、アナログデジタル変換する対象のアナログ信号Ｖｉｎと、時間の経過と共に電位が減少するランプ波Ｖｒａｍｐとが入力され、アナログ信号Ｖｉｎの電位とランプ波Ｖｒａｍｐの電位とが一致したタイミングから出力信号（＝比較信号ＣＯ）の論理の反転を開始する。比較部１１は、比較器１１１が出力した比較信号ＣＯをラッチ制御回路１２に出力する。なお、ＡＤ変換回路１でも、比較器１１１がアナログ信号Ｖｉｎの電位とランプ波Ｖｒａｍｐの電位との比較を開始したタイミング、すなわち、アナログデジタル変換を開始したタイミングから比較信号ＣＯの論理が反転するまでの期間が、アナログ信号Ｖｉｎの大きさを表すタイムインターバルの長さである。なお、比較部１１は、電源Ｖｃｍｐで動作する。

ラッチ制御回路１２は、パルス生成回路１２１と、ラッチ部１２２とを備えている。パルス生成回路１２１は、遅延回路１２１１と、ＲＳフリップフロップ１２１２と、論理否定回路（以下、「ＩＮＶ回路」という）１２１３とを備えている。また、ラッチ部１２２は、論理積回路（以下、「ＡＮＤ回路」という）１２２１と、ラッチ回路１２２２とを備えている。なお、ラッチ制御回路１２内のそれぞれの構成要素は、電源Ｖｌａｔで動作する。

パルス生成回路１２１は、比較部１１から入力された比較信号ＣＯに基づいて、ラッチ部１２２がクロック生成回路（不図示）から出力された位相の異なる複数のクロック信号ＣＫの論理状態（位相状態）を保持（ラッチ）するタイミングを制御するための制御信号を生成する。パルス生成回路１２１は、比較部１１から入力された比較信号ＣＯをそのまま、ラッチ部１２２がクロック信号ＣＫの位相状態の取り込み動作を開始するタイミングを表すラッチ起動指示信号ＬＡＴＳＴＲＴとしてラッチ部１２２に出力する。

遅延回路１２１１は、比較部１１から入力された比較信号ＣＯを予め定めた時間だけ遅延および反転させた遅延信号ＤＬＹＯＵＴをＲＳフリップフロップ１２１２に出力する。図１には、５つのＩＮＶ回路が直列に接続された遅延回路１２１１の構成を示している。

ＲＳフリップフロップ１２１２は、リセット信号ＲＳＴ＿ＦＦの“Ｌｏｗ”レベルによって初期化され、初期化が解除された後（リセット信号ＲＳＴ＿ＦＦが“Ｈｉｇｈ”レベル）には、遅延回路１２１１から出力された遅延信号ＤＬＹＯＵＴの論理を保持する。また、ＲＳフリップフロップ１２１２は、保持した遅延信号ＤＬＹＯＵＴの論理を表す出力信号ＲＳＯＵＴを、ＩＮＶ回路１２１３に出力する。図１には、２つの否定論理積回路（以下、「ＮＡＮＤ回路」という）が接続されたＲＳフリップフロップ１２１２の構成を示している。

ＩＮＶ回路１２１３は、ＲＳフリップフロップ１２１２から出力された出力信号ＲＳＯＵＴの論理を反転した信号を、ラッチ実行指示信号ＬＡＴＳＴＯＰとしてラッチ部１２２に出力する。ＩＮＶ回路１２１３が出力するラッチ実行指示信号ＬＡＴＳＴＯＰは、ラッチ部１２２が位相状態の取り込み動作を終了してクロック信号ＣＫの位相状態を保持（ラッチ）するタイミングを表す信号である。

ラッチ部１２２は、パルス生成回路１２１から出力された制御信号に応じて、クロック生成回路（不図示）から出力された位相の異なる複数のクロック信号ＣＫの位相状態を取り込んで保持（ラッチ）する。

ＡＮＤ回路１２２１は、パルス生成回路１２１から出力されたラッチ起動指示信号ＬＡＴＳＴＲＴとラッチ実行指示信号ＬＡＴＳＴＯＰとを論理積し、ラッチ回路１２２２が動作する期間を表すラッチ駆動信号Ｈｏｌｄ＿Ｌを生成する。ラッチ駆動信号Ｈｏｌｄ＿Ｌは、ラッチ起動指示信号ＬＡＴＳＴＲＴが“Ｈｉｇｈ”レベルでラッチ実行指示信号ＬＡＴＳＴＯＰが“Ｈｉｇｈ”レベルのときにラッチ回路１２２２の動作が有効（イネーブル）であることを表し、その後、ラッチ実行指示信号ＬＡＴＳＴＯＰが“Ｌｏｗ”レベルになったときにラッチ回路１２２２の動作を無効（ディスエーブル）にしてクロック信号ＣＫの現在の位相状態を保持（ラッチ）させる信号である。ＡＮＤ回路１２２１は、生成したラッチ駆動信号Ｈｏｌｄ＿Ｌをラッチ回路１２２２に出力する。

なお、ラッチ駆動信号Ｈｏｌｄ＿Ｌは、ラッチ部１２２に備えたＡＮＤ回路１２２１が生成する構成に限定されるものではない。例えば、ラッチ制御回路１２内でラッチ駆動信号Ｈｏｌｄ＿Ｌを生成して出力する構成にしてもよい。また、ラッチ制御回路１２とラッチ部１２２との間に、例えば、波形生成回路を備え、この波形生成回路が、ラッチ制御回路１２から出力されたラッチ起動指示信号ＬＡＴＳＴＲＴとラッチ実行指示信号ＬＡＴＳＴＯＰとに基づいて、ラッチ駆動信号Ｈｏｌｄ＿Ｌを生成する構成であってもよい。

ラッチ回路１２２２は、クロック生成回路（不図示）から出力された位相の異なる複数のクロック信号ＣＫのそれぞれに対応した複数のラッチ回路を備えている。ラッチ回路１２２２は、ＡＮＤ回路１２２１から出力されたラッチ駆動信号Ｈｏｌｄ＿Ｌが、ラッチ回路１２２２の動作が有効（イネーブル）であることを表している期間中に、対応するクロック信号ＣＫの位相状態を取り込む動作を行う。また、ラッチ回路１２２２は、ラッチ駆動信号Ｈｏｌｄ＿Ｌが、ラッチ回路１２２２の動作が無効（ディスエーブル）であることを表したタイミングで、対応するクロック信号ＣＫの位相状態の取り込み動作を終了し、このときのクロック信号ＣＫの位相状態を保持（ラッチ）する。そして、ラッチ回路１２２２は、保持（ラッチ）したそれぞれのクロック信号ＣＫの位相状態を表す位相情報Ｌｏｕｔをカウント部１３に出力する。

また、ラッチ回路１２２２は、パルス生成回路１２１から出力されたラッチ実行指示信号ＬＡＴＳＴＯＰがクロック信号ＣＫの出力を表している期間中、カウント部がクロック信号ＣＫの数を計数するためのクロック信号ＣＫＯをカウント部１３に出力する。このクロック信号ＣＫＯは、クロック生成回路（不図示）から出力された位相の異なる複数のクロック信号ＣＫの内、いずれか１つのクロック信号ＣＫ（例えば、最上位のクロック信号ＣＫ）から生成される。

なお、ラッチ回路１２２２の構成および動作は、図８に示した従来のＡＤ変換回路８に備えていたラッチ部８３２と同様である。従って、ラッチ回路１２２２の構成要素および動作に関する詳細な説明は省略する。

カウント部１３は、カウンタ回路１３１とメモリ回路１３２とを備えている。なお、カウント部１３内のそれぞれの構成要素は、電源Ｖｃｎｔで動作する。

カウンタ回路１３１は、ラッチ制御回路１２内のラッチ部１２２から出力されたクロック信号ＣＫＯの数を計数する。カウンタ回路１３１は、クロック信号ＣＫＯの計数値を表すカウント値Ｃｏｕｔをメモリ回路１３２に出力する。

メモリ回路１３２は、ラッチ制御回路１２内のラッチ部１２２から出力された位相情報Ｌｏｕｔと、カウンタ回路１３１から出力されたカウント値Ｃｏｕｔとを一時的に記憶する。そして、メモリ回路１３２は、一時的に記憶した位相情報Ｌｏｕｔとカウント値Ｃｏｕｔに基づいて、タイムインターバルの長さを表すデジタル信号Ｄｏｕｔを出力する。例えば、カウント値Ｃｏｕｔを上位側のビットとし、位相情報Ｌｏｕｔを下位側のビットとしたデジタル信号Ｄｏｕｔを出力する。このデジタル信号Ｄｏｕｔの値は、アナログ信号Ｖｉｎの電位（大きさ）を表すデジタル値に相当する。なお、メモリ回路１３２は、例えば、位相情報Ｌｏｕｔをエンコードした後にカウント値Ｃｏｕｔと合わせたデジタル信号Ｄｏｕｔを出力する構成であってもよい。

次に、ＡＤ変換回路１の動作について説明する。なお、ＡＤ変換回路１における通常の動作は、図９に示した従来のＡＤ変換回路８の通常の動作と同様である。従って、ＡＤ変換回路１の通常の動作に関する詳細な説明は省略する。そして、以下の説明では、ＡＤ変換回路１を同時に複数備えている構成（例えば、カラムＡＤＣ型固体撮像装置など）において、異なる複数のＡＤ変換回路１が同時に動作することによって電源やＧＮＤが変動してしまう場合におけるＡＤ変換回路１の動作について説明する。つまり、電源やＧＮＤの変動によって従来のＡＤ変換回路８では誤動作してしまった状況（図１０参照）におけるＡＤ変換回路１の動作について説明する。

図２は、本発明の第１の実施形態の時間検出回路における動作の一例を示したタイミングチャートである。図２に示したタイミングチャートは、例えば、カラムＡＤＣ型固体撮像装置など、ＡＤ変換回路１を同時に複数備えている構成において、いずれか１つのＡＤ変換回路１（以下、「ＡＤ変換回路１ｉ」という）にアナログ信号Ｖｉｎ＿ｉが入力され、他の複数のＡＤ変換回路１（以下、「ＡＤ変換回路１ｏ」という）にアナログ信号Ｖｉｎ＿ｏが入力された場合の動作タイミングの一例を示している。なお、図２においては、ＡＤ変換回路１ｉに備えた第１の実施形態の時間検出回路の構成要素であるラッチ制御回路１２内のそれぞれの信号のタイミングのみを示している。

まず、タイミングｔ０から、それぞれのＡＤ変換回路１がアナログデジタル変換を開始する。ここで、ＡＤ変換回路１ｉの比較部１１内の比較器１１１は、アナログ信号Ｖｉｎ＿ｉの電位とランプ波Ｖｒａｍｐの電位との比較を行い、ＡＤ変換回路１ｏの比較部１１内の比較器１１１は、アナログ信号Ｖｉｎ＿ｏの電位とランプ波Ｖｒａｍｐの電位との比較を行う。

その後、アナログ信号Ｖｉｎ＿ｉの電位とランプ波Ｖｒａｍｐの電位とが一致したタイミングｔ１から、ＡＤ変換回路１ｉの比較部１１内の比較器１１１は、比較信号ＣＯの論理の反転を開始する。そして、比較信号ＣＯ、つまり、ラッチ起動指示信号ＬＡＴＳＴＲＴのレベルがラッチ部１２２内のＡＮＤ回路１２２１の入力閾値電圧となったタイミングｔ２のときに、ラッチ駆動信号Ｈｏｌｄ＿Ｌが“Ｈｉｇｈ”レベルとなる。これにより、ＡＤ変換回路１ｉのラッチ部１２２内のラッチ回路１２２２が、クロック信号ＣＫの位相状態の取り込み動作を開始する。

また、タイミングｔ２のときから、パルス生成回路１２１内の遅延回路１２１１に備えたＩＮＶ回路が、比較信号ＣＯを順次反転させることによって、比較信号ＣＯを予め定めた時間だけ遅延および反転させ、タイミングｔ３のときに遅延信号ＤＬＹＯＵＴが“Ｌｏｗ”レベルになる。これに応じてＲＳフリップフロップ１２１２が出力する出力信号ＲＳＯＵＴが“Ｈｉｇｈ”レベルになり、ＩＮＶ回路１２１３が出力するラッチ実行指示信号ＬＡＴＳＴＯＰが“Ｌｏｗ”レベルになる。そして、ＡＮＤ回路１２２１が出力するラッチ駆動信号Ｈｏｌｄ＿Ｌも“Ｌｏｗ”レベルになる。

これにより、ＡＤ変換回路１ｉのラッチ部１２２内のラッチ回路１２２２が、クロック信号ＣＫの位相状態を保持（ラッチ）する。ここまでのＡＤ変換回路１ｉの動作は、正常な動作である。

その後、アナログ信号Ｖｉｎ＿ｏの電位とランプ波Ｖｒａｍｐの電位とが一致したタイミングｔ４で、ＡＤ変換回路１ｏが同時に動作する。これにより、ＡＤ変換回路１ｉの電源Ｖｃｍｐと電源Ｖｌａｔとの電位がＧＮＤのレベル付近まで低下することもある。この場合、電源Ｖｃｍｐと電源Ｖｌａｔとの電位の低下に応じて、ＡＤ変換回路１ｉの比較部１１内の比較器１１１が出力している比較信号ＣＯや、パルス生成回路１２１内のＲＳフリップフロップ１２１２が出力している出力信号ＲＳＯＵＴも、レベルが低下する。

その後、ＡＤ変換回路１ｉの電源Ｖｃｍｐと電源Ｖｌａｔとの電位が元の状態に戻り始める。これにより、ＡＤ変換回路１ｉの比較部１１内の比較器１１１が出力する比較信号ＣＯや、出力信号ＲＳＯＵＴも、電源Ｖｃｍｐと電源Ｖｌａｔとの電位の戻りに応じて“Ｈｉｇｈ”レベルに戻っていく。

ここで、比較器１１１の応答速度の特性が、図１０に示した従来のＡＤ変換回路８と同様である場合を考える。より具体的には、比較信号ＣＯが“Ｈｉｇｈ”レベルに戻るタイミングが、電源Ｖｃｍｐの電位が戻るタイミングよりも遅い場合を考える。

まず、電源Ｖｃｍｐと電源Ｖｌａｔとの電位が戻っている途中のＲＳフリップフロップ１２１２内の構成要素の動作について説明する。ＲＳフリップフロップ１２１２を構成するリセット信号ＲＳＴ＿ＦＦが入力されたＮＡＮＤ回路は、“Ｌｏｗ”レベルを出力しているが、出力信号ＲＳＯＵＴのレベルが低いレベル（“Ｌｏｗ”レベル）に低下することにより、“Ｈｉｇｈ”レベルを出力するように動作する。しかし、リセット信号ＲＳＴ＿ＦＦが入力されたＮＡＮＤ回路は、電源Ｖｌａｔの電位が低下しているため、“Ｈｉｇｈ”レベルを出力することができず、“Ｌｏｗ”レベルのまま出力が変化しない。このため、出力信号ＲＳＯＵＴを出力するＮＡＮＤ回路は、リセット信号ＲＳＴ＿ＦＦが入力されたＮＡＮＤ回路の出力によって、“Ｈｉｇｈ”レベルを出力するように動作し、電源Ｖｌａｔの電位が戻るタイミングと共に“Ｈｉｇｈ”レベルに戻っていく。従って、ＲＳフリップフロップ１２１２が出力している出力信号ＲＳＯＵＴが“Ｈｉｇｈ”レベルに戻るタイミングは、電源Ｖｃｍｐや電源Ｖｌａｔの電位が戻るタイミングよりも遅くなることはない。図２には、出力信号ＲＳＯＵＴの波形に合わせて、比較信号ＣＯ（＝ラッチ起動指示信号ＬＡＴＳＴＲＴ）の波形を一点鎖線で示している。

続いて、電源Ｖｃｍｐと電源Ｖｌａｔとの電位が戻っている途中のＩＮＶ回路１２１３の動作について説明する。ＩＮＶ回路１２１３は、“Ｌｏｗ”レベルを出力しているが、出力信号ＲＳＯＵＴのレベルが低いレベル（“Ｌｏｗ”レベル）に低下することにより、“Ｈｉｇｈ”レベルを出力するように動作する。しかし、ＩＮＶ回路１２１３は、リセット信号ＲＳＴ＿ＦＦが入力されたＮＡＮＤ回路と同様に、電源Ｖｌａｔの電位が低下しているため、“Ｈｉｇｈ”レベルを出力することができない。つまり、ＩＮＶ回路１２１３が出力するラッチ実行指示信号ＬＡＴＳＴＯＰは、“Ｌｏｗ”レベルのまま変化しない。

これらのことから、ラッチ部１２２内のＡＮＤ回路１２２１は、“Ｈｉｇｈ”レベルに戻っている途中の比較信号ＣＯのレベルが入力閾値電圧となった場合でも、“Ｌｏｗ”レベルのラッチ駆動信号Ｈｏｌｄ＿Ｌを出力し続けることになる。

なお、パルス生成回路１２１内の遅延回路１２１１は、“Ｈｉｇｈ”レベルに戻っている途中の比較信号ＣＯのレベルが入力閾値電圧となったタイミングから、それぞれのＩＮＶ回路が、比較信号ＣＯを順次反転させることによって、比較信号ＣＯのレベルの“Ｈｉｇｈ”レベルを予め定めた時間だけ遅延および反転させる。しかし、遅延回路１２１１が出力する遅延信号ＤＬＹＯＵＴの変化も、電源Ｖｌａｔの電位が戻るのと同様のタイミングであるため、ＲＳフリップフロップ１２１２が出力する出力信号ＲＳＯＵＴに影響しない。つまり、タイミングｔ５のときに遅延信号ＤＬＹＯＵＴが“Ｌｏｗ”レベルになったときには、ＲＳフリップフロップ１２１２が出力する出力信号ＲＳＯＵＴは“Ｈｉｇｈ”レベルになっている。

従って、ＡＤ変換回路１ｉのラッチ部１２２内のラッチ回路１２２２は、ＡＤ変換回路１ｉの電源Ｖｃｍｐと電源Ｖｌａｔとの電位が変動した場合でも、このときのクロック信号ＣＫの位相状態を保持（ラッチ）してしまうことはない。つまり、ＡＤ変換回路１ｉは、ＡＤ変換回路１ｏが同時に動作することによってタイミングｔ４〜タイミングｔ５の間で発生した電源Ｖｃｍｐと電源Ｖｌａｔとの電位の変動によって誤動作することがない。

第１の実施形態によれば、起動指示信号（ラッチ起動指示信号ＬＡＴＳＴＲＴ）に応じてデータ信号（複数のクロック信号ＣＫ）の取り込み動作を開始し、取り込み動作中に実行指示信号（ラッチ実行指示信号ＬＡＴＳＴＯＰ）が入力されたタイミングでデータ信号（複数のクロック信号ＣＫの論理状態（位相状態））を保持すると共に取り込み動作を終了するラッチ部（ラッチ部１２２）と、所定の時間で低電位から高電位、または高電位から低電位に遷移するラッチ時期信号（比較信号ＣＯ）を、ラッチ起動指示信号ＬＡＴＳＴＲＴとして伝達する第１の信号経路（比較信号ＣＯ（＝ラッチ起動指示信号ＬＡＴＳＴＲＴ）の経路）と、比較信号ＣＯをラッチ実行指示信号ＬＡＴＳＴＯＰとして伝達する、第１の信号経路と異なる第２の信号経路（ラッチ実行指示信号ＬＡＴＳＴＯＰを生成する経路）と、を有し、ラッチ実行指示信号ＬＡＴＳＴＯＰを生成する経路には、入力信号の論理値に応じて第１の出力信号（遅延信号ＤＬＹＯＵＴ）の論理値が定まり、所定の第１のタイミング（比較信号ＣＯを予め定めた時間だけ遅延および反転させたタイミングｔ３）で、入力信号の論理値に応じた論理値に切り替えた遅延信号ＤＬＹＯＵＴを出力する第１の論理素子（遅延回路１２１１）と、入力信号の論理値に応じた所定の論理値の第２の出力信号（出力信号ＲＳＯＵＴ）を、入力されたリセット信号（リセット信号ＲＳＴ＿ＦＦ）の論理値が初期化することを表す論理値（“Ｌｏｗ”レベル）に切り替わるまで出力しつづける信号維持論理回路（ＲＳフリップフロップ１２１２）と、が配置されている時間検出回路（少なくとも、ラッチ制御回路１２）が構成される。

また、第１の実施形態によれば、遅延回路１２１１は、入力信号として比較信号ＣＯが入力され、比較信号ＣＯを予め定めた時間だけ遅延および反転させたタイミングｔ３で、比較信号ＣＯの論理値に応じた論理値に切り替えた遅延信号ＤＬＹＯＵＴを出力し、ＲＳフリップフロップ１２１２は、遅延回路１２１１の出力側のラッチ実行指示信号ＬＡＴＳＴＯＰを生成する経路に配置され、遅延信号ＤＬＹＯＵＴの論理値に応じた出力信号ＲＳＯＵＴを、ラッチ実行指示信号ＬＡＴＳＴＯＰとして出力するラッチ制御回路１２が構成される。

また、第１の実施形態によれば、ラッチ起動指示信号ＬＡＴＳＴＲＴとラッチ実行指示信号ＬＡＴＳＴＯＰとに基づいて、ラッチ部１２２を駆動するためのラッチ駆動信号（ラッチ駆動信号Ｈｏｌｄ＿Ｌ）を生成するラッチ制御回路１２が構成される。

また、第１の実施形態によれば、入力されたアナログ信号（アナログ信号Ｖｉｎ）の電位と、時間に対して一定の割合で電位が単調減少または単調増加するアナログの参照信号であるランプ波（ランプ波Ｖｒａｍｐ）の電位とを比較し、ランプ波Ｖｒａｍｐの電位がアナログ信号Ｖｉｎの電位に対して予め定められた条件を満たしたとき（アナログ信号Ｖｉｎの電位とランプ波Ｖｒａｍｐの電位とが一致したタイミング）から、所定の時間を持って低電位から高電位、または高電位から低電位に遷移する比較信号ＣＯを出力する信号出力部（比較部１１）と、予め定めた一定の間隔で位相の異なる複数のクロック信号（クロック信号ＣＫ）を生成するクロック生成回路（不図示のクロック生成回路）と、ラッチ部１２２に複数のクロック信号ＣＫの位相の状態を保持し、保持した複数のクロック信号ＣＫの位相状態を表す位相情報（位相情報Ｌｏｕｔ）を出力するラッチ制御回路１２と、複数のクロック信号ＣＫの内、いずれか１つのクロック信号（クロック信号ＣＫＯ）の数を計数したカウント値（カウント値Ｃｏｕｔ）を出力するカウント部（カウント部１３）と、を備え、カウント値Ｃｏｕｔと位相情報Ｌｏｕｔとに基づいて、入力されたアナログ信号Ｖｉｎの大きさ（タイムインターバルの長さ）を表すデジタル信号（デジタル信号Ｄｏｕｔ）を出力するＡＤ変換回路（ＡＤ変換回路１）が構成される。

このように、第１の実施形態の時間検出回路を備えたＡＤ変換回路１は、ＡＤ変換回路１を同時に複数備えている構成（例えば、カラムＡＤＣ型固体撮像装置など）において、異なる複数のＡＤ変換回路１が同時に動作して電源やＧＮＤが変動した場合でも誤動作することがない。つまり、第１の実施形態の時間検出回路では、ラッチ制御回路１２内のパルス生成回路１２１の構成、特に、ラッチ実行指示信号ＬＡＴＳＴＯＰを生成する経路にＲＳフリップフロップ１２１２を備えることによって、電源やＧＮＤの変動に影響されることなく、アナログ信号Ｖｉｎの大きさを表すタイムインターバルの長さを正常に検出することができる。

しかも、パルス生成回路１２１は、第１の実施形態の時間検出回路を構成するラッチ部１２２内のラッチ回路１２２２を、短い期間のみ動作させる。より具体的には、ラッチ起動指示信号ＬＡＴＳＴＲＴからラッチ実行指示信号ＬＡＴＳＴＯＰまでの短い期間（ラッチ駆動信号Ｈｏｌｄ＿Ｌが有効（イネーブル）であることを表す“Ｈｉｇｈ”レベルの短い期間）のみ動作させ、それ以外の期間は停止させる。これにより、第１の実施形態の時間検出回路を備えたＡＤ変換回路１では、アナログデジタル変換の分解能を維持した状態で、タイムインターバルの長さを検出する際の消費電力を低減することができる。このことにより、例えば、カラムＡＤＣ型固体撮像装置などのように、ＡＤ変換回路１を同時に複数備えた構成において、低消費電力化も実現することができる。

なお、図１に示した第１の実施形態の時間検出回路においては、パルス生成回路１２１内にＲＳフリップフロップ１２１２を備える構成を示したが、ＲＳフリップフロップ１２１２と同様の動作をする回路要素であれば、図１に示した構成に限定されるものではない。例えば、ＲＳフリップフロップ１２１２と異なるフリップフロップや、異なる回路要素の組み合わせによって、同様の動作を実現してもよい。

また、図１に示した第１の実施形態の時間検出回路においては、５つのＩＮＶ回路が直列に接続することによって遅延回路１２１１を構成していた。しかし、遅延回路１２１１に備えるＩＮＶ回路の個数は、図１に示した構成に限定されるものではなく、例えば、ラッチ回路１２２２が必要とするラッチ駆動信号Ｈｏｌｄ＿Ｌの“Ｈｉｇｈ”レベルのパルス幅に応じて変更してもよい。

また、ラッチ実行指示信号ＬＡＴＳＴＯＰを生成する経路のみに遅延回路１２１１を備えるのではなく、比較信号ＣＯ（＝ラッチ起動指示信号ＬＡＴＳＴＲＴ）の経路に遅延回路を備えてもよい。ただし、ラッチ駆動信号Ｈｏｌｄ＿Ｌの“Ｈｉｇｈ”レベルのパルス幅を確保する、すなわち、ラッチ起動指示信号ＬＡＴＳＴＲＴからラッチ実行指示信号ＬＡＴＳＴＯＰまでの時間を確保するため、第１の実施形態の時間検出回路では、少なくとも、ラッチ起動指示信号ＬＡＴＳＴＲＴが先に“Ｈｉｇｈ”レベルとなり、その後、ラッチ実行指示信号ＬＡＴＳＴＯＰが“Ｌｏｗ”レベルとなる関係を維持する必要がある。

（第２の実施形態）
次に、本発明の他の実施形態について説明する。図３は、本発明の第２の実施形態の時間検出回路を備えたＡＤ変換回路の概略構成を示したブロック図である。図３に示したＡＤ変換回路２は、比較部１１と、ラッチ制御回路２２と、カウント部１３とを備えている。なお、図３に示した構成ＡＤ変換回路２の構成では、ラッチ制御回路２２とカウント部１３とによって第２の実施形態の時間検出回路を構成しているが、第２の実施形態の時間検出回路は、少なくとも、ラッチ制御回路２２を備えた構成であればよい。第２の実施形態の時間検出回路は、ラッチ起動指示信号ＬＡＴＳＴＲＴの経路にも遅延回路（＝遅延回路２２１２）を備えた構成の一例である。

なお、第２の実施形態の時間検出回路を備えたＡＤ変換回路２の構成要素には、第１の実施形態の時間検出回路を備えたＡＤ変換回路１の構成要素と同様の構成要素も含まれている。従って、第２の実施形態の時間検出回路を備えたＡＤ変換回路２の構成要素において、第１の実施形態の時間検出回路を備えたＡＤ変換回路１の構成要素と同様の構成要素には、同一の符号を付与し、それぞれの構成要素に関する詳細な説明は省略する。また、ＡＤ変換回路２にも、一定の間隔で位相の異なる複数のクロック信号ＣＫを出力するクロック生成回路も備えているが、図３においては図示を省略している。なお、第２の実施形態の時間検出回路は、不図示のクロック生成回路を構成要素として含んでもよい。

比較部１１は、比較器１１１が出力した比較信号ＣＯをラッチ制御回路２２に出力する。なお、ＡＤ変換回路２でも、アナログデジタル変換を開始したタイミングから比較信号ＣＯの論理が反転するまでの期間が、アナログ信号Ｖｉｎの大きさを表すタイムインターバルの長さである。

ラッチ制御回路２２は、パルス生成回路２２１と、ラッチ部２２２とを備えている。パルス生成回路２２１は、遅延回路２２１１と、遅延回路２２１２と、ＲＳフリップフロップ１２１２とを備えている。また、ラッチ部２２２は、否定論理和回路（以下、「ＮＯＲ回路」という）２２２１と、ラッチ回路１２２２とを備えている。なお、ラッチ制御回路２２内のそれぞれの構成要素は、電源Ｖｌａｔで動作する。

パルス生成回路２２１は、比較部１１から入力された比較信号ＣＯに基づいて、ラッチ部２２２がクロック生成回路（不図示）から出力された位相の異なる複数のクロック信号ＣＫの論理状態（位相状態）を保持（ラッチ）するタイミングを制御するための制御信号（ラッチ起動指示信号ＬＡＴＳＴＲＴおよびラッチ実行指示信号ＬＡＴＳＴＯＰ）を生成し、ラッチ部２２２に出力する。

遅延回路２２１１は、比較部１１から入力された比較信号ＣＯを予め定めた時間だけ遅延および反転させた遅延信号ＤＬＹＯＵＴをＲＳフリップフロップ１２１２に出力する。遅延回路２２１１は、比較信号ＣＯが“Ｈｉｇｈ”レベルであると判定する入力閾値電圧Ｖｔｈが高いＩＮＶ回路ＩＮＶ＿ＨＶｔｈを１つ備えている。図３には、５つのＩＮＶ回路が直列に接続された遅延回路２２１１の構成において、１つ目（初段）のＩＮＶ回路が高い入力閾値電圧ＶｔｈのＩＮＶ回路ＩＮＶ＿ＨＶｔｈである構成を示している。なお、遅延回路２２１１においてＩＮＶ回路ＩＮＶ＿ＨＶｔｈを配置する位置、すなわち、何段目にＩＮＶ回路ＩＮＶ＿ＨＶｔｈを配置するかは規定しない。

遅延回路２２１２は、遅延回路２２１１と同様に、比較部１１から入力された比較信号ＣＯを予め定めた時間だけ遅延および反転させた遅延信号を出力する。遅延回路２２１２は、比較信号ＣＯが“Ｈｉｇｈ”レベルであると判定する入力閾値電圧Ｖｔｈが低いＩＮＶ回路ＩＮＶ＿ＬＶｔｈを１つ備えている。図３には、５つのＩＮＶ回路が直列に接続された遅延回路２２１２の構成において、１つ目（初段）のＩＮＶ回路が低い入力閾値電圧ＶｔｈのＩＮＶ回路ＩＮＶ＿ＬＶｔｈである構成を示している。遅延回路２２１２は、比較信号ＣＯを遅延および反転させた遅延信号を、ラッチ起動指示信号ＬＡＴＳＴＲＴとしてラッチ部２２２に出力する。なお、遅延回路２２１２においてＩＮＶ回路ＩＮＶ＿ＬＶｔｈを配置する位置、すなわち、何段目にＩＮＶ回路ＩＮＶ＿ＬＶｔｈを配置するかは規定しない。

パルス生成回路２２１では、遅延回路２２１１に備えたＩＮＶ回路ＩＮＶ＿ＨＶｔｈと、遅延回路２２１２に備えたＩＮＶ回路ＩＮＶ＿ＬＶｔｈとにおけるそれぞれの入力閾値電圧Ｖｔｈの違いによって、同じ比較信号ＣＯから生成するそれぞれの遅延信号に時間差を持たせている。

ＲＳフリップフロップ１２１２は、遅延回路２２１１から出力された遅延信号ＤＬＹＯＵＴの論理を保持し、保持した遅延信号ＤＬＹＯＵＴの論理を表す出力信号ＲＳＯＵＴを、ラッチ実行指示信号ＬＡＴＳＴＯＰとしてラッチ部２２２に出力する。

ラッチ部２２２は、パルス生成回路２２１から出力された制御信号（ラッチ起動指示信号ＬＡＴＳＴＲＴおよびラッチ実行指示信号ＬＡＴＳＴＯＰ）に応じて、クロック生成回路（不図示）から出力された位相の異なる複数のクロック信号ＣＫの位相状態を取り込んで保持（ラッチ）する。

ＮＯＲ回路２２２１は、パルス生成回路２２１から出力されたラッチ起動指示信号ＬＡＴＳＴＲＴとラッチ実行指示信号ＬＡＴＳＴＯＰとを否定論理和し、ラッチ回路１２２２が動作する期間を表すラッチ駆動信号Ｈｏｌｄ＿Ｌを生成する。ラッチ駆動信号Ｈｏｌｄ＿Ｌは、ラッチ起動指示信号ＬＡＴＳＴＲＴが“Ｌｏｗ”レベルでラッチ実行指示信号ＬＡＴＳＴＯＰが“Ｌｏｗ”レベルのときにラッチ回路１２２２の動作が有効（イネーブル）であることを表し、その後、ラッチ実行指示信号ＬＡＴＳＴＯＰが“Ｈｉｇｈ”レベルになったときにラッチ回路１２２２の動作を無効（ディスエーブル）にしてクロック信号ＣＫの現在の位相状態を保持（ラッチ）させる信号である。ＮＯＲ回路２２２１は、生成したラッチ駆動信号Ｈｏｌｄ＿Ｌをラッチ回路１２２２に出力する。

ラッチ回路１２２２は、ＮＯＲ回路２２２１から出力されたラッチ駆動信号Ｈｏｌｄ＿Ｌに応じて、対応するクロック信号ＣＫの位相状態を取り込んで保持（ラッチ）し、保持（ラッチ）したそれぞれのクロック信号ＣＫの位相状態を表す位相情報Ｌｏｕｔをカウント部１３に出力する。また、ラッチ回路１２２２は、パルス生成回路２２１から出力されたラッチ実行指示信号ＬＡＴＳＴＯＰがクロック信号ＣＫの出力を表している期間中に、クロック信号ＣＫＯをカウント部１３に出力する。

なお、ラッチ回路１２２２の構成および動作は、第１の実施形態の時間検出回路に備えたラッチ回路１２２２、および図８に示した従来のＡＤ変換回路８に備えていたラッチ部８３２と同様である。また、カウント部１３の構成および動作は、第１の実施形態の時間検出回路に備えたカウント部１３と同様である。従って、ラッチ回路１２２２とカウント部１３との構成要素および動作に関する詳細な説明は省略する。

次に、ＡＤ変換回路２の動作について説明する。なお、ＡＤ変換回路２における通常の動作は、第１の実施形態の時間検出回路を備えたＡＤ変換回路１および図９に示した従来のＡＤ変換回路８の通常の動作と同様である。従って、ＡＤ変換回路２の通常の動作に関する詳細な説明は省略する。そして、以下の説明では、ＡＤ変換回路２を同時に複数備えている構成（例えば、カラムＡＤＣ型固体撮像装置など）において、異なる複数のＡＤ変換回路２が同時に動作することによって電源やＧＮＤが変動してしまう場合におけるＡＤ変換回路２の動作について説明する。つまり、電源やＧＮＤの変動によって従来のＡＤ変換回路８では誤動作してしまった状況（図１０参照）におけるＡＤ変換回路２の動作について説明する。

図４は、本発明の第２の実施形態の時間検出回路における動作の一例を示したタイミングチャートである。図４に示したタイミングチャートは、図２に示した第１の実施形態の時間検出回路を備えたＡＤ変換回路１における動作と同様に、例えば、カラムＡＤＣ型固体撮像装置など、ＡＤ変換回路２を同時に複数備えている構成において、いずれか１つのＡＤ変換回路２にアナログ信号Ｖｉｎ＿ｉが入力され、他の複数のＡＤ変換回路２にアナログ信号Ｖｉｎ＿ｏが入力された場合の動作タイミングの一例を示している。以下の説明においては、アナログ信号Ｖｉｎ＿ｉが入力されたいずれか１つのＡＤ変換回路２を「ＡＤ変換回路２ｉ」といい、アナログ信号Ｖｉｎ＿ｏが入力された他の複数のＡＤ変換回路２を「ＡＤ変換回路２ｏ」という。なお、図４においては、図２に示した第１の実施形態の時間検出回路を備えたＡＤ変換回路１における動作と同様に、ＡＤ変換回路２ｉに備えた第２の実施形態の時間検出回路の構成要素であるラッチ制御回路２２内のそれぞれの信号のタイミングのみを示している。

まず、タイミングｔ０から、それぞれのＡＤ変換回路２がアナログデジタル変換を開始する。ここで、ＡＤ変換回路２ｉの比較部１１内の比較器１１１は、アナログ信号Ｖｉｎ＿ｉの電位とランプ波Ｖｒａｍｐの電位との比較を行い、ＡＤ変換回路２ｏの比較部１１内の比較器１１１は、アナログ信号Ｖｉｎ＿ｏの電位とランプ波Ｖｒａｍｐの電位との比較を行う。

その後、アナログ信号Ｖｉｎ＿ｉの電位とランプ波Ｖｒａｍｐの電位とが一致したタイミングｔ１から、ＡＤ変換回路２ｉの比較部１１内の比較器１１１は、比較信号ＣＯの論理の反転を開始する。そして、比較信号ＣＯのレベルが遅延回路２２１２内のＩＮＶ回路ＩＮＶ＿ＬＶｔｈの低い入力閾値電圧Ｖｔｈとなったタイミングｔ２のときから、遅延回路２２１２内のそれぞれのＩＮＶ回路が比較信号ＣＯを順次反転させ、ラッチ起動指示信号ＬＡＴＳＴＲＴが“Ｌｏｗ”レベルとなる。これにより、ラッチ部２２２内のＮＯＲ回路２２２１が、ラッチ駆動信号Ｈｏｌｄ＿Ｌを“Ｈｉｇｈ”レベルにする。これにより、ＡＤ変換回路２ｉのラッチ部２２２内のラッチ回路１２２２が、クロック信号ＣＫの位相状態の取り込み動作を開始する。

また、比較信号ＣＯのレベルが遅延回路２２１１内のＩＮＶ回路ＩＮＶ＿ＨＶｔｈの高い入力閾値電圧Ｖｔｈとなったタイミングｔ３のときから、遅延回路２２１１内のそれぞれのＩＮＶ回路が比較信号ＣＯを順次反転させ、遅延信号ＤＬＹＯＵＴが“Ｌｏｗ”レベルとなる。これに応じてＲＳフリップフロップ１２１２が出力するラッチ実行指示信号ＬＡＴＳＴＯＰが“Ｈｉｇｈ”レベルになる。これにより、ＮＯＲ回路２２２１が出力するラッチ駆動信号Ｈｏｌｄ＿Ｌが“Ｌｏｗ”レベルになる。

これにより、ＡＤ変換回路２ｉのラッチ部２２２内のラッチ回路１２２２が、クロック信号ＣＫの位相状態を保持（ラッチ）する。ここまでのＡＤ変換回路２ｉの動作は、正常な動作である。

その後、アナログ信号Ｖｉｎ＿ｏの電位とランプ波Ｖｒａｍｐの電位とが一致したタイミングｔ４で、ＡＤ変換回路２ｏが同時に動作する。これにより、ＡＤ変換回路２ｉの電源Ｖｃｍｐと電源Ｖｌａｔとの電位がＧＮＤのレベル付近まで低下することもある。この場合、電源Ｖｃｍｐと電源Ｖｌａｔとの電位の低下に応じて、ＡＤ変換回路２ｉの比較部１１内の比較器１１１が出力している比較信号ＣＯや、パルス生成回路２２１内のＲＳフリップフロップ１２１２が出力しているラッチ実行指示信号ＬＡＴＳＴＯＰも、レベルが低下する。

その後、ＡＤ変換回路２ｉの電源Ｖｃｍｐと電源Ｖｌａｔとの電位が元の状態に戻り始める。これにより、ＡＤ変換回路２ｉの比較部１１内の比較器１１１が出力する比較信号ＣＯが、電源Ｖｃｍｐと電源Ｖｌａｔとの電位の戻りに応じて“Ｈｉｇｈ”レベルに戻っていく。

ここで、比較器１１１の応答速度の特性が、図１０に示した従来のＡＤ変換回路８と同様である場合を考える。より具体的には、比較信号ＣＯが“Ｈｉｇｈ”レベルに戻るタイミングが、電源Ｖｃｍｐの電位が戻るタイミングよりも遅い場合を考える。

まず、電源Ｖｃｍｐと電源Ｖｌａｔとの電位が戻っている途中の遅延回路２２１１と遅延回路２２１２との動作について説明する。遅延回路２２１２内のＩＮＶ回路ＩＮＶ＿ＬＶｔｈは、比較信号ＣＯのレベルが低いレベル（“Ｌｏｗ”レベル）に低下することにより、“Ｈｉｇｈ”レベルを出力するように動作する。しかし、ＩＮＶ回路ＩＮＶ＿ＬＶｔｈは、電源Ｖｌａｔの電位が低下しているため、“Ｈｉｇｈ”レベルを出力することができず、電源Ｖｌａｔの電位が戻るタイミングと共に“Ｈｉｇｈ”レベルになっていく。これにより、電源Ｖｌａｔの電位が戻るタイミングと共にラッチ起動指示信号ＬＡＴＳＴＲＴも“Ｈｉｇｈ”レベルになっていく。そして、遅延回路２２１２は、比較信号ＣＯのレベルがＩＮＶ回路ＩＮＶ＿ＬＶｔｈの低い入力閾値電圧Ｖｔｈとなったタイミングｔ５のときに、ラッチ起動指示信号ＬＡＴＳＴＲＴを“Ｌｏｗ”レベルに戻す。

また、遅延回路２２１１内のＩＮＶ回路ＩＮＶ＿ＨＶｔｈも、比較信号ＣＯのレベルが低いレベル（“Ｌｏｗ”レベル）に低下することにより、“Ｈｉｇｈ”レベルを出力するように動作する。しかし、ＩＮＶ回路ＩＮＶ＿ＨＶｔｈも、遅延回路２２１２内のＩＮＶ回路ＩＮＶ＿ＬＶｔｈと同様に電源Ｖｌａｔの電位が低下しているため、“Ｈｉｇｈ”レベルを出力することができず、電源Ｖｌａｔの電位が戻るタイミングと共に“Ｈｉｇｈ”レベルになっていく。これにより、電源Ｖｌａｔの電位が戻るタイミングと共に遅延信号ＤＬＹＯＵＴも“Ｈｉｇｈ”レベルになっていく。そして、遅延回路２２１１は、比較信号ＣＯのレベルがＩＮＶ回路ＩＮＶ＿ＨＶｔｈの高い入力閾値電圧Ｖｔｈとなったタイミングｔ６のときに、遅延信号ＤＬＹＯＵＴを“Ｌｏｗ”レベルに戻す。なお、図４を見てわかるように、パルス生成回路２２１では、遅延回路２２１１に備えたＩＮＶ回路ＩＮＶ＿ＨＶｔｈと、遅延回路２２１２に備えたＩＮＶ回路ＩＮＶ＿ＬＶｔｈとのそれぞれの入力閾値電圧Ｖｔｈの違いから、遅延回路２２１１が出力する遅延信号ＤＬＹＯＵＴの方が、電源Ｖｌａｔの電位が戻るタイミングに応じてより高いレベルまで上昇する。

続いて、電源Ｖｃｍｐと電源Ｖｌａｔとの電位が戻っている途中のＲＳフリップフロップ１２１２内の構成要素の動作について説明する。ＲＳフリップフロップ１２１２を構成するラッチ実行指示信号ＬＡＴＳＴＯＰを出力するＮＡＮＤ回路は、“Ｈｉｇｈ”レベルを出力しているが、電源Ｖｌａｔの電位の低下によって、ラッチ実行指示信号ＬＡＴＳＴＯＰがＧＮＤのレベル付近まで低下する。このとき、リセット信号ＲＳＴ＿ＦＦが入力されたＮＡＮＤ回路は、“Ｌｏｗ”レベルを出力しているが、ラッチ実行指示信号ＬＡＴＳＴＯＰのレベルが低いレベル（“Ｌｏｗ”レベル）に低下することにより、“Ｈｉｇｈ”レベルを出力するように動作する。しかし、リセット信号ＲＳＴ＿ＦＦが入力されたＮＡＮＤ回路は、電源Ｖｌａｔの電位が低下しているため、“Ｈｉｇｈ”レベルを出力することができず、“Ｌｏｗ”レベルのまま出力が変化しない。このため、ラッチ実行指示信号ＬＡＴＳＴＯＰを出力するＮＡＮＤ回路は、リセット信号ＲＳＴ＿ＦＦが入力されたＮＡＮＤ回路の出力によって、“Ｈｉｇｈ”レベルを出力するように動作し、電源Ｖｌａｔの電位が戻るタイミングと共に“Ｈｉｇｈ”レベルに戻っていく。従って、ＲＳフリップフロップ１２１２が出力しているラッチ実行指示信号ＬＡＴＳＴＯＰが“Ｈｉｇｈ”レベルに戻るタイミングは、電源Ｖｃｍｐや電源Ｖｌａｔの電位が戻るタイミングよりも遅くなることはない。図４には、ラッチ実行指示信号ＬＡＴＳＴＯＰの波形に合わせて、遅延回路２２１２が出力するラッチ起動指示信号ＬＡＴＳＴＲＴの波形を一点鎖線で示している。

なお、パルス生成回路２２１内の遅延回路２２１１が出力する遅延信号ＤＬＹＯＵＴの変化は、上述したように、電源Ｖｌａｔの電位が戻るのと同様のタイミングであるため、ＲＳフリップフロップ１２１２が出力するラッチ実行指示信号ＬＡＴＳＴＯＰに影響しない。つまり、タイミングｔ６のときに遅延信号ＤＬＹＯＵＴが“Ｌｏｗ”レベルになったときには、ＲＳフリップフロップ１２１２が出力するラッチ実行指示信号ＬＡＴＳＴＯＰは“Ｈｉｇｈ”レベルになっている。

これらのことから、ラッチ部２２２内のＮＯＲ回路２２２１は、電源Ｖｌａｔとの電位が戻っている途中のラッチ起動指示信号ＬＡＴＳＴＲＴやラッチ実行指示信号ＬＡＴＳＴＯＰによってラッチ駆動信号Ｈｏｌｄ＿Ｌを“Ｈｉｇｈ”レベルにすることなく、“Ｌｏｗ”レベルのラッチ駆動信号Ｈｏｌｄ＿Ｌを出力し続けることになる。

従って、ＡＤ変換回路２ｉのラッチ部２２２内のラッチ回路１２２２は、ＡＤ変換回路２ｉの電源Ｖｃｍｐと電源Ｖｌａｔとの電位が変動した場合でも、このときのクロック信号ＣＫの位相状態を保持（ラッチ）してしまうことはない。つまり、ＡＤ変換回路２ｉは、ＡＤ変換回路２ｏが同時に動作することによってタイミングｔ４〜タイミングｔ６の間で発生した電源Ｖｃｍｐと電源Ｖｌａｔとの電位の変動によって誤動作することがない。

第２の実施形態によれば、比較信号ＣＯ（＝ラッチ起動指示信号ＬＡＴＳＴＲＴ）の経路には、入力信号の論理値に応じて第３の出力信号（遅延信号）の論理値が定まり、第１のタイミング（比較信号ＣＯのレベルが高い入力閾値電圧Ｖｔｈとなったタイミングｔ３）と異なる所定の第２のタイミング（比較信号ＣＯのレベルが低い入力閾値電圧Ｖｔｈとなったタイミングｔ２）で、入力信号の論理値に応じた論理値に切り替えた遅延信号を出力する第２の論理素子（遅延回路２２１２）、が配置され、比較信号ＣＯのレベルが低い入力閾値電圧Ｖｔｈとなったタイミングｔ２は、同じ信号が第１の論理素子（遅延回路２２１１）と遅延回路２２１２との入力信号として同時に入力された場合に、第１の出力信号（遅延信号ＤＬＹＯＵＴ）の論理値が切り替わるタイミングよりも前に遅延信号の論理値が切り替わるタイミングである時間検出回路（少なくとも、ラッチ制御回路２２）が構成される。

また、第２の実施形態によれば、遅延回路２２１１は、入力信号として入力された比較信号ＣＯの電位が所定の第１の閾値（高い入力閾値電圧Ｖｔｈ）を横切ったタイミングで、比較信号ＣＯの論理値に応じた論理値に切り替えた遅延信号ＤＬＹＯＵＴを出力し、遅延回路２２１２は、入力信号として入力された比較信号ＣＯの電位が所定の高い入力閾値電圧Ｖｔｈと異なる第２の閾値（低い入力閾値電圧Ｖｔｈ）を横切ったタイミングで、比較信号ＣＯの論理値に応じた論理値に切り替えた遅延信号を出力し、低い入力閾値電圧Ｖｔｈは、同じ比較信号ＣＯが遅延回路２２１１と遅延回路２２１２との入力信号として同時に入力された場合に、遅延信号ＤＬＹＯＵＴの論理値が切り替わるタイミングよりも前のタイミングで遅延信号の論理値が切り替わる閾値であるラッチ制御回路２２が構成される。

このように、第２の実施形態の時間検出回路を備えたＡＤ変換回路２でも、第１の実施形態の時間検出回路を備えたＡＤ変換回路１と同様に、ＡＤ変換回路２を同時に複数備えている構成（例えば、カラムＡＤＣ型固体撮像装置など）において、異なる複数のＡＤ変換回路２が同時に動作して電源やＧＮＤが変動した場合でも誤動作することがない。つまり、第２の実施形態の時間検出回路でも、ラッチ制御回路２２内のパルス生成回路２２１の構成、特に、ラッチ実行指示信号ＬＡＴＳＴＯＰを生成する経路にＲＳフリップフロップ１２１２を備えることによって、電源やＧＮＤの変動に影響されることなく、アナログ信号Ｖｉｎの大きさを表すタイムインターバルの長さを正常に検出することができる。

しかも、パルス生成回路２２１でも、第１の実施形態の時間検出回路を備えたＡＤ変換回路１と同様に、ラッチ起動指示信号ＬＡＴＳＴＲＴからラッチ実行指示信号ＬＡＴＳＴＯＰまでの短い期間のみ、ラッチ部２２２内のラッチ回路１２２２を動作させ、それ以外の期間は停止させる。これにより、第２の実施形態の時間検出回路を備えたＡＤ変換回路２でも、第１の実施形態の時間検出回路を備えたＡＤ変換回路１と同様の効果を得ることができる。つまり、アナログデジタル変換の分解能を維持しつつ、低消費電力化を実現することができる。

なお、図３に示した第２の実施形態の時間検出回路においても、パルス生成回路２２１内にＲＳフリップフロップ１２１２を備える構成を示したが、第１の実施形態の時間検出回路と同様に、ＲＳフリップフロップ１２１２と同様の動作をする回路要素であれば、異なるフリップフロップや、異なる回路要素の組み合わせによって、同様の動作を実現してもよい。

また、図３に示した第２の実施形態の時間検出回路におけるそれぞれの遅延回路を構成するＩＮＶ回路の個数も、図３に示した構成に限定されるものではない。ただし、第２の実施形態の時間検出回路では、ラッチ駆動信号Ｈｏｌｄ＿Ｌの“Ｈｉｇｈ”レベルのパルス幅を確保する、すなわち、ラッチ起動指示信号ＬＡＴＳＴＲＴからラッチ実行指示信号ＬＡＴＳＴＯＰまでの時間を確保するため、少なくとも、入力閾値電圧Ｖｔｈが高いＩＮＶ回路ＩＮＶ＿ＨＶｔｈを遅延回路２２１１に、入力閾値電圧Ｖｔｈが低いＩＮＶ回路ＩＮＶ＿ＬＶｔｈを遅延回路２２１２に、それぞれ備える必要がある。

また、図３に示した第２の実施形態の時間検出回路においては、それぞれの遅延回路に備えるいずれかのＩＮＶ回路の入力閾値電圧Ｖｔｈの違いによって、同じ比較信号ＣＯから生成するそれぞれの遅延信号に時間差を持たせる場合について説明した。しかし、それぞれの遅延信号に時間差を持たせる方法は、第２の実施形態において説明した方法に限定されるものではない。例えば、遅延回路に備えるＩＮＶ回路の個数（段数）を、それぞれの遅延回路で異なる個数（段数）にすることによっても、それぞれの遅延信号に時間差を持たせることができる。この場合、遅延回路２２１１に備えるＩＮＶ回路の個数（段数）を、遅延回路２２１２に備えるＩＮＶ回路の個数（段数）よりも多くすることによって、ラッチ起動指示信号ＬＡＴＳＴＲＴからラッチ実行指示信号ＬＡＴＳＴＯＰまでの時間、すなわち、ラッチ駆動信号Ｈｏｌｄ＿Ｌの“Ｈｉｇｈ”レベルのパルス幅を確保することができる。

なお、図１に示した第１の実施形態の時間検出回路、および図３に示した第２の実施形態の時間検出回路の構成では、ＲＳフリップフロップ１２１２を遅延回路の後段に配置した構成を示したが、ＲＳフリップフロップ１２１２の配置は、図１および図２に示した配置に限定されるものではく、遅延回路の前段にＲＳフリップフロップ１２１２を配置してもよい。

（第３の実施形態）
次に、本発明のさらに他の実施形態について説明する。図５は、本発明の第３の実施形態の時間検出回路を備えたＡＤ変換回路の概略構成を示したブロック図である。図５に示したＡＤ変換回路３は、比較部３１と、ラッチ制御回路３２と、カウント部１３とを備えている。なお、図５に示した構成ＡＤ変換回路３の構成では、ラッチ制御回路３２とカウント部１３とによって第３の実施形態の時間検出回路を構成しているが、第３の実施形態の時間検出回路は、少なくとも、ラッチ制御回路３２を備えた構成であればよい。第３の実施形態の時間検出回路は、ＲＳフリップフロップを遅延回路の前段に配置した構成の一例である。

なお、第３の実施形態の時間検出回路を備えたＡＤ変換回路３の構成要素には、第１の実施形態の時間検出回路を備えたＡＤ変換回路１、または第２の実施形態の時間検出回路を備えたＡＤ変換回路２の構成要素と同様の構成要素も含まれている。従って、第３の実施形態の時間検出回路を備えたＡＤ変換回路３の構成要素において、第１または第２の実施形態の時間検出回路を備えたＡＤ変換回路の構成要素と同様の構成要素には、同一の符号を付与し、それぞれの構成要素に関する詳細な説明は省略する。また、ＡＤ変換回路３にも、一定の間隔で位相の異なる複数のクロック信号ＣＫを出力するクロック生成回路も備えているが、図５においては図示を省略している。なお、第３の実施形態の時間検出回路は、不図示のクロック生成回路を構成要素として含んでもよい。

比較部３１は、比較器１１１とＩＮＶ回路３１２とを備えている。比較部３１は、比較器１１１が出力した出力信号をＩＮＶ回路３１２で反転し、比較信号ＣＯとしてラッチ制御回路３２に出力する。なお、ＡＤ変換回路３でも、アナログデジタル変換を開始したタイミングから比較信号ＣＯの論理が反転するまでの期間が、アナログ信号Ｖｉｎの大きさを表すタイムインターバルの長さである。なお、比較部３１内のそれぞれの構成要素は、電源Ｖｃｍｐで動作する。

ラッチ制御回路３２は、パルス生成回路３２１と、ラッチ部２２２とを備えている。パルス生成回路３２１は、ＲＳフリップフロップ１２１２と、遅延回路３２１２とを備えている。また、ラッチ部２２２は、ＮＯＲ回路２２２１と、ラッチ回路１２２２とを備えている。なお、ラッチ制御回路３２内のそれぞれの構成要素は、電源Ｖｌａｔで動作する。

パルス生成回路３２１は、比較部３１から入力された比較信号ＣＯに基づいて、ラッチ部２２２がクロック生成回路（不図示）から出力された位相の異なる複数のクロック信号ＣＫの論理状態（位相状態）を保持（ラッチ）するタイミングを制御するための制御信号（ラッチ起動指示信号ＬＡＴＳＴＲＴおよびラッチ実行指示信号ＬＡＴＳＴＯＰ）を生成し、ラッチ部２２２に出力する。

ＲＳフリップフロップ１２１２は、比較部３１から入力された比較信号ＣＯの論理を保持し、保持した比較信号ＣＯの論理を表す出力信号ＲＳＯＵＴを、遅延回路３２１２に出力する。

なお、上述したように、パルス生成回路３２１では、第１または第２の実施形態の時間検出回路に備えたパルス生成回路と異なり、ＲＳフリップフロップ１２１２を、遅延回路３２１２よりも前、すなわち、比較信号ＣＯが入力される側に配置している。この配置に伴って、比較部３１内にはＩＮＶ回路３１２が追加されている。これは、ＲＳフリップフロップ１２１２が、入力信号（＝比較信号ＣＯ）の“Ｌｏｗ”レベル（立ち下がり）に応答するＮＡＮＤ回路で構成されたフリップフロップであるからである。従って、ＲＳフリップフロップ１２１２の構成によっては、比較部３１内にＩＮＶ回路３１２を備えない構成になる。

遅延回路３２１２は、ＲＳフリップフロップ１２１２から入力された出力信号ＲＳＯＵＴを予め定めた時間だけ遅延および反転させた遅延信号を出力する。遅延回路３２１２は、出力信号ＲＳＯＵＴを遅延および反転させた遅延信号を、ラッチ実行指示信号ＬＡＴＳＴＯＰとしてラッチ部２２２に出力する。図５には、４つのＩＮＶ回路が直列に接続された遅延回路３２１２の構成を示している。

ラッチ部２２２は、パルス生成回路３２１から出力された制御信号（ラッチ起動指示信号ＬＡＴＳＴＲＴおよびラッチ実行指示信号ＬＡＴＳＴＯＰ）に応じて、クロック生成回路（不図示）から出力された位相の異なる複数のクロック信号ＣＫの位相状態を取り込んで保持（ラッチ）する。

なお、ラッチ部２２２とカウント部１３との構成および動作は、第２の実施形態の時間検出回路と同様である。従って、ラッチ部２２２とカウント部１３との構成要素および動作に関する詳細な説明は省略する。

次に、ＡＤ変換回路３の動作について説明する。なお、ＡＤ変換回路３における通常の動作は、第１または第２の実施形態の時間検出回路を備えたＡＤ変換回路、および図９に示した従来のＡＤ変換回路８の通常の動作と同様である。従って、ＡＤ変換回路３の通常の動作に関する詳細な説明は省略する。そして、以下の説明では、第１および第２の実施形態と同様に、ＡＤ変換回路３を同時に複数備えている構成（例えば、カラムＡＤＣ型固体撮像装置など）において、異なる複数のＡＤ変換回路３が同時に動作することによって電源やＧＮＤが変動してしまう場合におけるＡＤ変換回路３の動作について説明する。つまり、電源やＧＮＤの変動によって従来のＡＤ変換回路８では誤動作してしまった状況（図１０参照）におけるＡＤ変換回路３の動作について説明する。

図６は、本発明の第３の実施形態の時間検出回路における動作の一例を示したタイミングチャートである。図６に示したタイミングチャートは、図２に示した第１の実施形態および図４に示した第２の実施形態の時間検出回路を備えたＡＤ変換回路における動作と同様に、例えば、カラムＡＤＣ型固体撮像装置など、ＡＤ変換回路３を同時に複数備え、いずれか１つのＡＤ変換回路３にアナログ信号Ｖｉｎ＿ｉが入力され、他の複数のＡＤ変換回路３にアナログ信号Ｖｉｎ＿ｏが入力された場合の動作タイミングの一例を示している。以下の説明においては、アナログ信号Ｖｉｎ＿ｉが入力されたいずれか１つのＡＤ変換回路３を「ＡＤ変換回路３ｉ」といい、アナログ信号Ｖｉｎ＿ｏが入力された他の複数のＡＤ変換回路３を「ＡＤ変換回路３ｏ」という。なお、図６においては、図２に示した第１の実施形態および図４に示した第２の実施形態の時間検出回路を備えたＡＤ変換回路における動作と同様に、ＡＤ変換回路３ｉに備えた第３の実施形態の時間検出回路の構成要素であるラッチ制御回路３２内のそれぞれの信号のタイミングのみを示している。

まず、タイミングｔ０から、それぞれのＡＤ変換回路３がアナログデジタル変換を開始する。ここで、ＡＤ変換回路３ｉの比較部３１内の比較器１１１は、アナログ信号Ｖｉｎ＿ｉの電位とランプ波Ｖｒａｍｐの電位との比較を行い、ＡＤ変換回路３ｏの比較部３１内の比較器１１１は、アナログ信号Ｖｉｎ＿ｏの電位とランプ波Ｖｒａｍｐの電位との比較を行う。

その後、アナログ信号Ｖｉｎ＿ｉの電位とランプ波Ｖｒａｍｐの電位とが一致したタイミングｔ１から、ＡＤ変換回路３ｉの比較部３１内の比較器１１１は、出力信号の論理の反転を開始し、さらにＩＮＶ回路３１２が出力信号の論理を反転して比較信号ＣＯとして出力する。そして、比較信号ＣＯ、つまり、ラッチ起動指示信号ＬＡＴＳＴＲＴのレベルがラッチ部２２２内のＮＯＲ回路２２２１の入力閾値電圧となったタイミングｔ２のときに、ラッチ駆動信号Ｈｏｌｄ＿Ｌが“Ｈｉｇｈ”レベルとなる。これにより、ＡＤ変換回路３ｉのラッチ部２２２内のラッチ回路１２２２が、クロック信号ＣＫの位相状態の取り込み動作を開始する。

また、比較信号ＣＯのレベルがＲＳフリップフロップ１２１２の入力閾値電圧となったタイミングｔ２のときに、出力信号ＲＳＯＵＴが“Ｈｉｇｈ”レベルとなる。そして、タイミングｔ２のときから、パルス生成回路３２１内の遅延回路３２１２に備えたＩＮＶ回路が、出力信号ＲＳＯＵＴを順次反転させることによって、出力信号ＲＳＯＵＴを予め定めた時間だけ遅延および反転させ、タイミングｔ３のときに、ラッチ実行指示信号ＬＡＴＳＴＯＰが“Ｈｉｇｈ”レベルになる。これにより、ＮＯＲ回路２２２１が出力するラッチ駆動信号Ｈｏｌｄ＿Ｌが“Ｌｏｗ”レベルになる。

これにより、ＡＤ変換回路３ｉのラッチ部２２２内のラッチ回路１２２２が、クロック信号ＣＫの位相状態を保持（ラッチ）する。ここまでのＡＤ変換回路３ｉの動作は、正常な動作である。

その後、アナログ信号Ｖｉｎ＿ｏの電位とランプ波Ｖｒａｍｐの電位とが一致したタイミングｔ４で、ＡＤ変換回路３ｏが同時に動作する。これにより、ＡＤ変換回路３ｉの電源Ｖｃｍｐと電源Ｖｌａｔとの電位がＧＮＤのレベル付近まで低下することもある。この場合、電源Ｖｃｍｐと電源Ｖｌａｔとの電位の低下に応じて、パルス生成回路３２１内のＲＳフリップフロップ１２１２が出力している出力信号ＲＳＯＵＴや、遅延回路３２１２が出力するラッチ実行指示信号ＬＡＴＳＴＯＰも、レベルが低下する。

その後、ＡＤ変換回路３ｉの電源Ｖｃｍｐと電源Ｖｌａｔとの電位が元の状態に戻り始める。これにより、出力信号ＲＳＯＵＴやラッチ実行指示信号ＬＡＴＳＴＯＰも、電源Ｖｃｍｐと電源Ｖｌａｔとの電位の戻りに応じて“Ｈｉｇｈ”レベルに戻っていく。

ここで、比較器１１１の応答速度の特性が、図１０に示した従来のＡＤ変換回路８と同様である場合を考える。より具体的には、比較部３１内の比較器１１１が出力する出力信号が“Ｈｉｇｈ”レベルに戻るタイミングが、電源Ｖｃｍｐの電位が戻るタイミングよりも遅い場合を考える。さらに詳細には、比較部３１内の比較器１１１が出力する出力信号の“Ｈｉｇｈ”レベルへの戻りが遅いため、比較部３１内のＩＮＶ回路３１２が、出力信号が“Ｈｉｇｈ”レベルに戻るタイミングに応じて、電位が戻っている途中の電源Ｖｃｍｐの電位と同様の高いレベル（“Ｈｉｇｈ”レベル）を出力してしまい、タイミングｔ５のときに“Ｌｏｗ”レベルに戻る場合を考える。

まず、電源Ｖｃｍｐと電源Ｖｌａｔとの電位が戻っている途中のＲＳフリップフロップ１２１２内の構成要素の動作について説明する。ＲＳフリップフロップ１２１２を構成するリセット信号ＲＳＴ＿ＦＦが入力されたＮＡＮＤ回路は、“Ｌｏｗ”レベルを出力しているが、出力信号ＲＳＯＵＴのレベルが低いレベル（“Ｌｏｗ”レベル）に低下することにより、“Ｈｉｇｈ”レベルを出力するように動作する。しかし、リセット信号ＲＳＴ＿ＦＦが入力されたＮＡＮＤ回路は、電源Ｖｌａｔの電位が低下しているため、“Ｈｉｇｈ”レベルを出力することができず、“Ｌｏｗ”レベルのまま出力が変化しない。このため、出力信号ＲＳＯＵＴを出力するＮＡＮＤ回路は、リセット信号ＲＳＴ＿ＦＦが入力されたＮＡＮＤ回路の出力によって、“Ｈｉｇｈ”レベルを出力するように動作し、電源Ｖｌａｔの電位が戻るタイミングと共に“Ｈｉｇｈ”レベルに戻っていく。従って、ＲＳフリップフロップ１２１２が出力している出力信号ＲＳＯＵＴが“Ｈｉｇｈ”レベルに戻るタイミングは、電源Ｖｃｍｐや電源Ｖｌａｔの電位が戻るタイミングよりも遅くなることはない。

続いて、電源Ｖｃｍｐと電源Ｖｌａｔとの電位が戻っている途中の遅延回路３２１２の動作について説明する。遅延回路３２１２は、“Ｈｉｇｈ”レベルを出力しているが、電源Ｖｌａｔの電位が低下しているため、“Ｈｉｇｈ”レベルを出力することができず、電源Ｖｌａｔの電位が戻るタイミングと共に“Ｈｉｇｈ”レベルに戻っていく。従って、遅延回路３２１２が出力しているラッチ実行指示信号ＬＡＴＳＴＯＰが“Ｈｉｇｈ”レベルに戻るタイミングは、電源Ｖｃｍｐや電源Ｖｌａｔの電位が戻るタイミングよりも遅くなることはない。図６には、ラッチ実行指示信号ＬＡＴＳＴＯＰの波形に合わせて、比較部３１内のＩＮＶ回路３１２が出力する比較信号ＣＯ（＝ラッチ起動指示信号ＬＡＴＳＴＲＴ）の波形を一点鎖線で示している。

これらのことから、ラッチ部２２２内のＮＯＲ回路２２２１は、電源Ｖｌａｔとの電位が戻っている途中のラッチ起動指示信号ＬＡＴＳＴＲＴやラッチ実行指示信号ＬＡＴＳＴＯＰによってラッチ駆動信号Ｈｏｌｄ＿Ｌを“Ｈｉｇｈ”レベルにすることなく、“Ｌｏｗ”レベルのラッチ駆動信号Ｈｏｌｄ＿Ｌを出力し続けることになる。

従って、ＡＤ変換回路３ｉのラッチ部２２２内のラッチ回路１２２２は、ＡＤ変換回路３ｉの電源Ｖｃｍｐと電源Ｖｌａｔとの電位が変動した場合でも、このときのクロック信号ＣＫの位相状態を保持（ラッチ）してしまうことはない。つまり、ＡＤ変換回路３ｉは、ＡＤ変換回路３ｏが同時に動作することによってタイミングｔ４〜タイミングｔ５の間で発生した電源Ｖｃｍｐと電源Ｖｌａｔとの電位の変動によって誤動作することがない。

第３の実施形態によれば、信号維持論理回路（ＲＳフリップフロップ１２１２）は、入力信号として比較信号ＣＯが入力され、比較信号ＣＯの論理値に応じた第２の出力信号（出力信号ＲＳＯＵＴ）を出力し、第１の論理素子（遅延回路３２１２）は、ＲＳフリップフロップ１２１２の出力側の第２の信号経路（ラッチ実行指示信号ＬＡＴＳＴＯＰを生成する経路）に配置され、第１のタイミング（出力信号ＲＳＯＵＴを予め定めた時間だけ遅延および反転させたタイミングｔ３）で、出力信号ＲＳＯＵＴの論理値に応じた論理値に切り替えた第１の出力信号（遅延信号）を、ラッチ実行指示信号ＬＡＴＳＴＯＰとして出力する時間検出回路（少なくとも、ラッチ制御回路３２）が構成される。

このように、第３の実施形態の時間検出回路を備えたＡＤ変換回路３でも、第１および第２の実施形態の時間検出回路を備えたＡＤ変換回路と同様に、ＡＤ変換回路３を同時に複数備えている構成（例えば、カラムＡＤＣ型固体撮像装置など）において、異なる複数のＡＤ変換回路３が同時に動作して電源やＧＮＤが変動した場合でも誤動作することがない。つまり、第３の実施形態の時間検出回路でも、ラッチ制御回路３２内のパルス生成回路３２１の構成、特に、ラッチ実行指示信号ＬＡＴＳＴＯＰを生成する経路にＲＳフリップフロップ１２１２を備えることによって、電源やＧＮＤの変動に影響されることなく、アナログ信号Ｖｉｎの大きさを表すタイムインターバルの長さを正常に検出することができる。

しかも、パルス生成回路３２１でも、第１および第２の実施形態の時間検出回路を備えたＡＤ変換回路と同様に、ラッチ起動指示信号ＬＡＴＳＴＲＴからラッチ実行指示信号ＬＡＴＳＴＯＰまでの短い期間のみ、ラッチ部２２２内のラッチ回路１２２２を動作させ、それ以外の期間は停止させる。これにより、第３の実施形態の時間検出回路を備えたＡＤ変換回路３でも、第１および第２の実施形態の時間検出回路を備えたＡＤ変換回路と同様の効果を得ることができる。つまり、アナログデジタル変換の分解能を維持しつつ、低消費電力化を実現することができる。

なお、図５に示した第３の実施形態の時間検出回路においても、パルス生成回路３２１内にＲＳフリップフロップ１２１２を備える構成を示したが、第１および第２の実施形態の時間検出回路と同様に、ＲＳフリップフロップ１２１２と同様の動作をする回路要素であれば、異なるフリップフロップや、異なる回路要素の組み合わせによって、同様の動作を実現してもよい。

また、図５に示した第３の実施形態の時間検出回路に備えた遅延回路３２１２を構成するＩＮＶ回路の個数も、図５に示した構成に限定されるものではない。

また、図５に示した第３の実施形態の時間検出回路においても、ラッチ実行指示信号ＬＡＴＳＴＯＰを生成する経路のみに遅延回路３２１２を備えるのではなく、第２の実施形態の時間検出回路と同様に、比較信号ＣＯ（＝ラッチ起動指示信号ＬＡＴＳＴＲＴ）の経路に遅延回路を備えてもよい。ただし、第３の実施形態の時間検出回路では、ラッチ駆動信号Ｈｏｌｄ＿Ｌの“Ｈｉｇｈ”レベルのパルス幅を確保する、すなわち、ラッチ起動指示信号ＬＡＴＳＴＲＴとラッチ実行指示信号ＬＡＴＳＴＯＰとの関係を維持する必要がある。

上記に述べたとおり、第１〜第３の実施形態の時間検出回路では、ラッチ実行指示信号ＬＡＴＳＴＯＰを生成する経路に入力信号の論理を保持する回路要素（第１〜第３の実施形態の時間検出回路では、ＲＳフリップフロップ１２１２）を備える。これにより、第１〜第３の実施形態の時間検出回路では、時間検出回路の電源やＧＮＤが変動した場合でも、その変動に影響されることなく、時間の長さを正常に検出することができる。

また、第１〜第３の実施形態の時間検出回路では、ラッチ起動指示信号ＬＡＴＳＴＲＴからラッチ実行指示信号ＬＡＴＳＴＯＰまでの短い期間のみ、位相の異なる複数のクロック信号ＣＫの論理状態（位相状態）の取り込み動作を行い、それ以外の期間は動作を停止する。これにより、第１〜第３の実施形態の時間検出回路では、時間の長さを検出する分解能を維持した状態で、時間の長さを検出する際の消費電力を低減することができる。

これらのことにより、第１〜第３の実施形態のいずれかの時間検出回路を備えたＡＤ変換回路では、アナログデジタル変換の分解能を維持した状態で、低消費電力化も実現することができる。しかも、第１〜第３の実施形態のいずれかの時間検出回路を備えることによって、ＡＤ変換回路の電源やＧＮＤの変動に影響されることなく、アナログデジタル変換を正常に行うことができる。このため、第１〜第３の実施形態のいずれかの時間検出回路を備えたＡＤ変換回路を固体撮像装置に配置された画素アレイ部の１列（カラム）毎に内蔵することによってカラムＡＤＣ型固体撮像装置を構成した場合でも、それぞれのＡＤ変換回路は、他のＡＤ変換回路の動作に影響を受けることがなく、アナログデジタル変換を正常に行うことができると共に、消費電力の低減を実現することができる。

（第４の実施形態）
次に、本発明の第４の実施形態について説明する。図７は、本発明の実施形態の時間検出回路を備えたＡＤ変換回路を内蔵した固体撮像装置の概略構成を示したブロック図である。図７には、第１の実施形態の時間検出回路を備えたＡＤ変換回路１を画素アレイ部の１列（カラム）毎に備えることによってカラムＡＤ変換回路を構成したカラムＡＤＣ型固体撮像装置の一例を示している。なお、第２または第３の実施形態のいずれかの時間検出回路を備えたＡＤ変換回路でカラムＡＤ変換回路を構成したカラムＡＤＣ型固体撮像装置においても、その構成は、図７に示した固体撮像装置の構成と同様である。

図７に示した固体撮像装置５００は、垂直走査回路５０１と、画素アレイ部５０２と、アナログ信号処理回路５０３と、参照信号生成部（以下、「ＤＡＣ」という）５０４と、クロック生成回路５０５と、カラムＡＤ変換回路５０６と、水平走査回路５０７と、制御回路５０８と、を備えている。

固体撮像装置５００は、画素アレイ部５０２内の各画素５１から出力されたそれぞれのアナログ信号Ｖｉｎを、アナログ信号処理回路５０３によって雑音（ノイズ）を除去した後に、カラムＡＤ変換回路５０６内に備えたそれぞれのＡＤ変換回路１によってアナログデジタル変換し、デジタル信号Ｄｏｕｔとして順次出力する。

垂直走査回路５０１は、制御回路５０８から入力された制御信号に応じて、画素アレイ部５０２内の画素５１を画素アレイ部５０２の行単位で選択し、選択した行の各画素５１で生成された光電変換信号をアナログ信号処理回路５０３に出力させる。なお、以下の説明においては、画素アレイ部５０２のある行が選択されてから、次の行が選択されるまでの期間を「水平期間」という。

画素アレイ部５０２は、複数の画素５１を二次元の行列状に配置した画素アレイである。画素５１のそれぞれは、フォトダイオードを備え、それぞれの画素５１に備えたフォトダイオードは、一定の蓄積時間内に入射した光量に応じた光電変換信号を発生する。そして、画素アレイ部５０２は、垂直走査回路５０１からの選択に応じて、選択された画素５１が発生した光電変換信号を、アナログ信号処理回路５０３に出力する。

アナログ信号処理回路５０３は、制御回路５０８から入力された制御信号に応じて、画素アレイ部５０２から入力された光電変換信号からリセット雑音と１／ｆ雑音とを除去するノイズ除去を行った後、ノイズ除去後の光電変換信号を増幅する。アナログ信号処理回路５０３は、増幅した光電変換信号（画素信号）を、アナログ信号ＶｉｎとしてカラムＡＤ変換回路５０６に出力する。

ＤＡＣ５０４は、制御回路５０８から入力された制御信号に応じて、それぞれの水平期間において、時間に対して一定の割合で電圧値が変化（減少）する参照信号（アナログ信号）であるランプ波Ｖｒａｍｐを生成する。そして、ＤＡＣ５０４は、生成したランプ波ＶｒａｍｐをカラムＡＤ変換回路５０６に出力する。

クロック生成回路５０５は、制御回路５０８から入力された制御信号に応じて、カラムＡＤ変換回路５０６がアナログデジタル変換する際に用いる、一定の間隔で位相の異なる複数のクロック信号ＣＫを生成する。そして、クロック生成回路５０５は、生成したクロック信号ＣＫをカラムＡＤ変換回路５０６に出力する。

カラムＡＤ変換回路５０６は、比較部１１と、ラッチ制御回路１２と、カウント部１３とを備えた同じ構成のＡＤ変換回路１（第１の実施形態の時間検出回路を備えたＡＤ変換回路１）を、画素アレイ部５０２の列の数だけ複数備えている。画素アレイ部５０２の各列に対応したそれぞれのＡＤ変換回路１は、制御回路５０８から入力された制御信号に応じて、それぞれの水平期間において入力されたアナログ信号Ｖｉｎをアナログデジタル変換し、アナログ信号Ｖｉｎの大きさに応じたデジタル信号Ｄｏｕｔを順次出力する。

比較部１１は、アナログ信号処理回路５０３から入力されたアナログ信号Ｖｉｎの電位と、ＤＡＣ５０４から入力されたランプ波Ｖｒａｍｐの電位とを比較し、比較信号ＣＯをラッチ制御回路１２に出力する。それぞれの比較部１１は、電源Ｖｃｍｐで動作する。

ラッチ制御回路１２は、比較部１１から入力された比較信号ＣＯに基づいて、クロック生成回路５０５から出力されたそれぞれのクロック信号ＣＫの論理状態（位相状態）を保持（ラッチ）し、保持（ラッチ）したそれぞれのクロック信号ＣＫの位相状態を表す位相情報Ｌｏｕｔをカウント部１３に出力する。また、ラッチ制御回路１２は、クロック信号ＣＫの数を計数するためのクロック信号ＣＫＯをカウント部１３に出力する。それぞれのラッチ制御回路１２は、電源Ｖｌａｔで動作する。

カウント部１３は、ラッチ制御回路１２から出力されたクロック信号ＣＫＯの数を計数する。また、カウント部１３は、ラッチ制御回路１２から出力された位相情報Ｌｏｕｔと、クロック信号ＣＫＯの数を計数したカウント値Ｃｏｕｔとに基づいて、アナログ信号Ｖｉｎの大きさを表すデジタル信号Ｄｏｕｔを生成して保持する。そして、カウント部１３は、保持したデジタル信号Ｄｏｕｔを、水平走査回路５０７による選択に応じて順次出力する。

なお、第１の実施形態の時間検出回路を備えたＡＤ変換回路１には、上述したように、クロック生成回路も備えているが、固体撮像装置５００では、図７に示したように、全てのＡＤ変換回路１に共通したクロック生成回路５０５を１つ備えている。

水平走査回路５０７は、制御回路５０８から入力された制御信号に応じて、カラムＡＤ変換回路５０６内に備えたそれぞれのＡＤ変換回路１によってアナログデジタル変換されたデジタル信号Ｄｏｕｔを、画素アレイ部５０２の列単位で選択し、選択した列のデジタル信号Ｄｏｕｔを、固体撮像装置５００に入射した光量に応じたデジタル信号Ｄｏｕｔとして順次出力させる。

制御回路５０８は、固体撮像装置５００の全体の動作を制御する。制御回路５０８は、固体撮像装置５００に備えたそれぞれの構成要素を制御するための制御信号を、それぞれの構成要素に出力する。

このような構成によって、固体撮像装置５００では、画素アレイ部５０２内の各画素５１が生成した光電変換信号に対してアナログ信号処理回路５０３が各種の信号処理を行って、アナログ信号Ｖｉｎを取得する。その後、カラムＡＤ変換回路５０６が、取得したアナログ信号Ｖｉｎを行単位でアナログデジタル変換して、デジタル信号Ｄｏｕｔを生成する。そして、水平走査回路５０７が、カラムＡＤ変換回路５０６が生成したデジタル信号Ｄｏｕｔを、列毎に順次出力することによって、画素アレイ部５０２内の全ての画素５１に対応したデジタル信号Ｄｏｕｔを出力する。

第４の実施形態によれば、入射した光量に応じた光電変換信号を発生する画素（画素５１）が、二次元の行列状に複数配置された画素アレイ部（画素アレイ部５０２）と、時間に対して一定の割合で電位が単調減少または単調増加するアナログの参照信号であるランプ波（ランプ波Ｖｒａｍｐ）を生成する参照信号生成部（ＤＡＣ５０４）と、画素アレイ部５０２の１列毎または複数列毎に配置され、画素５１が発生した光電変換信号に応じた画素信号の大きさを表すデジタル信号（デジタル信号Ｄｏｕｔ）を出力する複数のＡＤ変換回路（ＡＤ変換回路１）と、を備え、ＡＤ変換回路１のクロック生成回路（クロック生成回路５０５）は、全てのＡＤ変換回路１に共通して１つ備える固体撮像装置（固体撮像装置５００）が構成される。

上記に述べたとおり、本第４の実施形態の固体撮像装置５００では、カラムＡＤ変換回路５０６に備えたそれぞれのＡＤ変換回路として、第１〜第３の実施形態のいずれかの時間検出回路を備えたＡＤ変換回路を備える。これにより、それぞれのＡＤ変換回路は、固体撮像装置５００内の複数のＡＤ変換回路が同時に動作したことによって電源やＧＮＤが変動した場合でも、その変動に影響されることなくアナログデジタル変換を正常に行うことができる。また、それぞれのＡＤ変換回路は、アナログデジタル変換の分解能を維持した状態で、低消費電力化も実現することができる。このことにより、固体撮像装置５００の低消費電力化を実現することができる。

なお、本第４の実施形態では、時間検出回路を備えたＡＤ変換回路を画素アレイ部の１列（カラム）毎に備えることによってカラムＡＤ変換回路を構成したカラムＡＤＣ型固体撮像装置について説明した。しかし、時間検出回路や時間検出回路を備えたＡＤ変換回路を内蔵するシステム（構成）は、固体撮像装置に限定されるものではなく、他のシステム（構成）に時間検出回路や時間検出回路を備えたＡＤ変換回路を内蔵した場合でも、同様の効果を得ることができる。

なお、本第４の実施形態の固体撮像装置５００では、カラムＡＤ変換回路５０６内に、画素アレイ部５０２の列（カラム）の数だけ、同じ構成のＡＤ変換回路１を複数配置した場合について説明したが、固体撮像装置５００内に備えるＡＤ変換回路１の配置は、本第４の実施形態の固体撮像装置５００の配置に限定されるものではない。例えば、画素アレイ部５０２の複数の列（カラム）に対して１つのＡＤ変換回路１を配置した構成にすることもできる。この場合でも、本第４の実施形態の固体撮像装置５００と同様に、アナログデジタル変換の分解能を維持した状態で、低消費電力化も実現することができる。

上記に述べたように、本発明の実施形態によれば、時間検出回路において、ラッチ部が位相の異なる複数のクロック信号の位相状態の取り込み動作を終了してクロック信号の位相状態を保持（ラッチ）するタイミングを表す信号を生成する経路に、入力信号の論理を保持する回路要素（第１〜第３の実施形態の時間検出回路では、ＲＳフリップフロップ１２１２）を備える。これにより、本発明の実施形態では、時間検出回路の電源やＧＮＤが変動した場合でも、その変動に影響されてクロック信号の位相状態を保持（ラッチ）するタイミング以外で異なる位相状態を保持（ラッチ）してしまう誤動作を起こすことがなくなる。つまり、本発明の実施形態によれば、時間検出回路において、位相の異なる複数のクロック信号の位相状態を正常に保持（ラッチ）することができる。このことにより、本発明の実施形態では、時間検出回路を備えたＡＤ変換回路や、このＡＤ変換回路を備えた固体撮像装置において、アナログデジタル変換を正常に行うことができると共に、低消費電力化も実現することができる。

なお、時間検出回路の構成は、上述したように、それぞれの実施形態において示した構成に限定されるものではない。つまり、それぞれの実施形態において示した時間検出回路の機能を実現することができる構成であれば、それぞれの機能を実現するための回路要素の構成は、実施形態において示した構成に限定されるものではない。例えば、ラッチ実行指示信号ＬＡＴＳＴＯＰが反転するタイミングは、ラッチ起動指示信号ＬＡＴＳＴＲＴが反転するタイミングよりも後であるような構成であれば、時間検出回路内の回路要素の構成は、実施形態において示した構成に限定されるものではない。また、例えば、それぞれの実施形態の時間検出回路の構成では、ラッチ実行指示信号ＬＡＴＳＴＯＰを生成する経路にＲＳフリップフロップ１２１２を配置した構成について説明したが、ラッチ起動指示信号ＬＡＴＳＴＲＴを生成する経路にＲＳフリップフロップを配置してもよい。

なお、実施形態では、時間検出回路を構成するラッチ制御回路が、ラッチ部がクロック信号ＣＫの論理状態（位相状態）を保持（ラッチ）するタイミングを制御するためのラッチ起動指示信号ＬＡＴＳＴＲＴとラッチ実行指示信号ＬＡＴＳＴＯＰとをそれぞれ出力し、ラッチ回路が動作する期間を表すラッチ駆動信号Ｈｏｌｄ＿Ｌをラッチ部内で生成する構成について説明した。しかし、ラッチ駆動信号Ｈｏｌｄ＿Ｌを生成する構成は、実施形態において示した構成に限定されるものではない。例えば、ラッチ制御回路内でラッチ駆動信号Ｈｏｌｄ＿Ｌを生成する構成にしてもよい。また、ラッチ制御回路とラッチ部との間に、ラッチ駆動信号Ｈｏｌｄ＿Ｌを生成する波形生成回路などの構成要素を備えてもよい。

なお、実施形態では、時間検出回路の電源やＧＮＤが変動してしまう構成として、時間検出回路を備えたＡＤ変換回路を画素アレイ部の１列（カラム）毎に備えたカラムＡＤＣ型固体撮像装置を一例とし、異なる複数のＡＤ変換回路が同時に動作することによって電源やＧＮＤが変動してしまう場合について説明した。しかし、時間検出回路の電源やＧＮＤが変動してしまう構成は、カラムＡＤＣ型固体撮像装置以外にも考えられる。また、時間検出回路を複数備えていない構成、例えば、時間検出回路を１つのみ備えた構成であっても、何らかの原因で電源やＧＮＤが変動してしまうことも考えられる。この場合であっても、本発明の時間検出回路では、電源やＧＮＤの変動に影響されずに、位相の異なる複数のクロック信号の位相状態の正常な保持（ラッチ）と、消費電力の低減とを実現することができる。

なお、実施形態では、ランプ波Ｖｒａｍｐが、時間の経過と共に電位が減少する場合について説明したが、時間の経過と共に電位が増加するランプ波Ｖｒａｍｐであっても同様に、本発明の考え方を適用することができる。

また、実施形態では、アナログ信号Ｖｉｎの電位とランプ波Ｖｒａｍｐの電位とが一致したタイミングから、比較器１１１が出力する出力信号（比較信号ＣＯである場合もある）の電位が上昇する場合について説明したが、逆に、アナログ信号Ｖｉｎの電位とランプ波Ｖｒａｍｐの電位とが一致したタイミングから比較器１１１が出力する出力信号の電位が下降する場合であっても同様に、本発明の考え方を適用することができる。この場合、例えば、図３に示した第２の実施形態の時間検出回路において、遅延回路２２１１に入力閾値電圧Ｖｔｈが低いＩＮＶ回路ＩＮＶ＿ＬＶｔｈを備え、遅延回路２２１２に入力閾値電圧Ｖｔｈが高いＩＮＶ回路ＩＮＶ＿ＨＶｔｈを備え、ＮＯＲ回路２２２１をＡＮＤ回路に変更すればよい。これにより、この構成の時間検出回路でも、図４に示した第２の実施形態の時間検出回路の動作と同様の動作をする。つまり、図４に示したラッチ駆動信号Ｈｏｌｄ＿Ｌと同様の信号を得ることができる。

なお、実施形態では、時間検出回路がタイムインターバルの長さを検出する際の分解能、すなわち、ＡＤ変換回路におけるアナログデジタル変換の分解能に関しては規定しない。つまり、一定の間隔で位相の異なる複数のクロック信号ＣＫの本数や、クロック信号ＣＫのそれぞれに対応したラッチ回路の数に関わりなく、本発明の時間検出回路の考え方を適用することができる。

また、第４の実施形態においては、アナログ信号処理回路５０３が、画素アレイ部５０２から入力された光電変換信号に対してノイズ除去を行った後の光電変換信号を増幅し、アナログ信号ＶｉｎとしてカラムＡＤ変換回路５０６に出力する構成の固体撮像装置５００構成の一例について説明した。しかし、固体撮像装置５００の構成は、第４の実施形態において示した構成に限定されるものではない。例えば、画素アレイ部５０２、または画素アレイ部５０２内の各画素５１がノイズ除去を行って増幅した光電変換信号を、アナログ信号ＶｉｎとしてカラムＡＤ変換回路５０６に出力する構成の固体撮像装置であってもよい。

以上、本発明の実施形態について、図面を参照して説明してきたが、具体的な構成はこの実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲においての種々の変更も含まれる。

上記各実施形態によれば、電源やＧＮＤの変動に影響されることなく、正常にタイムインターバルを検出することができる。

１，２，３ ＡＤ変換回路
１１，３１ 比較部（信号出力部）
１１１ 比較器（信号出力部）
１２，２２，３２ ラッチ制御回路（時間検出回路）
１２１，２２１，３２１ パルス生成回路（時間検出回路）
１２１１，２２１１，３２１２ 遅延回路（第１の論理素子，時間検出回路）
１２１２ ＲＳフリップフロップ（信号維持論理回路，時間検出回路）
１２１３ 論理否定回路，ＩＮＶ回路（信号維持論理回路，時間検出回路）
１２２，２２２ ラッチ部（ラッチ部，時間検出回路）
１２２１ 論理積回路，ＡＮＤ回路（ラッチ部，時間検出回路）
１２２２ ラッチ回路（ラッチ部，時間検出回路）
１３ カウント部（カウント部）
１３１ カウンタ回路（カウント部）
１３２ メモリ回路（カウント部）
２２１２ 遅延回路（第２の論理素子，時間検出回路）
２２２１ 否定論理和回路，ＮＯＲ回路（ラッチ部，時間検出回路）
５００ 固体撮像装置
５０１ 垂直走査回路
５０２ 画素アレイ部
５１ 画素
５０３ アナログ信号処理回路
５０４ 参照信号生成部，ＤＡＣ（参照信号生成部）
５０５ クロック生成回路（クロック生成回路）
５０６ カラムＡＤ変換回路（ＡＤ変換回路）
５０７ 水平走査回路
５０８ 制御回路
８ ＡＤ変換回路
８１ クロック生成回路
８２ 比較部
８３ 時間検出回路
ＤＵ［０］，ＤＵ［２］，ＤＵ［３］，ＤＵ［４］，ＤＵ［５］，ＤＵ［６］，ＤＵ［７］ 遅延ユニット
８３１ 信号生成回路
８３２ ラッチ部
８３３ カウント部
ＤＬＹ 遅延回路
ＡＮＤ 論理積回路
Ｄ＿０，Ｄ＿１，Ｄ＿２，Ｄ＿３，Ｄ＿４，Ｄ＿５，Ｄ＿６，Ｄ＿７ ラッチ回路

Claims (8)

1. 起動指示信号に応じてデータ信号の取り込み動作を開始し、前記取り込み動作中に実行指示信号が入力されたタイミングで前記データ信号を保持すると共に前記取り込み動作を終了するラッチ部と、
   所定の時間で低電位から高電位、または高電位から低電位に遷移するラッチ時期信号を、前記起動指示信号として伝達する第１の信号経路と、
   前記ラッチ時期信号を前記実行指示信号として伝達する、前記第１の信号経路と異なる第２の信号経路と、
   を有し、
   前記第２の信号経路には、
   入力信号の論理値に応じて第１の出力信号の論理値が定まり、所定の第１のタイミングで、前記入力信号の論理値に応じた論理値に切り替えた前記第１の出力信号を出力する第１の論理素子と、
   入力信号の論理値に応じた所定の論理値の第２の出力信号を、入力されたリセット信号の論理値が初期化することを表す論理値に切り替わるまで出力しつづける信号維持論理回路と、
   が配置されている時間検出回路。
2. 前記第１の論理素子は、
   前記入力信号として前記ラッチ時期信号が入力され、前記第１のタイミングで、前記ラッチ時期信号の論理値に応じた論理値に切り替えた前記第１の出力信号を出力し、
   前記信号維持論理回路は、
   前記第１の論理素子の出力側の前記第２の信号経路に配置され、前記第１の出力信号の論理値に応じた前記第２の出力信号を、前記実行指示信号として出力する
   請求項１に記載の時間検出回路。
3. 前記第１の信号経路には、
   入力信号の論理値に応じて第３の出力信号の論理値が定まり、前記第１のタイミングと異なる所定の第２のタイミングで、前記入力信号の論理値に応じた論理値に切り替えた前記第３の出力信号を出力する第２の論理素子、
   が配置され、
   前記第２のタイミングは、
   同じ信号が前記第１の論理素子と前記第２の論理素子との前記入力信号として同時に入力された場合に、前記第１の出力信号の論理値が切り替わるタイミングよりも前に前記第３の出力信号の論理値が切り替わるタイミングである
   請求項２に記載の時間検出回路。
4. 前記第１の論理素子は、
   前記入力信号として入力された前記ラッチ時期信号の電位が所定の第１の閾値を横切ったタイミングで、前記ラッチ時期信号の論理値に応じた論理値に切り替えた前記第１の出力信号を出力し、
   前記第２の論理素子は、
   前記入力信号として入力された前記ラッチ時期信号の電位が所定の前記第１の閾値と異なる第２の閾値を横切ったタイミングで、前記ラッチ時期信号の論理値に応じた論理値に切り替えた前記第３の出力信号を出力し、
   前記第２の閾値は、
   同じ前記ラッチ時期信号が前記第１の論理素子と前記第２の論理素子との前記入力信号として同時に入力された場合に、前記第１の出力信号の論理値が切り替わるタイミングよりも前のタイミングで前記第３の出力信号の論理値が切り替わる閾値である
   請求項３に記載の時間検出回路。
5. 前記信号維持論理回路は、
   前記入力信号として前記ラッチ時期信号が入力され、前記ラッチ時期信号の論理値に応じた前記第２の出力信号を出力し、
   前記第１の論理素子は、
   前記信号維持論理回路の出力側の前記第２の信号経路に配置され、前記第１のタイミングで、前記第２の出力信号の論理値に応じた論理値に切り替えた前記第１の出力信号を、前記実行指示信号として出力する
   請求項１に記載の時間検出回路。
6. 前記起動指示信号と前記実行指示信号とに基づいて、前記ラッチ部を駆動するためのラッチ駆動信号を生成する
   請求項１から請求項５のいずれか１の項に記載の時間検出回路。
7. 入力されたアナログ信号の電位と、時間に対して一定の割合で電位が単調減少または単調増加するアナログの参照信号であるランプ波の電位とを比較し、前記ランプ波の電位が前記アナログ信号の電位に対して予め定められた条件を満たしたときから、所定の時間を持って低電位から高電位、または高電位から低電位に遷移するラッチ時期信号を出力する信号出力部と、
   予め定めた一定の間隔で位相の異なる複数のクロック信号を生成するクロック生成回路と、
   ラッチ部に前記複数のクロック信号の位相の状態を保持し、保持した前記複数のクロック信号の位相状態を表す位相情報を出力する請求項１から請求項６のいずれか１の項に記載の時間検出回路と、
   前記複数のクロック信号の内、いずれか１つのクロック信号の数を計数したカウント値を出力するカウント部と、
   を備え、
   前記カウント値と前記位相情報とに基づいて、入力されたアナログ信号の大きさを表すデジタル信号を出力する
   ＡＤ変換回路。
8. 入射した光量に応じた光電変換信号を発生する画素が、二次元の行列状に複数配置された画素アレイ部と、
   時間に対して一定の割合で電位が単調減少または単調増加するアナログの参照信号であるランプ波を生成する参照信号生成部と、
   前記画素アレイ部の１列毎または複数列毎に配置され、前記画素が発生した前記光電変換信号に応じた画素信号の大きさを表すデジタル信号を出力する請求項７に記載の複数のＡＤ変換回路と、
   を備え、
   前記ＡＤ変換回路の前記クロック生成回路は、全ての前記ＡＤ変換回路に共通して１つ備える
   固体撮像装置。

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