WO2014038140A1 - 固体撮像装置及び撮像装置 - Google Patents

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WO2014038140A1
WO2014038140A1 PCT/JP2013/004844 JP2013004844W WO2014038140A1 WO 2014038140 A1 WO2014038140 A1 WO 2014038140A1 JP 2013004844 W JP2013004844 W JP 2013004844W WO 2014038140 A1 WO2014038140 A1 WO 2014038140A1
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imaging device
solid
state imaging
signal
resistor
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PCT/JP2013/004844
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克昌 土方
西村　佳壽子
阿部　豊
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パナソニック株式会社
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Definitions

  • the present invention relates to a solid-state imaging device and an imaging device.
  • a comparator 900 shown in FIG. 35 includes a signal input terminal, capacitors C911 and C912 connected between the signal input terminal and the signal line, and a signal voltage between the capacitors C911 and C912 and a voltage between the operating point of the comparator 900.
  • the calibration switching transistors PT913 and PT914 that are controlled to be turned on and off in order to charge the difference periodically, and the ON resistance of the switching transistors PT913 and PT914 that are turned on when charging is It has a configuration that is dynamically controlled by a control pulse having a limited amplitude.
  • an object of the present invention is to provide a solid-state imaging device and an imaging device that can reduce the time required for AD conversion and can cope with a higher frame rate.
  • a solid-state imaging device includes a plurality of unit pixels arranged in a matrix, and a pixel unit that generates a pixel signal corresponding to an incident light amount;
  • An AD conversion unit provided corresponding to the column of the pixel unit and digitally converting a pixel signal output from a unit pixel of the corresponding column, and a control signal for controlling digital conversion in the AD conversion unit are generated
  • a control unit is provided in a signal path for supplying the control signal from the control unit to the AD conversion unit, and performs at least one of reducing the amplitude of the control signal and delaying the control signal And an adjustment circuit.
  • the solid-state imaging device can perform control in each AD conversion unit by the control signal almost simultaneously. That is, AD conversion is performed almost simultaneously in each AD converter. Thereby, compared with the case where the AD conversion unit operates at different timing for each column, the time required for AD conversion can be shortened, and the increase in the number of frames can be dealt with.
  • the solid-state imaging device further includes a reference signal generation unit that generates a ramp signal whose voltage value changes in a slope shape, and the AD conversion unit includes the pixel signal, the ramp signal, and the like.
  • a counter unit that counts the time until the output of the comparator is inverted after the magnitude relation between the pixel signal and the ramp signal is switched, and the control signal is an auto zero of the comparator. It may be a reset signal for executing.
  • the AD conversion unit is a ⁇ AD converter having a sample-and-hold circuit that samples and holds the pixel signal, and the control signal is the sample-and-hold circuit. May be a control clock for
  • the AD conversion unit may be a ⁇ AD converter having a switched capacitor circuit
  • the control signal may be a control clock for the switched capacitor circuit.
  • the ⁇ AD converters in each column can be controlled almost simultaneously, so that the timing of the control clock does not shift for each column, and malfunctions can be reduced.
  • the adjustment circuit receives the control signal generated by the control unit and outputs a high level or a low level according to the voltage of the control signal.
  • a logic circuit and a first resistor having one end connected to the output end of the CMOS logic circuit and the other end electrically connected to the AD converter may be provided.
  • the adjustment circuit may further include a second resistor connected between a power source and the other end of the first resistor.
  • the adjustment circuit may further include a third resistor connected between the ground and the other end of the first resistor.
  • the adjustment circuit further includes a second resistor, a first switch connected in series with the second resistor, a third resistor, A second switch connected in series with a third resistor, wherein the second resistor and the first switch are connected between a power source and the other end of the first resistor, A third resistor and the second switch are connected between ground and the other end of the first resistor, the first switch is conductive when the CMOS logic circuit outputs a low level, When the high level is output, the second switch is controlled to be non-conductive, and when the CMOS logic circuit outputs a high level, the second switch is controlled to be non-conductive. May be.
  • the third resistor may be a variable resistor.
  • the high level voltage of the control signal can be lowered as much as possible without impairing the operation of the AD converter.
  • the time required for AD conversion can be further shortened, and it is possible to cope with further higher frames.
  • the high level voltage of the control signal can be lowered without impairing the operation of the AD conversion unit.
  • the second resistor may be configured with a variable resistor.
  • the low level voltage of the control signal can be increased as much as possible without impairing the operation of the AD converter.
  • the time required for AD conversion can be further shortened, and it is possible to cope with further higher frames.
  • the low level voltage of the control signal can be increased without impairing the operation of the AD conversion unit.
  • the resistance value of the first resistor is a wiring resistance value of a wiring that connects the adjustment circuit and the AD conversion unit farthest from the adjustment circuit. It may be twice or more.
  • the first resistor may be a variable resistor.
  • the delay time of the control signal is set to such an extent that the influence of the parasitic element in the wiring path for supplying the control signal for connecting the adjustment circuit and each AD converter can be ignored, and the AD conversion time in the AD converter. It can be set to such an extent that it does not affect.
  • the adjustment circuit includes a first power supply terminal and a second power supply terminal connected to the ground, and the control signal generated by the control unit is A CMOS logic circuit that is input and outputs a high level or a low level according to the voltage of the control signal, and M stages (M is 1 or more) inserted between the first power supply terminal and the power supply and connected in series with each other
  • M-stage PMOS transistors may be diode-connected.
  • control signal can be delayed and the high level voltage of the control signal can be lowered.
  • M-stage PMOS transistor can reduce the influence of the digital noise that wraps around from the power source on the AD conversion unit, and can perform AD conversion with high accuracy.
  • the adjustment circuit includes a first power supply terminal connected to a power supply and a second power supply terminal, and the control signal generated by the control unit is A CMOS logic circuit that is input and outputs a high level or a low level according to the voltage of the control signal, and N stages (N is one or more) inserted between the second power supply terminal and the ground and connected in series
  • N-stage NMOS transistors may be diode-connected.
  • control signal can be delayed and the low level voltage of the control signal can be increased.
  • the N-stage NMOS transistor can reduce the influence of the digital noise that wraps around from the ground on the AD conversion unit, and can perform AD conversion with high accuracy.
  • the adjustment circuit includes a first power supply terminal and a second power supply terminal, and the control signal generated by the control unit is input to the control circuit.
  • a CMOS logic circuit that outputs a high level or a low level according to a signal voltage, and an M-stage PMOS (M is an integer of 1 or more) inserted between the first power supply terminal and the power supply and connected in series with each other A transistor, and an N-stage (N is an integer of 1 or more) NMOS transistor inserted between the second power supply terminal and the ground and connected in series with each other, the M-stage PMOS transistor and the N-stage NMOS transistor Each of the NMOS transistors may be diode-connected.
  • both the high level voltage and the low level voltage of the control signal can be adjusted. Furthermore, because the M stage PMOS transistor reduces the influence of digital noise that wraps around from the power supply on the AD converter, and the N stage NMOS transistor reduces the influence of digital noise that wraps around from the ground on the AD converter. AD conversion can be performed with high accuracy.
  • an imaging device includes the solid-state imaging device.
  • FIG. 1 is a block diagram illustrating an example of the overall configuration of the solid-state imaging device according to the first embodiment.
  • FIG. 2A is a circuit diagram illustrating an example of a configuration of a unit pixel.
  • FIG. 2B is a circuit diagram illustrating another example of the configuration of the unit pixel.
  • FIG. 3 is a circuit diagram showing an example of the configuration of the comparator.
  • FIG. 4 is a circuit diagram showing an equivalent circuit of the reset transistor and the load transistor in the comparator.
  • FIG. 5 is a graph showing an input waveform to the equivalent circuit.
  • FIG. 6 is a graph showing the voltage waveform of the response to the input waveform.
  • FIG. 7 is a circuit diagram schematically showing parasitic elements generated in the wiring from the timing control unit to each comparator in the first comparative example.
  • FIG. 8 is a circuit diagram showing an example of the configuration of the logic amplitude delay adjustment circuit.
  • FIG. 9 is a graph showing input / output waveforms of the logic amplitude delay adjustment circuit.
  • FIG. 10 is a circuit diagram schematically showing parasitic elements generated in the wiring from the timing control unit to each comparator in the first embodiment.
  • FIG. 11A is a graph showing an output waveform of the comparator in the first comparative example.
  • FIG. 11B is a graph showing an output waveform of the comparator in the first embodiment.
  • FIG. 12 is a diagram for explaining the improvement of the digital noise tolerance in the solid-state imaging device according to the first embodiment.
  • FIG. 13 is a circuit diagram illustrating a configuration of a pulse generation unit and a comparator in an example of the second comparative example.
  • FIG. 14 is a circuit diagram showing a configuration of a pulse generator and a comparator in another example of the second comparative example.
  • FIG. 15A is a circuit diagram showing another example of the configuration of the logic amplitude delay adjustment circuit.
  • FIG. 15B is a circuit diagram showing still another example of the configuration of the logical amplitude delay adjustment circuit.
  • FIG. 16 is a block diagram illustrating an example of a configuration of a solid-state imaging device using a ⁇ AD converter.
  • FIG. 17 is a circuit diagram showing an example of the configuration of the sample and hold circuit.
  • FIG. 18 is a circuit diagram showing an example of the configuration of an integrator having a switched capacitor circuit.
  • FIG. 19 is a circuit diagram illustrating an example of a configuration of a logic amplitude delay adjustment circuit in the solid-state imaging device according to the second embodiment.
  • FIG. 20 is a circuit diagram schematically showing a parasitic element generated in the wiring from the timing control unit to each comparator, simplified from FIG.
  • FIG. 21 is a graph showing a waveform input from a signal source.
  • FIG. 22A is a graph showing waveforms of Vleft and Vright when the resistance value is 50 ⁇ .
  • FIG. 22B is a graph showing waveforms of Vleft and Vright when the resistance value is 500 ⁇ .
  • FIG. 23 is a graph showing resistance-dependent characteristics of Vleft and Vright.
  • FIG. 24 is a graph showing the resistance-dependent characteristic of the rise time ratio of Vleft and Vright.
  • FIG. 20 is a circuit diagram schematically showing a parasitic element generated in the wiring from the timing control unit to each comparator, simplified from FIG.
  • FIG. 21 is a graph showing a waveform input from a
  • FIG. 25A is a graph showing an output waveform of the comparator in the comparative example of the second embodiment.
  • FIG. 25B is a graph showing an output waveform of the comparator in the second embodiment.
  • FIG. 26 is a diagram for explaining improvement in digital noise resistance.
  • FIG. 27 is a circuit diagram illustrating an example of a configuration of a logical amplitude delay adjustment circuit in the solid-state imaging device according to the third embodiment.
  • FIG. 28 is a graph showing input / output waveforms of the logic amplitude delay adjustment circuit.
  • FIG. 29A is a graph showing an output waveform of the comparator in the comparative example of the third embodiment.
  • FIG. 29B is a graph showing an output waveform of the comparator in the third embodiment.
  • FIG. 30 is a diagram for explaining the improvement of the digital noise tolerance.
  • FIG. 31 is a circuit diagram showing another example of the configuration of the logic amplitude delay adjustment circuit.
  • FIG. 32 is a circuit diagram showing still another example of the configuration of the logical amplitude delay adjustment circuit.
  • FIG. 33A is an external view illustrating an example of a video camera.
  • FIG. 33B is an external view illustrating an example of a digital still camera.
  • FIG. 34 is a block diagram illustrating an example of a configuration of an imaging apparatus according to the fourth embodiment.
  • FIG. 35 is a circuit diagram showing a configuration of a comparator in a conventional solid-state imaging device.
  • FIG. 1 is a block diagram showing the overall configuration of the solid-state imaging device according to the first embodiment.
  • a solid-state imaging device 100 illustrated in FIG. 1 includes a pixel array (also referred to as an imaging region) 103 in which unit pixels 102 are arranged in an array, a vertical scanning circuit 104, and a vertical signal line 105 provided for each pixel column.
  • a pixel unit 140 including a current source circuit 106, a column signal processing unit 109 including a column ADC (Analog-to-Digital Digital Converter) 108 provided for each pixel column, a horizontal scanning circuit 110, a reference signal generation unit 111, A timing control unit 112, an output circuit 113, and a logic amplitude delay adjustment circuit 120 are included.
  • the column ADC 108 includes a comparator 114, a counter unit 115, and a data storage unit 117.
  • the data storage unit 117, the horizontal scanning circuit 110, and the output circuit 113 constitute a data processing unit 141, and for example, digital gain calculation and various correction processes for the digital signal held by the data storage unit 117.
  • the processed digital signal is output to the outside of the solid-state imaging device 100.
  • the pixel array 103 includes unit pixels 102 arranged in an array, and a pixel signal (Vsig), which is a signal corresponding to the amount of light received by the unit pixel 102, according to a signal output from the vertical scanning circuit 104 for each row. And output to the vertical signal line 105 provided for each column of the unit pixels 102.
  • Vsig pixel signal
  • FIG. 2A is a circuit diagram illustrating an example of a configuration of a unit pixel (also referred to as a unit cell) 102 of the solid-state imaging device 100 according to the present embodiment.
  • the unit pixel 102 is subjected to photoelectric conversion by a pixel transistor such as a transfer transistor 202, an amplification transistor 203, a reset transistor 204, and a selection transistor 205, a photodiode 201 that performs photoelectric conversion, and a photodiode 201.
  • a floating diffusion (FD) 206 that converts signal charges into signal voltages is provided.
  • a current source transistor 207 shown in the figure is a transistor constituting the current source circuit 106 and constitutes a source follower circuit together with the amplification transistor 203.
  • the vertical scanning circuit 104 supplies a transfer pulse signal (TRAN), a selection pulse signal (SEL), a reset pulse signal (RST), and the like to each pixel transistor. That is, the vertical scanning circuit 104 sequentially outputs a signal for reading the pixel signal in each unit pixel 102 for each row of the pixel array 103, for controlling the accumulation time of the charges generated in each unit pixel 102.
  • TRAN transfer pulse signal
  • SEL selection pulse signal
  • RST reset pulse signal
  • the column ADC 108 digitally converts the pixel signal (Vsig) output from the pixel array 103 to generate and hold a digital value corresponding to the pixel signal (Vsig). Specifically, the column ADC 108 compares the pixel signal (Vsig) with the ramp signal (Vslope) output from the reference signal generation unit 111 in the comparator 114, and in the counter unit 115 in parallel with this comparison processing. Perform the count process. The time until the ramp signal (Vslope) reaches the pixel signal (Vsig) is counted, and the count value at the time when the ramp signal (Vslope) reaches the pixel signal (Vsig) is held in the data storage unit 117.
  • the horizontal scanning circuit 110 outputs the digital signals held in the data storage unit 117 to the outside of the solid-state imaging device 100 sequentially through the output circuit 113 for each column in accordance with the control of the timing control unit 112.
  • the reference signal generator 111 generates a ramp signal (Vslope) for AD conversion in the column ADC 108 according to the control of the timing controller 112.
  • the timing control unit 112 is an example of a control unit of the present disclosure, and supplies a clock necessary for operation and a pulse signal at a predetermined timing to the vertical scanning circuit 104, the horizontal scanning circuit 110, and the reference signal generation unit 111. Further, the timing control unit 112 generates a control signal for controlling digital conversion in the column ADC 108 and supplies the control signal to the column ADC 108 via the logic amplitude delay adjustment circuit 120.
  • the logical amplitude delay adjustment circuit 120 is an example of the adjustment circuit of the present disclosure, and is provided in a signal path for supplying a control signal from the timing control unit 112 to the column ADC 108, delays the control signal, and Reduce the amplitude.
  • this control signal is a reset signal for executing auto-zero of the comparator 114.
  • the solid-state imaging device 100 includes the plurality of unit pixels 102 arranged in a matrix, the pixel unit 140 that generates a pixel signal corresponding to the amount of incident light, and the pixel unit 140.
  • the vertical scanning circuit 104 applies SEL (H level) to the selection transistor 205 to activate the unit pixel 102 in the row, and the pixel reset signal (Vrst) and the pixel signal (Vsig) are generated for each pixel column. It is output to the vertical signal line 105.
  • the pixel reset signal (Vrst) output to the vertical signal line 105 is input to one input terminal of the comparator 114 and input to the other input terminal. Is supplied with a ramp signal (Vslope) generated by the reference signal generator 111 and changing in a slope shape.
  • the ramp signal (Vslope) is a signal that changes linearly with a certain slope
  • the pixel reset signal (Vrst) is compared with the ramp signal (Vslope) by the comparator 114.
  • the counter unit 115 counts the clock supplied from the timing control unit 112.
  • the output of the comparator 114 is inverted (for example, inverted from H level to L level), and the input clock to the counter unit 115 is stopped.
  • the counter unit 115 stops and the pixel reset signal (Vrst) is converted into a digital value.
  • the pixel signal (Vsig) is changed to the ramp signal (Vslope) in the same manner as the pixel reset signal (Vrst). Compared and converted to a digital value.
  • the counter unit 115 performs a down-count operation when comparing the pixel reset signal (Vrst), and performs an up-count operation when comparing the pixel signal (Vsig). This is equivalent to taking the difference between the pixel reset signal (Vrst) and the pixel signal (Vsig), and it is possible to obtain a digital value from which noise components included in both signals are removed. This method is called correlated double sampling (CDS: Correlated Double Sampling). The count value of the counter unit 115 after the correlated double sampling becomes a target digital value, and the AD conversion operation is completed.
  • CDS Correlated Double Sampling
  • the digital value AD-converted for each pixel column is once held in the data storage unit 117, sequentially transferred in the horizontal direction by the horizontal scanning circuit 110, and output from the output circuit 113.
  • the solid-state imaging device 100 compares the pixel reset signal (Vrst) and the pixel signal (Vsig) acquired from the pixel unit 140 with the ramp signal (Vslope) by the comparator 114, respectively.
  • Vrst pixel reset signal
  • Vsig pixel signal acquired from the pixel unit 140
  • Vslope ramp signal
  • unit pixels 502 arranged in a matrix in the pixel unit 140 include an amplification transistor 521, a reset transistor 522, an address transistor 523, a photoelectric conversion element (photoelectric conversion film) 524, and wiring that connects them.
  • the pixel signal (Vsig) according to incident light is generated.
  • a power supply wiring 527 running in the vertical direction is connected to the source of the amplification transistor 521.
  • a reset signal line 528 running in the horizontal direction is connected to the gate of the reset transistor 522.
  • An address signal line 529 running in the horizontal direction is connected to the gate of the address transistor 523, and a vertical signal line 526 running in the vertical direction is connected to the drain.
  • FIG. 3 is a diagram for facilitating understanding of the solid-state imaging device according to the present embodiment, and is a circuit diagram illustrating an example of the configuration of the comparator 114.
  • the figure shows that the comparator 114 has the highest sensitivity using the reset signal from the timing control unit 112 before comparing the pixel reset signal (Vrst) with the ramp signal (Vslope).
  • Vrst pixel reset signal
  • Vslope ramp signal
  • the logic amplitude delay adjustment circuit 120 supplies an L level reset signal to the CMPRS terminal to turn on the reset transistors 304 and 305. At this time, the gate terminals and drain terminals of the input transistors 302 and 303 are short-circuited, the circuit is in an equilibrium state, and a reference voltage is generated.
  • FIG. 4 is an explanatory diagram of clock feedthrough, and is a circuit diagram showing equivalent circuits of the reset transistor 304 and the load transistor 300, and the reset transistor 305 and the load transistor 301, respectively.
  • a capacitor 315 is obtained by approximating the capacitance between the gate and drain of the reset transistor 304 or the reset transistor 305 and a parasitic capacitance in parallel thereto with one capacitance.
  • the resistor 316 is obtained by approximating the sum of the on-resistance of the reset transistor 304 and the resistance component of the load transistor 300 or the sum of the on-resistance of the reset transistor 305 and the resistance component of the load transistor 301 by one resistor.
  • FIG. 6 is a graph showing the voltage waveform of the response Vaz obtained by (Equation 1), and a voltage RC (VA / TR) proportional to the slope VA / TR of the rising pulse appears.
  • the reset transistors 304 and 305 are turned off during the rise of the voltage at the CMPRS terminal. This corresponds to the resistance value of the resistor 316 in FIG. 4 becoming infinite, and the voltage offset of RC (VA / TR) is held. That is, a voltage shifted by Vaz from the original reference voltage is held at the drain terminals of the reset transistors 304 and 305.
  • the voltage offset generated during auto-zero causes a deviation from the original count value.
  • the actual solid-state imaging device 100 there is a parasitic element caused by the parasitic resistance and stray capacitance of the wiring between the timing control unit 112 and the comparator 114 provided for each column of the pixel unit 140.
  • the delay time of the reset signal that differs for each column is generated by the parasitic element.
  • the delay time of the reset signal will be described as an example of a solid-state imaging device that does not have the logic amplitude delay adjustment circuit 120 as a first comparative example of the first embodiment.
  • FIG. 7 is a circuit diagram schematically showing parasitic elements generated in the wiring from the timing control unit 112 to each comparator 114 in the solid-state imaging device according to the first comparative example.
  • the comparator 114 belonging to the k-th column (1 ⁇ k ⁇ N) will be referred to as a comparator 114-k
  • the ADIN terminal of the comparator 114-k belonging to the k-th column will be referred to as ADIN-k.
  • the comparators 114-1 to 114-k may be described as the comparator 114 without being particularly distinguished.
  • RC parasitic elements 139-1 to 139-N exist in a distributed constant manner between the timing control unit 112 and the comparator 114 as shown in FIG.
  • a steep (TR is small) pulse is supplied from the timing control unit 112 that generates the reset signal to the comparator 114-1 with a short distance, but is dull with respect to the comparator 114-N with a long distance ( A pulse with a large TR) is supplied.
  • the voltage offset amount due to clock feedthrough differs for each column ADC 108.
  • the solid-state imaging device when the pixel reset signal (Vrst) is input, the down count value is different for each column, and the down count can sufficiently absorb the variation in the count value. You will have to set the count. As a result, there is a problem that the time required for AD conversion increases as compared with the case where there is no variation in the count value, and it is difficult to realize a high frame rate.
  • the voltage offset held in the drain terminals of the reset transistors 304 and 305 at the time of auto-zero varies depending on the distance from the timing control unit 112 to each of the comparators 114-1 to 114-N. That is, the down-count value in each column ADC 108 when the pixel reset signal (Vrst) is input is different for each column. As a result, since it is necessary to set a downcount number that can absorb variations in the downcount value, the time required for AD conversion increases, and as a result, it is difficult to realize a high frame rate.
  • the logic amplitude delay adjustment circuit 120 in the solid-state imaging device 100 executes auto-zero of the comparator 114. Is provided in a signal path from the timing control unit 112 to the comparator 114 for supplying a reset signal for delaying the reset signal and reducing the amplitude of the reset signal.
  • FIG. 8 is a circuit diagram showing an example of the configuration of the logic amplitude delay adjustment circuit 120 in the first embodiment.
  • the logic amplitude delay adjustment circuit 120 includes a two-stage CMOS logic circuit 121 having transistors 122, 123, 124, and 125, resistors 128, 129, and 130, and switch transistors 126 and 127.
  • VH which is an H level voltage output from the logic amplitude delay adjustment circuit 120 is a voltage obtained by dividing the power supply voltage by the resistor 128 and the resistor 130. That is, assuming that the power supply voltage is VDD, and the resistance values of the resistor 128, the resistor 129, and the resistor 130 are R128, R129, and R130, respectively, the H-level voltage VH is It becomes.
  • the logic amplitude delay adjustment circuit 120 includes the resistor 130 connected between the ground and the other end of the resistor 128, so that the H level voltage of the reset signal can be lowered.
  • the first-stage inverter when L level (ground level) is input, the first-stage inverter outputs H level (power supply voltage), and the second-stage inverter outputs L level.
  • VL that is an L level voltage output from the logic amplitude delay adjustment circuit 120 is a voltage obtained by dividing the power supply voltage by the resistor 129 and the resistor 128. That is, the L-level voltage VL is It becomes.
  • the logic amplitude delay adjustment circuit 120 includes the resistor 129 connected between the power supply and the other end of the resistor 128, so that the L level voltage of the reset signal can be increased.
  • the on-resistances of the transistors 124 and 125 and the switch transistors 126 and 127 are sufficiently lower than those of R128, R129, and R130 and can be ignored.
  • the H level and L level of the reset signal for executing auto-zero in the comparator 114 that is, the H level and L level of the reset signal supplied to the reset transistors 304 and 305 of the comparator 114 are set as the reset transistors 304 and 305.
  • the output resistance of the logic amplitude delay adjustment circuit 120 at the time of reset release is about 710 ⁇ (parallel resistance of R128 and R130), and the delay time of the reset signal can be given simultaneously.
  • FIG. 10 is a circuit diagram schematically showing parasitic elements generated in the wiring from the timing control unit 112 to each comparator 114 via the logic amplitude delay adjustment circuit 120 in the present embodiment.
  • 11B is a graph showing an output waveform of the comparator 114 in the comparative example, and
  • FIG. 11B is a graph showing an output waveform of the comparator 114 in the solid-state imaging device 100 according to the present embodiment.
  • the pixel reset signal (Vrst) of the same level is input to ADIN1 to ADIN2000.
  • Vslope the same ramp signal
  • the RC low-pass filter formed in a distributed constant on the reset signal wiring (approximate in 10 divisions in FIG. 10, each resistance value is 10 ⁇ , and the capacitance value is 4pF)
  • the reset signal gradually becomes dull from the left end comparator 114-1 to the right end comparator 114-2000. Therefore, a difference occurs in how each comparator 114 is affected by clock feedthrough and charge injection, and as a result, the output timing of the comparators 114-1 to 114-2000 varies.
  • FIG. 11A and FIG. 11B are graphs showing the output waveform of CMPOUT1 (the output terminal of the leftmost comparator 114-1) and the output waveform of CMPOUT2000 (the output terminal of the rightmost comparator 114-2000).
  • 11A shows an output waveform in the first comparative example (without the logical amplitude delay adjustment circuit 120)
  • FIG. 11B shows an output waveform when the logical amplitude delay adjustment circuit 120 of the first embodiment is connected. From these graphs, in the comparative example, there is a variation of 20.9 nsec between the output waveform of the left end comparator 114-1 and the output waveform of the right end comparator 114-2000, whereas the first embodiment It can be seen that in the configuration of FIG.
  • the reduction in the output variation of the comparator 114 makes it possible to set the downcount number to a small value, thereby shortening the time required for AD conversion. That is, the voltage offset amount due to clock feedthrough can be made substantially the same in all the column ADCs 108. Therefore, the number of downcounts for absorbing the variation in the downcount value, which is necessary in the comparative example having a large voltage offset amount, is not necessary. Therefore, in the column ADC 108 included in the solid-state imaging device 100 according to the present embodiment, the downcount value can be set small, and the time required for AD conversion can be shortened. As a result, it is possible to realize a high-performance solid-state imaging device that can cope with a higher frame rate.
  • the comparator 114 is a circuit block that is susceptible to the influence of digital noise, so that the power source is separated. Specifically, digital power is supplied to the timing controller 112 and analog power is supplied to the comparator 114. Even when the power is not separated, the power is supplied from the power supply source so as not to have a common impedance as much as possible. Thereby, it is possible to suppress propagation of digital noise generated by the operation of the timing control unit 112 to the comparator 114 via the power supply.
  • the digital power source or the digital ground and the comparator 114 are directly connected via the reset signal line. Digital noise affects the comparator 114.
  • the solid-state imaging device 100 blocks digital noise with resistors 128, 129, and 130 connected between the digital power supply or digital ground and the comparator 114, as shown in FIG. Therefore, it is possible to realize a high-performance solid-state imaging device that is hardly affected by digital noise.
  • FIG. 12 is a diagram for explaining the improvement of the digital noise tolerance in the solid-state imaging device 100 according to the present embodiment.
  • FIGS. 13 and 14 a circuit configuration as shown in FIGS. 13 and 14 is used, and a pulse instead of the logic amplitude delay adjustment circuit 120 is provided between the timing control unit 112 and the comparator 114.
  • the generation units 119a and 119b are provided to perform processing for reducing the logical amplitude of the reset signal generated by the timing control unit 112.
  • FIG. 13 is a circuit diagram showing a part of the configuration of a solid-state imaging device having a pulse generation unit 119a instead of the logic amplitude delay adjustment circuit 120 as an example of the second comparative example.
  • FIG. FIG. 10 is a circuit diagram illustrating a part of a configuration of a solid-state imaging device having a pulse generation unit 119b instead of the logic amplitude delay adjustment circuit 120 as another example of the comparative example.
  • the pulse generation unit 119a needs to generate a reset signal that realizes the minimum L level required to turn on the reset transistors 304 and 305 while compensating for variations in PVT (process, power supply voltage, temperature). For this reason, there is a limit to reducing the logical amplitude VA.
  • the reset signal As the reset signal, an amplitude for surely turning on and off the reset transistors 304 and 305 is required, and there is a limit to reducing the logical amplitude VA. Therefore, the time required for AD conversion cannot be shortened sufficiently.
  • the solid-state imaging device according to the second comparative example having the pulse generation unit 119a or 119b instead of the logic amplitude delay adjustment circuit 120 cannot sufficiently shorten the time required for AD conversion.
  • the reset signal supplied to the comparator 114 at the time of auto zero is a CMOS logic circuit unit 121, resistors 128 to 130, switch transistors 126 and 127,
  • the reset signal supplied to the comparator 114 at the time of auto zero is a CMOS logic circuit unit 121, resistors 128 to 130, switch transistors 126 and 127.
  • the solid-state imaging device 100 it is possible to suppress the leakage of digital noise to the comparison 114 during the comparison operation of the comparator 114, that is, when the reset transistors 304 and 305 are turned off.
  • the power supply digital noise generated from the timing control unit 112, the pulse generation units 119a and 119b, etc. is caused by the gate-source capacitance Cgs and the gate-drain capacitance Cgd of the PMOS transistor of the CMOS inverter and the reset transistors 304 and 305.
  • leakage to the input terminal and output terminal of the comparator 114 can be suppressed.
  • the CMOS logic circuit unit 121 in the solid-state imaging device 100 obtains a practical driving capability equivalent to that of the pulse generation units 119a and 119b in the second comparative example in terms of transistor size and current value. Reduction in area and power consumption can be realized.
  • the solid-state imaging device 100 includes a plurality of unit pixels 102 arranged in a matrix, the pixel unit 140 that generates a pixel signal (Vsig) corresponding to the amount of incident light, and the pixels A column ADC 108 provided corresponding to the column of the unit 140 and digitally converting a pixel signal (Vsig) output from the unit pixel 102 of the corresponding column, and a reset signal for controlling digital conversion in the column ADC 108 are generated.
  • a timing control unit 112 and a logic amplitude delay adjustment circuit 120 provided in a signal path for supplying a reset signal from the timing control unit 112 to the column ADC 108 and reducing the amplitude of the reset signal and delaying the reset signal are provided. .
  • the solid-state imaging device 100 can perform control in each column ADC 108 by the reset signal almost simultaneously. That is, AD conversion can be performed almost simultaneously in each column ADC 108. As a result, compared to the case where the column ADC 108 operates at a different timing for each column, the time required for AD conversion can be shortened and it is possible to cope with an increase in the number of frames.
  • the solid-state imaging device 100 further includes a reference signal generation unit 111 that generates a ramp signal (Vslope) whose voltage value changes in a slope shape, and the column ADC 108 includes a pixel signal (Vsig) and a ramp signal (Vslope). And a counter unit 115 that counts the time until the output of the comparator 114 is inverted when the magnitude relationship between the pixel signal (Vsig) and the ramp signal (Vslope) is switched, and the reset signal is This is a signal for executing auto-zero of the comparator 114.
  • Vslope a ramp signal whose voltage value changes in a slope shape
  • Vsig pixel signal
  • Vslope ramp signal
  • the logic amplitude delay adjustment circuit 120 in the solid-state imaging device 100 includes a CMOS logic circuit unit 121 that outputs an H level or an L level according to the voltage of the reset signal generated by the timing control unit 112; One end is connected to the output end of the CMOS logic circuit unit 121, and the other end is provided with a resistor 128 electrically connected to the column ADC.
  • the logic amplitude delay adjustment circuit 120 includes a resistor 129, a switch transistor 126 connected in series with the resistor 129, a resistor 130, and a switch transistor 127 connected in series with the resistor 130, and the resistor 129 and the switch
  • the transistor 126 is connected between the power supply and the other end of the resistor 128.
  • the resistor 130 and the switch transistor 127 are connected between the ground and the other end of the resistor 128.
  • the switch transistor 126 is connected to the CMOS logic circuit unit 121.
  • the switch transistor 127 When the L level is output, the switch transistor 127 is controlled to be conductive, and when the H level is output, the switch transistor 127 is controlled to be conductive, and when the CMOS logic circuit unit 121 outputs the H level, the switch transistor 127 is conductive. Is controlled to be non-conductive. Thereby, the H level voltage of the reset signal can be lowered and the L level voltage can be raised. That is, the amplitude of the reset signal can be reduced as compared with the case where only one of the H level voltage and the L level voltage is controlled. That is, the time required for AD conversion can be shortened.
  • the logic amplitude delay adjustment circuit 120 is connected to the output unit of the CMOS logic circuit unit 121 as shown in FIG.
  • the configuration of the logic amplitude delay adjustment circuit is not limited to this. Specifically, the configuration may be such that one of the H level and L level of the reset signal is controlled to control the logic amplitude.
  • the switch transistors 126 and 127 are not necessary, and the configuration shown in FIGS. 15A and 15B may be employed. Accordingly, the logic amplitude delay adjustment circuit 120A shown in FIG. 15A controls only the H level voltage of the reset signal, and the logic amplitude delay adjustment circuit 120B shown in FIG. 15B controls only the L level voltage of the reset signal.
  • the CMOS logic circuit unit 121 has a two-stage CMOS inverter configuration, but the present disclosure is not limited to this and may be an arbitrary logic circuit.
  • the resistor 128, the resistor 129, and the resistor 130 are fixed resistors. However, at least one of them may be a variable resistor, and the logic amplitude and the delay time may be controlled.
  • the resistor 128 may be a variable resistor.
  • the delay time can be adjusted such that the delay time is increased when the resistance value of the resistor 128 is increased, and the delay time is decreased when the resistance value is decreased.
  • the resistor 129 may be a variable resistor.
  • the H level voltage of the reset signal can be lowered as much as possible.
  • the time required for AD conversion can be further shortened, and a further increase in frame can be accommodated. For example, by lowering the H level voltage of the reset signal while confirming the operation of the column ADC 108, the H level voltage of the reset signal can be lowered without impairing the operation of the column ADC 108.
  • the resistor 130 may be configured by a variable resistor.
  • the L level voltage of the reset signal can be increased as much as possible without impairing the operation of the column ADC 108.
  • the time required for AD conversion can be further shortened, and a further increase in frame can be accommodated.
  • the resistors 128, 129, and 130 in the present embodiment are examples of the first resistor, the second resistor, and the third resistor, respectively, of the solid-state imaging device according to the present disclosure.
  • the signal whose logic amplitude and delay time are adjusted by the logic amplitude delay adjustment circuit 120 is used as a reset signal for the comparator 114 in the solid-state imaging device 100 using the single slope AD conversion method.
  • the present disclosure is not limited to this.
  • You may use for the control clock signal (phi) 1 and (phi) 2 of the integrator 118B (for example, FIG. 18).
  • FIG. 17 is a circuit diagram showing an example of the sample-and-hold circuit.
  • the sample-and-hold circuit 118A has an input voltage by a switch 143 that is turned on and off in response to the control clock signal ⁇ output from the logic amplitude delay adjusting circuit 120. Vin is held in the capacitor 144.
  • FIG. 18 is a circuit diagram showing an example of the configuration of an integrator 118B having a switched capacitor circuit.
  • the integrator 118B includes an inverter 151, switches 145 and 147 provided at the input of the inverter 151, a capacitor 149, And a second switched capacitor circuit having switches 146 and 148 and a capacitor 150 provided in the feedback loop of the inverter 151.
  • the switches 145 and 146 are turned on and off according to the control clock signal ⁇ 1 of the two-phase control clock signals ⁇ 1 and ⁇ 2 output from the logic amplitude delay adjustment circuit 120, and the switches 147 and 148 are two-phase control clocks.
  • the signals ⁇ 1 and ⁇ 2 are turned on and off according to the control clock signal ⁇ 2.
  • the solid-state imaging device according to the second embodiment is substantially the same as the solid-state imaging device 100 according to the first embodiment, but the configuration of the logic amplitude delay adjustment circuit is different.
  • the configuration and operation of the solid-state imaging device according to the second embodiment will be described with a focus on differences from the first embodiment, with reference to the drawings.
  • FIG. 19 is a circuit diagram showing an example of the configuration of the logic amplitude delay adjustment circuit in the solid-state imaging device according to the second embodiment.
  • the logic amplitude delay adjustment circuit 220 shown in the figure includes a CMOS logic circuit unit 121 having two stages of inverters having transistors 122, 123, 124, and 125, and a reset signal wiring that connects the logic amplitude delay adjustment circuit 220 and the comparator 114. And a resistance 228 having a parasitic resistance value of at least twice.
  • the logic amplitude delay adjustment circuit 220 shown in FIG. 6 includes a resistor 228 instead of the resistors 128 to 130 and the switch transistors 126 and 127, as compared with the logic amplitude delay adjustment circuit 120 in the first embodiment. Is different.
  • the logic amplitude delay adjustment circuit 220 includes a CMOS logic circuit unit 121 that outputs an H level or an L level according to the voltage of the reset signal generated by the timing control unit 112, and one end that is an output terminal of the CMOS logic circuit unit 121. And the other end of the resistor 228 is electrically connected to the column ADC 108, and the resistance value of the resistor 228 has a logical amplitude delay adjustment circuit 220 and the column ADC 108 farthest from the logical amplitude delay adjustment circuit 220. Is more than twice the wiring resistance value of the wiring connecting the two.
  • the resistor 228 is another example of the first resistor of the present disclosure.
  • FIG. 20 is a circuit diagram that further simplifies the model of FIG. 10 and schematically shows parasitic elements generated in the wiring from the timing control unit 112 to each comparator 114.
  • the signal source 331 and the resistor 328 are obtained by replacing the timing control unit 112 and the logic amplitude delay adjustment circuit 220 with an equivalent circuit, and the resistor 333 and the capacitor 334 approximate the reset signal wiring of the comparator 114 for 2000 columns. It is a thing.
  • the capacitor 332 is a parasitic capacitance of a reset signal wiring that connects the logic amplitude delay adjustment circuit 220 and the leftmost comparator 114-1.
  • ⁇ 1 and ⁇ 2 are always negative values.
  • the resistance values of the resistor 328 and the resistor 333 are set as R328 and R333, respectively, and the capacitance values of the capacitor 332 and the capacitor 334 are set as C332 and C334, respectively.
  • FIG. 23 is a graph showing the R328-dependent characteristics of the rise times of Vleft and Vright.
  • the rise time here is defined as the time for the reset signal to reach 0.9V.
  • R328 is small, the rise time is small for both Vleft and Vright, but the ratio of Vleft and Vright is large.
  • R328 is large, the rise time becomes longer for both Vleft and Vright, and the ratio of Vleft and Vright also approaches 1.
  • FIG. 24 is a graph showing the R328-dependent characteristics of the rise time ratio between Vleft and Vright.
  • R333 the parasitic resistance
  • the variation in the output timing of the comparator 114 will be described as an example of a solid-state imaging device that does not have the logic amplitude delay adjustment circuit 220 as a comparative example of the second embodiment.
  • FIG. 25A is a graph showing an output waveform of the comparator 114 in the comparative example, which is a solid-state imaging device that does not have the logical amplitude delay adjustment circuit 220
  • FIG. 25B shows the logical amplitude delay adjustment circuit 220. It is a graph which shows the output waveform of the comparator 114 in the solid-state imaging device which has this embodiment. More specifically, FIGS.
  • 25A and 25B show the output waveform of CMPOUT1 (the output terminal of the left end comparator 114-1) and CMPOUT2000 (the right end comparison) of the comparative example and the solid-state imaging device according to the present embodiment, respectively.
  • 2 is a graph showing an output waveform of an output terminal of the measuring instrument 114-2000.
  • the reduction in the output variation of the comparator 114 makes it possible to set the downcount number to a small value, thereby shortening the time required for AD conversion. That is, as in the first embodiment, the voltage offset amount due to clock feedthrough can be made substantially the same in all the column ADCs 108. As a result, it is possible to realize a high-performance solid-state imaging device that can cope with a higher frame rate.
  • the present embodiment also has an effect of suppressing digital noise via the reset signal line with respect to the comparator 114, as in the first embodiment.
  • the comparator 114 is normally a circuit block that is easily affected by digital noise, and thus is separated from the power source. Specifically, digital power is supplied to the timing controller 112 and analog power is supplied to the comparator 114. Even when the power is not separated, the power is supplied from the power supply source so as not to have a common impedance as much as possible. Thereby, it is possible to suppress propagation of digital noise generated by the operation of the timing control unit 112 to the comparator 114 via the power supply.
  • the digital power source or the digital ground and the comparator 114 are directly connected via the reset signal line. Affects the comparator 114.
  • the solid-state imaging device is configured to block digital noise with a resistor 228 connected between a digital power supply or digital ground and the comparator 114. Therefore, a high-performance solid-state imaging device that is hardly affected by digital noise can be realized.
  • the reset signal supplied to the comparator 114 at the time of auto-zero is adjusted by adjusting the delay time by the logic amplitude delay adjustment circuit 220 having the CMOS logic circuit unit 121 and the resistor. It is possible to realize a high-performance solid-state imaging device that can cope with the frame rate and is hardly affected by digital noise. That is, the time required for the rise and fall of the reset signal in the column ADC 108 closest to the logical amplitude delay adjustment circuit 220 and the rise and fall of the reset signal in the column ADC 108 farthest from the logical amplitude delay adjustment circuit 220. The time required can be made equal.
  • the CMOS logic circuit unit 121 has a two-stage CMOS inverter configuration, but the present disclosure is not limited to this and may be an arbitrary logic circuit.
  • the resistor 228 is a fixed resistor.
  • the resistor 228 may be configured by a variable resistor so that the delay time can be controlled.
  • the signal whose delay time is adjusted by the logic amplitude delay adjustment circuit 220 is used as the reset signal of the comparator 114 in the solid-state imaging device using the single slope AD conversion method.
  • the present invention is not limited to this.
  • the control clock signal of the sample and hold circuit 118A for example, FIG. 17
  • the integrator 118B using the switched capacitor for example, FIG. The control clock signal of 18
  • logic amplitude delay adjustment circuit 220 in the present embodiment may further include switch transistors 126 and 127 and resistors 129 and 139 included in the logic amplitude delay adjustment circuit 120 in the first embodiment.
  • the solid-state imaging device according to the third embodiment is substantially the same as the solid-state imaging device 100 according to the first embodiment, but the configuration of the logical amplitude delay adjustment circuit is different.
  • the configuration and operation of the solid-state imaging device according to the third embodiment will be described with reference to the drawings, focusing on differences from the first embodiment.
  • FIG. 27 is a circuit diagram showing an example of the configuration of a logic amplitude delay adjustment circuit in the solid-state imaging device according to the third embodiment.
  • the logic amplitude delay adjustment circuit 320 shown in the figure includes a CMOS logic circuit portion 321 of an inverter having transistors 122 and 123, a diode-connected PMOS transistor 335 connected to the power supply terminal of the CMOS logic circuit portion 321, and a ground terminal. And connected diode-connected NMOS transistors 336, 337, and 338.
  • the logic amplitude delay adjustment circuit 320 shown in the figure includes a CMOS logic circuit unit 321 instead of the CMOS logic circuit unit 121, compared to the logic amplitude delay adjustment circuit 120 in the first embodiment, and includes resistors 128, 129, 130 and transistors 126, 127 are replaced by PMOS transistors 335 connected to the power supply terminal of the CMOS logic circuit unit 321 and NMOS transistors 336, 337, 338 connected to the ground terminal of the CMOS logic circuit unit 321. The point is different.
  • the logic amplitude delay adjustment circuit 320 has a power supply terminal and a ground terminal, receives the reset signal generated by the timing control unit 112, and outputs an H level or an L level according to the voltage of the reset signal.
  • the CMOS logic circuit 321 to be connected, the one-stage PMOS transistor 335 inserted between the power supply terminal of the CMOS logic circuit 321 and the power supply, and the ground terminal of the CMOS logic circuit 321 are inserted between the ground terminal and the ground.
  • Three stages of NMOS transistors 336 to 338 are connected, and each of the one stage PMOS transistor 335 and the three stages of NMOS transistors 336 to 338 is diode-connected.
  • the power supply terminal of the CMOS logic circuit unit 321 is an example of the first power supply terminal of the present disclosure
  • the ground terminal of the CMOS logic circuit unit 321 is an example of the second power supply terminal of the present disclosure.
  • the logic amplitude delay adjustment circuit 320 of FIG. 27 when the H level (power supply voltage) is input, the transistor 123 is turned on and the L level is output.
  • the threshold voltages of the NMOS transistors 336, 337, and 338 are set to Vthn. Then, the L-level voltage VL3 output from the logic amplitude delay adjustment circuit 320 is given by (Equation 6).
  • the transistor 122 is turned on and the H level is output.
  • the voltage VH1 is the power supply voltage VDD and the threshold voltage of the PMOS transistor 335 is Vthp. Then, the H level voltage VH1 output from the logic amplitude delay adjustment circuit 320 is given by (Equation 7).
  • VDD 3.3V
  • VL3 1.5V
  • VH1 2.8V
  • the comparator 114 performs an operation as shown in FIG.
  • an appropriate logic amplitude level can be set as the reset signal.
  • the logic amplitude delay adjustment circuit 320 outputs the voltage output to the comparator 114 at the time of reset, that is, when the H level is input from the timing control unit 112 to the logic amplitude delay adjustment circuit 320.
  • the voltage can be such that the reset transistors 304 and 305 are surely turned on. Further, when reset is released, that is, when the L level is input from the timing control unit 112 to the logic amplitude delay adjustment circuit 320, the reset transistors 304 and 305 of the comparator 114 are surely turned off.
  • the voltage can be Further, at the timing when the reset is released, that is, when the voltage input from the timing control unit 112 to the logic amplitude delay adjustment circuit 320 is switched from the H level to the L level, the voltage output to the comparator 114 is gradually changed. In other words, it is changed by giving a delay time.
  • FIG. 28 is a graph showing input / output waveforms of the logic amplitude delay adjustment circuit 320 in FIG. As shown in the figure, it can be seen that the logical amplitude of the reset signal is reduced by the logical amplitude delay adjustment circuit 320 and a delay time is provided.
  • an RC low-pass filter formed in a distributed constant on the reset signal wiring (approximate in 10 divisions in FIG. 10).
  • the reset signal gradually becomes dull from the left end comparator 114-1 to the right end comparator 114-2000 by the resistance value of 10 ⁇ and the capacitance value of 4 pF. Therefore, a difference occurs in how each comparator 114 is affected by clock feedthrough and charge injection, and as a result, the output timing of the comparators 114-1 to 114-2000 varies.
  • the variation in the output timing of the comparator 114 will be described as an example of a solid-state imaging device that does not have the logic amplitude delay adjustment circuit 320 as a comparative example of the third embodiment.
  • FIG. 29A and 29B are graphs showing the output waveforms of CMPOUT1 (the output terminal of the leftmost comparator 114-1) and CMPOUT2000 (the output terminal of the rightmost comparator 114-2000).
  • FIG. 29A shows an output waveform in the comparative example (without the logic amplitude delay adjustment circuit 320)
  • FIG. 29B shows an output waveform when the logic amplitude delay adjustment circuit 320 of the third embodiment is connected. From these graphs, in the comparative example, there is a variation of 20.9 nsec between the output waveform of the left end comparator 114-1 and the output waveform of the right end comparator 114-2000, whereas the configuration of the third embodiment Thus, it can be seen that it is reduced to 1.0 nsec and 1/10 or less.
  • the reduction in the output variation of the comparator 114 makes it possible to set the downcount number to a small value, thereby shortening the time required for AD conversion. As a result, it is possible to realize a high-performance solid-state imaging device that can cope with a higher frame rate.
  • this embodiment also has an effect of suppressing digital noise via the reset signal line with respect to the comparator 114.
  • the comparator 114 is a circuit block that is susceptible to the influence of digital noise, so that the power source is separated. Specifically, digital power is supplied to the timing controller 112 and analog power is supplied to the comparator 114. Even when the power is not separated, the power is supplied from the power supply source so as not to have a common impedance as much as possible. Thereby, it is possible to suppress propagation of digital noise generated by the operation of the timing control unit 112 to the comparator 114 via the power supply.
  • the digital power source or the digital ground and the comparator 114 are directly connected via the reset signal line. Affects the comparator 114.
  • the solid-state imaging device has a diode-connected PMOS transistor 335 and NMOS transistor 336 connected between a digital power source or a digital ground and the comparator 114. Since the digital noise is blocked by 337 and 338, a high-performance solid-state imaging device that is hardly affected by the digital noise can be realized.
  • the reset signal supplied to the comparator 114 at the time of auto-zero is supplied to the CMOS logic circuit 321, the diode-connected PMOS transistor 335, and the diode-connected NMOS transistors 336, 337, and 338.
  • the logic amplitude and the delay time By adjusting the logic amplitude and the delay time by using the logic amplitude delay adjustment circuit 320, it is possible to realize a high-performance solid-state imaging device that can cope with a higher frame rate and is less affected by digital noise. .
  • the logic amplitude delay adjustment circuit 320 in the solid-state imaging device has a power supply terminal and a ground terminal, and the reset signal generated by the timing control unit 112 is input, and the voltage of the reset signal
  • the CMOS logic circuit portion 321 that outputs H level or L level according to the above, a one-stage PMOS transistor 335 inserted between the power supply terminal and the power supply, and inserted between the ground terminal and ground and connected in series. Three stages of NMOS transistors 336 to 338 are connected, and each of the one stage PMOS transistor 335 and the three stages of NMOS transistors 336 to 338 is diode-connected.
  • the solid-state imaging device can adjust both the H level and the L level of the reset signal, similarly to the solid-state imaging device 100 according to the first embodiment. Further, the influence of the digital noise that wraps around from the power source on the column ADC 108 by the PMOS transistor 335 is reduced, and the influence on the column ADC 108 that wraps around from the ground by the NMOS transistors 336 to 338 is reduced, and AD conversion can be performed with high accuracy.
  • the logic amplitude delay adjustment circuit 320 is connected to the power supply terminal of the CMOS logic circuit unit 321 as shown in FIG.
  • One diode-connected PMOS transistor 335 is connected, and three diode-connected NMOS transistors 336 to 338 are connected to the ground terminal.
  • a diode-connected transistor may be connected only to the terminal or the ground terminal.
  • the number of PMOS transistors connected between the power supply and the power supply terminal of the CMOS logic circuit unit 321 and each diode-connected is not limited to one, but M (M is 1 or more) as shown in FIG. Integer). Also, the number of diode-connected NMOS transistors connected between the ground and the ground terminal of the CMOS logic circuit unit 321 is not limited to three, but is N (N is 1 or more) as shown in FIG. Integer).
  • the CMOS logic circuit unit 321 is configured as a CMOS inverter, but the present disclosure is not limited to this, and may be an arbitrary logic circuit.
  • the signal whose logic amplitude and delay time are adjusted by the logic amplitude delay adjustment circuit 320 is used as a reset signal for a comparator in a solid-state imaging device using a single slope AD conversion method.
  • the present disclosure is not limited to this.
  • the control clock signal of the sample and hold circuit (for example, FIG. 17) in the solid-state imaging device using the ⁇ AD converter 142 as illustrated in FIG.
  • it may be used for the control clock signal of FIG.
  • the solid-state imaging device includes an imaging device such as a video camera shown in FIG. 33A, a digital still camera shown in FIG. 33B, and a camera module for a mobile device such as a mobile phone. It is suitable for use as an imaging device (image input device).
  • an imaging device such as a video camera shown in FIG. 33A, a digital still camera shown in FIG. 33B, and a camera module for a mobile device such as a mobile phone. It is suitable for use as an imaging device (image input device).
  • FIG. 34 is a block diagram illustrating an example of a configuration of an imaging apparatus (camera) according to the present disclosure.
  • the imaging apparatus 400 includes an optical system including a lens 461, an imaging device 462, a camera signal processing circuit 463, a system controller 464, and the like.
  • the lens 461 forms image light from the subject on the imaging surface of the imaging device 462.
  • the imaging device 462 outputs an image signal obtained by converting the image light imaged on the imaging surface by the lens 461 into an electrical signal in units of pixels.
  • the imaging device 462 the solid-state imaging device according to the first to third embodiments is used.
  • the camera signal processing circuit 463 performs various signal processing on the image signal output from the imaging device 462.
  • the system controller 464 controls the imaging device 462 and the camera signal processing circuit 463.
  • the imaging apparatus 400 includes the imaging device 462 that can reduce the time required for AD conversion and can cope with a higher frame rate.
  • the solid-state imaging device according to the embodiment according to one or a plurality of aspects and the imaging device using the solid-state imaging device have been described based on the embodiment.
  • the present invention is not limited to this embodiment. Unless it deviates from the gist of the present invention, various modifications conceived by those skilled in the art have been made in this embodiment, and forms constructed by combining components in different embodiments are also within the scope of one or more aspects. May be included.
  • the logic amplitude delay adjustment circuit delays the control signal and reduces the amplitude of the control signal.
  • the logic amplitude delay adjustment circuit does not reduce the amplitude of the control signal.
  • the control signal may be delayed.
  • the amplitude of the control signal may be reduced without delaying the control signal.
  • a solid-state imaging device including such a logic amplitude delay adjustment circuit also has the same effect as the solid-state imaging device according to the embodiment. That is, control in each AD conversion unit by the control signal can be performed almost simultaneously. That is, AD conversion is performed almost simultaneously in each AD converter. Thereby, compared with the case where the AD conversion unit operates at different timing for each column, the time required for AD conversion can be shortened, and the increase in the number of frames can be dealt with.
  • each processing unit included in the solid-state imaging device according to the embodiment is typically realized as an LSI that is an integrated circuit. These may be individually made into one chip, or may be made into one chip so as to include a part or all of them.
  • circuits are not limited to LSI, and may be realized by a dedicated circuit or a general-purpose processor.
  • An FPGA Field Programmable Gate Array
  • reconfigurable processor that can reconfigure the connection and setting of circuit cells inside the LSI may be used.
  • division of functional blocks in the block diagram is an example, and a plurality of functional blocks can be realized as one functional block, a single functional block can be divided into a plurality of functions, or some functions can be transferred to other functional blocks. May be.
  • functions of a plurality of functional blocks having similar functions may be processed in parallel or time-division by a single hardware or software.
  • MOS transistors In the above description, an example using MOS transistors is shown, but other types of transistors may be used.
  • the circuit configuration shown in the circuit diagram is an example, and the present invention is not limited to the circuit configuration. That is, like the above circuit configuration, a circuit that can realize a characteristic function of the present invention is also included in the present invention.
  • the present invention includes a device in which an element such as a transistor, a resistor, or a capacitor is connected in series or in parallel to a certain element within a range in which a function similar to the above circuit configuration can be realized.
  • “connected” in the above-described embodiment is not limited to the case where two terminals (nodes) are directly connected, and the two terminals (nodes) can be realized within a range in which a similar function can be realized. ) Is connected via an element.
  • the solid-state imaging device can easily reduce the AD conversion time without increasing the circuit area and power consumption, the high-performance digital still camera, video camera, and vehicle mounted that require high frame rate. Useful for cameras, surveillance cameras, medical cameras, and the like.
  • Solid-state imaging device 102 502 Unit pixel 103 Pixel array 104 Vertical scanning circuit 105, 526 Vertical signal line 106 Current source circuit 108 Column ADC 109 column signal processing unit 110 horizontal scanning circuit 111 reference signal generation unit 112 timing control unit (control unit) 113 Output circuit 114, 114-1 to 114-N, 900 Comparator 115 Counter unit 117 Data storage unit 118A Sample hold circuit 118B Integrator 119a, 119b Pulse generation unit 120, 120A, 120B, 220, 320 Logical amplitude delay adjustment Circuit (regulation circuit) 121, 321 CMOS logic circuit 122, 123, 124, 309, 310 Transistor 126, 127 Switch transistor 128, 228 Resistance (first resistance) 129 Resistance (second resistance) 130 Resistance (third resistance) 139, 139-1 to 139-N RC parasitic element 140 Pixel unit 141 Data processing unit 142 ⁇ AD converter 143, 145, 146, 147 Switch 144,

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Abstract

　固体撮像装置（１００）は、行列状に配置された複数の単位画素（１０２）を有し、入射光量に応じた画素信号を生成する画素部（１４０）と、画素部（１４０）の列に対応して設けられ、対応する列の単位画素（１０２）から出力される画素信号をデジタル変換する列ＡＤＣ（１０８）と、列ＡＤＣ（１０８）におけるデジタル変換を制御するための制御信号を生成するタイミング制御部（１１２）と、タイミング制御部（１１２）から列ＡＤＣ（１０８）へ制御信号を供給するための信号経路に設けられ、制御信号の振幅を小さくさせる、及び、制御信号を遅延させる、の少なくとも一方を行う論理振幅遅延調整回路（１２０）を備える。

Description

固体撮像装置及び撮像装置
　本発明は、固体撮像装置及び撮像装置に関する。
　近年、出力コードの変動をもたらす比較器のオフセットの発生量と変動を抑制することで出力コードの変動を低減することができる固体撮像装置が提案されている（例えば、特許文献１参照）。
　図３５を用いて特許文献１に示された従来の固体撮像装置を説明する。
　図３５に示す比較器９００は、信号入力端子と、信号入力端子と信号線との間に接続されたキャパシタＣ９１１、Ｃ９１２と、キャパシタＣ９１１、Ｃ９１２に信号電圧と比較器９００の動作点との電圧差を定期的に充電するためにオン、オフ制御される校正用のスイッチングトランジスタＰＴ９１３、ＰＴ９１４と、を有し、充電を実施する際にオン状態に遷移するスイッチングトランジスタＰＴ９１３、ＰＴ９１４のオン抵抗が、振幅が制限された制御パルスにより動的に制御される構成を有している。
特開２０１０－１６６５６号公報
　しかしながら、特許文献１に開示された固体撮像装置は、校正用のスイッチングトランジスタを確実にオン、オフさせるための振幅が必要となるため、校正用のスイッチングトランジスタの制御パルスの論理振幅を小さくすることには限界がある。従って、ＡＤ（Ａｎａｌｏｇ－ｔｏ－Ｄｉｇｉｔａｌ）変換に要する時間を十分に短縮することができず、高フレームレート化に対応できないという課題を有している。
　そこで、本発明は、ＡＤ変換に要する時間を短縮し、高フレームレート化に対応可能な固体撮像装置及び撮像装置を提供することを目的とする。
　このような課題を解決するために、本発明の一態様に係る固体撮像装置は、行列状に配置された複数の単位画素を有し、入射光量に応じた画素信号を生成する画素部と、前記画素部の列に対応して設けられ、対応する列の単位画素から出力される画素信号をデジタル変換するＡＤ変換部と、前記ＡＤ変換部におけるデジタル変換を制御するための制御信号を生成する制御部と、前記制御部から前記ＡＤ変換部へ前記制御信号を供給するための信号経路に設けられ、前記制御信号の振幅を小さくさせる、及び、前記制御信号を遅延させる、の少なくとも一方を行う調整回路とを備える。
　これにより、本発明の一態様に係る固体撮像装置は、制御信号による各ＡＤ変換部における制御をほぼ同時に行うことができる。つまり、各ＡＤ変換部においてＡＤ変換がほぼ同時に行われる。これにより、列毎に異なるタイミングでＡＤ変換部が動作する場合と比較して、ＡＤ変換に要する時間を短縮でき、高フレーム化に対応できる。
　また、本発明の一態様に係る固体撮像装置は、さらに、スロープ状に電圧値が変化するランプ信号を生成する参照信号生成部を備え、前記ＡＤ変換部は、前記画素信号と前記ランプ信号とを比較する比較器と、前記画素信号と前記ランプ信号との大小関係が入れ替わり前記比較器の出力が反転するまでの時間をカウントするカウンタ部とを備え、前記制御信号は、前記比較器のオートゼロを実行するためのリセット信号であってもよい。
　これにより、各列の比較器で生じる電圧オフセットの発生を抑え、同等に設定できるので、電圧オフセットのばらつきを吸収するための処理が不要となる。
　また、本発明の一態様に係る固体撮像装置において、前記ＡＤ変換部は、前記画素信号をサンプル・ホールドするサンプル・ホールド回路を有するΔΣＡＤ変換器であり、前記制御信号は、前記サンプル・ホールド回路のための制御クロックであってもよい。
　また、本発明の一態様に係る固体撮像装置において、前記ＡＤ変換部は、スイッチトキャパシタ回路を有するΔΣＡＤ変換器であり、前記制御信号は、前記スイッチトキャパシタ回路のための制御クロックであってもよい。
　これにより、高フレームレート化した場合であっても、各列のΔΣＡＤ変換器をほぼ同時に制御できるので、列毎に制御クロックのタイミングがずれることがなくなり、誤動作を低減できる。
　また、本発明の一態様に係る固体撮像装置において、前記調整回路は、前記制御部で生成された前記制御信号が入力され、当該制御信号の電圧に応じてハイレベル又はローレベルを出力するＣＭＯＳ論理回路と、一端が前記ＣＭＯＳ論理回路の出力端に接続され、他端が前記ＡＤ変換部に電気的に接続された第一の抵抗とを備えてもよい。
　これにより、回路面積と消費電力とを過剰に増やすことなく、デジタルノイズのＡＤ変換部への影響を低減し、精度よくＡＤ変換することができる。
　また、本発明の一態様に係る固体撮像装置において、前記調整回路はさらに、電源と前記第一の抵抗の前記他端との間に接続された第二の抵抗を備えてもよい。
　これにより、制御信号のローレベル電圧を高くすることができる。つまり、制御信号の振幅を小さくできる。
　また、本発明の一態様に係る固体撮像装置において、前記調整回路はさらに、グランドと前記第一の抵抗の前記他端との間に接続された第三の抵抗を備えてもよい。
　これにより、制御信号のハイレベル電圧を低くすることができる。つまり、制御信号の振幅を小さくできる。
　また、本発明の一態様に係る固体撮像装置において、前記調整回路はさらに、第二の抵抗と、前記第二の抵抗と直列に接続された第一のスイッチと、第三の抵抗と、前記第三の抵抗と直列に接続された第二のスイッチとを備え、前記第二の抵抗及び前記第一のスイッチは、電源と前記第一の抵抗の前記他端との間に接続され、前記第三の抵抗及び前記第二のスイッチは、グランドと前記第一の抵抗の前記他端との間に接続され、前記第一のスイッチは前記ＣＭＯＳ論理回路がローレベルを出力する場合は導通、ハイレベルを出力する場合は非導通となるように制御され、前記第二のスイッチは前記ＣＭＯＳ論理回路がハイレベルを出力する場合は導通、ローレベルを出力する場合は非導通となるように制御されてもよい。
　これにより、制御信号のハイレベル電圧を低くし、かつ、ローレベル電圧を高くすることができる。つまり、制御信号の振幅をより小さくできる。
　また、本発明の一態様に係る固体撮像装置において、前記第三の抵抗を可変抵抗で構成してもよい。
　これにより、ＡＤ変換部の動作を損なうことなく、制御信号のハイレベル電圧を可能な限り下げることができる。その結果、ＡＤ変換に要する時間をさらに短縮でき、さらなる高フレーム化に対応できる。例えば、ＡＤ変換部の動作を確認しながら制御信号のハイレベル電圧を下げることにより、ＡＤ変換部の動作を損なうことなく、制御信号のハイレベル電圧を下げられる。
　また、本発明の一態様に係る固体撮像装置において、前記第二の抵抗を可変抵抗で構成してもよい。
　これにより、ＡＤ変換部の動作を損なうことなく、制御信号のローレベル電圧を可能な限り上げることができる。その結果、ＡＤ変換に要する時間をさらに短縮でき、さらなる高フレーム化に対応できる。例えば、ＡＤ変換部の動作を確認しながら制御信号のローレベル電圧を上げることにより、ＡＤ変換部の動作を損なうことなく、制御信号のローレベル電圧を上げられる。
　また、本発明の一態様に係る固体撮像装置において、前記第一の抵抗の抵抗値は、前記調整回路と当該調整回路から最も距離が遠い前記ＡＤ変換部とを接続する配線の配線抵抗値の２倍以上であってもよい。
　これにより、調整回路から最も距離が近いＡＤ変換部における制御信号の立上り及び立下りに要する時間と、調整回路から最も距離が遠いＡＤ変換部における制御信号の立上り及び立下りに要する時間とを、確実に同等とすることができる。つまり、調整回路から制御信号が出力される全てのＡＤ変換部を、確実に同等に制御できる。
　また、本発明の一態様に係る固体撮像装置において、前記第一の抵抗を可変抵抗で構成してもよい。
　これにより、制御信号の遅延時間を最適な時間に調整することができる。つまり、制御信号の遅延時間を、調整回路と各ＡＤ変換部とを接続する制御信号を供給するための配線経路の寄生素子による影響を無視できる程度、かつ、ＡＤ変換部でのＡＤ変換時間に影響を及ぼさない程度に設定することができる。
　また、本発明の一態様に係る固体撮像装置において、前記調整回路は、第１電源端子、及び、グランドに接続された第２電源端子を有し、前記制御部で生成された前記制御信号が入力され、当該制御信号の電圧に応じてハイレベル又はローレベルを出力するＣＭＯＳ論理回路と、前記第１電源端子と電源との間に挿入され、互いに直列接続されたＭ段（Ｍは１以上の整数）のＰＭＯＳトランジスタとを備え、前記Ｍ段のＰＭＯＳトランジスタの各々はダイオード接続されてもよい。
　これにより、制御信号を遅延させることができ、かつ、制御信号のハイレベル電圧を低くすることができる。さらに、Ｍ段のＰＭＯＳトランジスタにより、電源から回り込むデジタルノイズのＡＤ変換部への影響を低減し、精度よくＡＤ変換することができる。
　また、本発明の一態様に係る固体撮像装置において、前記調整回路は、電源に接続された第１電源端子、及び、第２電源端子を有し、前記制御部で生成された前記制御信号が入力され、当該制御信号の電圧に応じてハイレベル又はローレベルを出力するＣＭＯＳ論理回路と、前記第２電源端子とグランドとの間に挿入され、互いに直列接続されたＮ段（Ｎは１以上の整数）のＮＭＯＳトランジスタとを備え、前記Ｎ段のＮＭＯＳトランジスタの各々はダイオード接続されてもよい。
　これにより、制御信号を遅延させることができ、かつ、制御信号のローレベル電圧を高くすることができる。さらに、Ｎ段のＮＭＯＳトランジスタにより、グランドから回り込むデジタルノイズのＡＤ変換部への影響を低減し、精度よくＡＤ変換することができる。
　また、本発明の一態様に係る固体撮像装置において、前記調整回路は、第１電源端子、及び、第２電源端子を有し、前記制御部で生成された前記制御信号が入力され、当該制御信号の電圧に応じてハイレベル又はローレベルを出力するＣＭＯＳ論理回路と、前記第１電源端子と電源との間に挿入され、互いに直列接続されたＭ段（Ｍは１以上の整数）のＰＭＯＳトランジスタと、前記第２電源端子とグランドとの間に挿入され、互いに直列接続されたＮ段（Ｎは１以上の整数）のＮＭＯＳトランジスタとを備え、前記Ｍ段のＰＭＯＳトランジスタ及び前記Ｎ段のＮＭＯＳトランジスタの各々はダイオード接続されてもよい。
　これにより、制御信号のハイレベル電圧及びローレベル電圧のいずれも調整することができる。さらに、Ｍ段のＰＭＯＳトランジスタにより、電源から回り込むデジタルノイズのＡＤ変換部への影響を低減し、かつ、Ｎ段のＮＭＯＳトランジスタにより、グランドから回り込むデジタルノイズのＡＤ変換部への影響を低減するので、精度よくＡＤ変換することができる。
　また、本発明の一態様に係る撮像装置は、上記固体撮像装置を備える。
　本発明によれば、ＡＤ変換に要する時間を短縮し、高フレームレート化に対応可能な固体撮像装置を実現することができる。
図１は、第１の実施形態に係る固体撮像装置の全体構成の一例を示すブロック図である。 図２Ａは、単位画素の構成の一例を示す回路図である。 図２Ｂは、単位画素の構成の他の一例を示す回路図である。 図３は、比較器の構成の一例を示す回路図である。 図４は、比較器におけるリセットトランジスタと負荷トランジスタとの等価回路を示す回路図である。 図５は、等価回路への入力波形を示すグラフである。 図６は、入力波形に対する応答の電圧波形を示すグラフである。 図７は、第１の比較例において、タイミング制御部から各比較器までの配線に生じる寄生素子を模式的に示す回路図である。 図８は、論理振幅遅延調整回路の構成の一例を示す回路図である。 図９は、論理振幅遅延調整回路の入出力波形を示すグラフである。 図１０は、第１の実施形態において、タイミング制御部から各比較器までの配線に生じる寄生素子を模式的に示す回路図である。 図１１Ａは、第１の比較例における比較器の出力波形を示すグラフである。 図１１Ｂは、第１の実施形態における比較器の出力波形を示すグラフである。 図１２は、第１の実施形態に係る固体撮像装置におけるデジタルノイズ耐性の向上を説明するための図である。 図１３は、第２の比較例の一例におけるパルス生成部及び比較器の構成を示す回路図である。 図１４は、第２の比較例の他の例におけるパルス生成部及び比較器の構成を示す回路図である。 図１５Ａは、論理振幅遅延調整回路の構成の他の一例を示す回路図である。 図１５Ｂは、論理振幅遅延調整回路の構成のさらに他の一例を示す回路図である。 図１６は、ΔΣＡＤ変換器を用いた固体撮像装置の構成の一例を示すブロック図である。 図１７は、サンプル・ホールド回路の構成の一例を示す回路図である。 図１８は、スイッチトキャパシタ回路を有する積分器の構成の一例を示す回路図である。 図１９は、第２の実施形態に係る固体撮像装置における論理振幅遅延調整回路の構成の一例を示す回路図である。 図２０は、タイミング制御部から各比較器までの配線に生じる寄生素子を、図１０よりも簡易化して模式的に示す回路図である。 図２１は、信号源から入力された波形を示すグラフである。 図２２Ａは、抵抗値が５０Ωの場合のＶｌｅｆｔ及びＶｒｉｇｈｔの波形を示すグラフである。 図２２Ｂは、抵抗値が５００Ωの場合のＶｌｅｆｔ及びＶｒｉｇｈｔの波形を示すグラフである。 図２３は、Ｖｌｅｆｔ及びＶｒｉｇｈｔの抵抗値依存特性を示すグラフである。 図２４は、ＶｌｅｆｔとＶｒｉｇｈｔの立上り時間比の抵抗値依存特性を示すグラフである。 図２５Ａは、第２の実施形態の比較例における比較器の出力波形を示すグラフである。 図２５Ｂは、第２の実施形態における比較器の出力波形を示すグラフである。 図２６は、デジタルノイズ耐性の向上を説明するための図である。 図２７は、第３の実施形態に係る固体撮像装置における論理振幅遅延調整回路の構成の一例を示す回路図である。 図２８は、論理振幅遅延調整回路の入出力波形を示すグラフである。 図２９Ａは、第３の実施形態の比較例における比較器の出力波形を示すグラフである。 図２９Ｂは、第３の実施形態における比較器の出力波形を示すグラフである。 図３０は、デジタルノイズ耐性の向上を説明するための図である。 図３１は、論理振幅遅延調整回路の構成の他の一例を示す回路図である。 図３２は、論理振幅遅延調整回路の構成のさらに他の一例を示す回路図である。 図３３Ａは、ビデオカメラの一例を示す外観図である。 図３３Ｂは、デジタルスチルカメラの一例を示す外観図である。 図３４は、第４の実施形態に係る撮像装置の構成の一例を示すブロック図である。 図３５は、従来の固体撮像装置における比較器の構成を示す回路図である。
　以下、実施形態について、図面を参照しながら具体的に説明する。
　なお、以下で説明する実施形態は、いずれも包括的または具体的な例を示すものである。以下の実施形態で示される数値、形状、構成要素、構成要素の配置位置及び接続形態、などは、一例であり、本発明を限定する主旨ではない。また、以下の実施形態における構成要素のうち、最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。
　（第１の実施形態）
　以下、第１の実施形態に係る固体撮像装置について、図面を参照して詳細に説明する。
　図１は、第１の実施形態に係る固体撮像装置の全体構成を示すブロック図である。
　図１に記載された固体撮像装置１００は、単位画素１０２がアレイ状に配置された画素アレイ（撮像領域とも言う）１０３と、垂直走査回路１０４と、画素列毎に備えた垂直信号線１０５と、電流源回路１０６とを備える画素部１４０と、画素列毎に備えた列ＡＤＣ（Analog to Digital Converter）１０８を有する列信号処理部１０９と、水平走査回路１１０と、参照信号生成部１１１と、タイミング制御部１１２と、出力回路１１３と、論理振幅遅延調整回路１２０とを有する。ここで、列ＡＤＣ１０８は、比較器１１４と、カウンタ部１１５と、データ記憶部１１７とで構成されている。なお、データ記憶部１１７、水平走査回路１１０及び出力回路１１３は、データ処理部１４１を構成し、データ記憶部１１７が保持しているデジタル信号に対して、例えば、デジタルゲイン演算や各種補正処理等を行い、処理後のデジタル信号を固体撮像装置１００の外部に出力する。
　画素アレイ１０３は、アレイ状に配置された単位画素１０２を備え、垂直走査回路１０４から行ごとに出力される信号に従って、単位画素１０２での受光量に対応する信号である画素信号（Ｖｓｉｇ）を、単位画素１０２の列ごとに設けられた垂直信号線１０５へ出力する。
　ここで、単位画素１０２の詳細な構成について説明する。
　図２Ａは、本実施形態に係る固体撮像装置１００の単位画素（単位セルとも言う）１０２の構成の一例を示す回路図である。
　図２Ａに示すように、単位画素１０２は、転送トランジスタ２０２、増幅トランジスタ２０３、リセットトランジスタ２０４、及び選択トランジスタ２０５といった画素トランジスタと、光電変換を行うフォトダイオード２０１と、フォトダイオード２０１で光電変換された信号電荷を信号電圧に変換するフローティングディフュージョン（ＦＤ）２０６が設けられている。なお、同図に示す電流源トランジスタ２０７は、電流源回路１０６を構成するトランジスタであって、増幅トランジスタ２０３と共にソースフォロア回路を構成する。
　垂直走査回路１０４は、各画素トランジスタに対し、転送パルス信号（ＴＲＡＮ）、選択パルス信号（ＳＥＬ）、リセットパルス信号（ＲＳＴ）等を供給する。つまり、垂直走査回路１０４は、各単位画素１０２で発生した電荷の蓄積時間の制御や、各単位画素１０２における画素信号を読み出すための信号を、画素アレイ１０３の行ごとに順次出力する。
　列ＡＤＣ１０８は、画素アレイ１０３から出力された画素信号（Ｖｓｉｇ）をデジタル変換することで、画素信号（Ｖｓｉｇ）に応じたデジタル値を生成して保持する。具体的には、列ＡＤＣ１０８は、比較器１１４において、画素信号（Ｖｓｉｇ）と参照信号生成部１１１から出力されるランプ信号（Ｖｓｌｏｐｅ）とを比較し、この比較処理と並行してカウンタ部１１５においてカウント処理を行う。そして、ランプ信号（Ｖｓｌｏｐｅ）が画素信号（Ｖｓｉｇ）に達するまでの時間をカウントし、ランプ信号（Ｖｓｌｏｐｅ）が画素信号（Ｖｓｉｇ）に達した時点のカウント値をデータ記憶部１１７において保持する。
　水平走査回路１１０は、タイミング制御部１１２の制御に従い、データ記憶部１１７に保持されたデジタル信号を列ごとに順次出力回路１１３を介して、固体撮像装置１００の外部へ出力させる。
　参照信号生成部１１１は、タイミング制御部１１２の制御に従い、列ＡＤＣ１０８でのＡＤ変換用のランプ信号（Ｖｓｌｏｐｅ）を生成する。
　タイミング制御部１１２は、本開示の制御部の一例であり、垂直走査回路１０４、水平走査回路１１０及び参照信号生成部１１１に対して、動作に必要なクロックや所定タイミングのパルス信号を供給する。また、タイミング制御部１１２は、列ＡＤＣ１０８におけるデジタル変換を制御するための制御信号を生成し、論理振幅遅延調整回路１２０を介して列ＡＤＣ１０８へ供給する。
　論理振幅遅延調整回路１２０は、本開示の調整回路の一例であり、タイミング制御部１１２から列ＡＤＣ１０８へ制御信号を供給するための信号経路に設けられ、制御信号を遅延させ、かつ、制御信号の振幅を小さくさせる。この制御信号は、具体的には、比較器１１４のオートゼロを実行するためのリセット信号である。
　以上のように、本実施形態に係る固体撮像装置１００は、行列状に配置された複数の単位画素１０２を有し、入射光量に応じた画素信号を生成する画素部１４０と、画素部１４０の列に対応して設けられ、対応する列の単位画素１０２から出力される画素信号をデジタル変換する列ＡＤＣ１０８と、列ＡＤＣ１０８の比較器１１４におけるオートゼロを実行するためのリセット信号を生成するタイミング制御部１１２と、タイミング制御部１１２から列ＡＤＣ１０８へリセット信号を供給するための信号経路に設けられ、リセット信号を遅延させる論理振幅遅延調整回路１２０を備える。
　次に、上記のように構成された本実施形態に係る固体撮像装置１００の基本動作について説明する。
　まず、リセットトランジスタ２０４にＲＳＴ（Ｈレベル）が印加されると、フローティングディフュージョン２０６は電源電圧となり、増幅トランジスタ２０３と電流源トランジスタ２０７とを有するソースフォロア回路により画素リセット信号（Ｖｒｓｔ）として垂直信号線１０５に転送される。次に、リセットトランジスタ２０４をオフし、ＴＲＡＮ（Ｈレベル）を転送トランジスタ２０２に印加すると、フォトダイオード２０１に蓄積された光信号電荷がフローティングディフュージョン２０６に転送され、フローティングディフュージョン２０６の電圧は電源電圧から光信号電荷量に応じて低下する。この電圧も、同様にソースフォロア回路により画素信号（Ｖｓｉｇ）として垂直信号線１０５に転送される。垂直走査回路１０４は、ＳＥＬ（Ｈレベル）を選択トランジスタ２０５に印加することにより、その行の単位画素１０２がアクティブとなり、画素リセット信号（Ｖｒｓｔ）、および、画素信号（Ｖｓｉｇ）が画素列毎の垂直信号線１０５に出力される。
　次に、画素列毎に備えた列ＡＤＣ１０８の動作について説明すると、垂直信号線１０５に出力された画素リセット信号（Ｖｒｓｔ）が、比較器１１４の一方の入力端子に入力され、他方の入力端子には、参照信号生成部１１１で生成されたスロープ状に変化するランプ信号（Ｖｓｌｏｐｅ）が入力される。
　ランプ信号（Ｖｓｌｏｐｅ）はある一定の傾きをもち線形に変化する信号であり、画素リセット信号（Ｖｒｓｔ）は、比較器１１４にてランプ信号（Ｖｓｌｏｐｅ）と比較される。比較期間中、カウンタ部１１５は、タイミング制御部１１２から供給されるクロックをカウントする。
　画素リセット信号（Ｖｒｓｔ）とランプ信号（Ｖｓｌｏｐｅ）の大小関係が入れ替わった時、比較器１１４の出力が反転（例えばＨレベルからＬレベルに反転）し、カウンタ部１１５への入力クロックが停止することでカウンタ部１１５が停止し、画素リセット信号（Ｖｒｓｔ）はデジタル値に変換される。
　次に、フォトダイオード２０１の電荷が転送され、垂直信号線１０５から画素信号（Ｖｓｉｇ）が出力されると、画素リセット信号（Ｖｒｓｔ）と同様に、画素信号（Ｖｓｉｇ）はランプ信号（Ｖｓｌｏｐｅ）と比較されデジタル値に変換される。
　ここでカウンタ部１１５は、画素リセット信号（Ｖｒｓｔ）の比較時はダウンカウントの動作をし、画素信号（Ｖｓｉｇ）の比較時はアップカウントの動作をする。これは、画素リセット信号（Ｖｒｓｔ）と画素信号（Ｖｓｉｇ）の差をとったことに等しく、両信号に共通に含まれるノイズ成分が除去されたデジタル値を得ることができる。この方法は、相関二重サンプリング（ＣＤＳ：Ｃｏｒｒｅｌａｔｅｄ　Ｄｏｕｂｌｅ　Ｓａｍｐｌｉｎｇ）と呼ばれている。相関二重サンプリング後のカウンタ部１１５のカウント値は目的のデジタル値となり、ＡＤ変換動作は完了する。
　そして、画素列毎にＡＤ変換されたデジタル値は、一旦データ記憶部１１７に保持され、水平走査回路１１０により順次水平方向に転送されて出力回路１１３から出力される。
　このように、本実施形態に係る固体撮像装置１００は、画素部１４０から取得した画素リセット信号（Ｖｒｓｔ）と画素信号（Ｖｓｉｇ）とをそれぞれ比較器１１４でランプ信号（Ｖｓｌｏｐｅ）と比較判定し、相関二重サンプリングを実施することで高精度なＡＤ変換を実現している。
　なお、本実施形態に係る固体撮像装置１００の単位画素（単位セル）は、図２Ａの構成に変えて、図２Ｂの構成を用いることも出来る。図２Ｂは、画素部１４０に行列状に配置された単位画素５０２は、増幅トランジスタ５２１と、リセットトランジスタ５２２と、アドレストランジスタ５２３と、光電変換素子（光電変換膜）５２４と、これらを結線する配線とで構成され、入射光に応じた画素信号（Ｖｓｉｇ）を生成する。増幅トランジスタ５２１のソースには、垂直方向に走る電源配線５２７が接続されている。リセットトランジスタ５２２のゲートには、水平方向に走るリセット信号線５２８が接続されている。アドレストランジスタ５２３のゲートには、水平方向に走るアドレス信号線５２９が接続され、ドレインには垂直方向に走る垂直信号線５２６が接続されている。
　次に、本実施形態に係る固体撮像装置１００の特徴となる、タイミング制御部１１２と比較器１１４との間に論理振幅遅延調整回路１２０を配置したことに関して、（i）比較器１１４に生じる課題、及び、（ii）論理振幅遅延調整回路１２０の詳細な構成及び効果について、詳細に説明する。
　（i）比較器１１４に生じる課題
　まず、理解を容易にするために、本実施形態に係る固体撮像装置における比較器１１４に生じる課題について説明する。
　図３は、本実施形態に係る固体撮像装置の理解を容易とするための図であり、比較器１１４の構成の一例を示す回路図である。
　同図は、比較器１１４において、画素リセット信号（Ｖｒｓｔ）とランプ信号（Ｖｓｌｏｐｅ）との比較をする前に、タイミング制御部１１２からのリセット信号を用いて、比較器１１４が最も感度の高い状態で動作するための基準電圧を設定する操作、いわゆるオートゼロがなされる説明を示したものである。
　図３より、入力トランジスタ３０２及び３０３と、電流源３０６と、負荷トランジスタ３００及び３０１と、容量３０７及び３０８と、リセットトランジスタ３０４及び３０５とにより構成された演算増幅器型の比較器１１４において、まず、論理振幅遅延調整回路１２０は、ＣＭＰＲＳ端子にＬレベルのリセット信号を供給し、リセットトランジスタ３０４及び３０５をオンさせる。このとき、入力トランジスタ３０２及び３０３のゲート端子とドレイン端子とが短絡され回路が平衡状態となり、基準電圧が発生する。
　続いて、ＣＭＰＲＳ端子にＨレベルのリセット信号を供給するとリセットトランジスタ３０４及び３０５がオフし、入力トランジスタ３０２及び３０３のゲート端子はフローティングとなる。このときＲＡＭＰ端子の電圧と入力トランジスタ３０２のゲート電圧との差は容量３０７に、ＡＤＩＮ端子の電圧と入力トランジスタ３０３のゲート電圧との差は容量３０８に保持される。その結果、ＲＡＭＰ端子に供給されるランプ信号（Ｖｓｌｏｐｅ）とＡＤＩＮ端子に供給される画素リセット信号（Ｖｒｓｔ）や画素信号（Ｖｓｉｇ）との電圧の大小が比較できる状態となる。
　以上が、比較器１１４におけるオートゼロの動作である。
　しかしながら、オートゼロには、タイミング制御部１１２から、オートゼロを完了するためのリセット信号（図３の例では、ＣＭＰＲＳ端子に入力されるＬレベルからＨレベルへ遷移する信号）を供給する際に、クロックフィードスルーやチャージインジェクションの影響により本来の基準電圧からのずれ、すなわち電圧オフセットが発生するという課題を備えている。
　この課題の理解を容易とするため、図４を用いて説明する。
　図４は、クロックフィードスルーについての説明図であり、リセットトランジスタ３０４及び負荷トランジスタ３００と、リセットトランジスタ３０５及び負荷トランジスタ３０１とのそれぞれの等価回路を示す回路図である。
　同図において、容量３１５は、リセットトランジスタ３０４、または、リセットトランジスタ３０５のゲート－ドレイン間容量とそれに並列につく寄生容量とを１つの容量で近似したものである。抵抗３１６は、リセットトランジスタ３０４のオン抵抗と負荷トランジスタ３００の抵抗成分との和、または、リセットトランジスタ３０５のオン抵抗と負荷トランジスタ３０１の抵抗成分との和を１つの抵抗で近似したものである。
　このＣＲ回路に図５に示すような傾きＶＡ／ＴＲの立上りパルスを入力した場合の応答Ｖａｚは（式１）で与えられる。
Figure JPOXMLDOC01-appb-M000001
　図６は、（式１）で得られた応答Ｖａｚの電圧波形を示すグラフであり、立上りパルスの傾きＶＡ／ＴＲに比例した電圧ＲＣ（ＶＡ／ＴＲ）があらわれる。実動作ではＣＭＰＲＳ端子の電圧の立上りの途中でリセットトランジスタ３０４及び３０５がオフする。これは図４における抵抗３１６の抵抗値が無限大になることに相当し、ＲＣ（ＶＡ／ＴＲ）の電圧オフセットが保持されることになる。つまり、リセットトランジスタ３０４及び３０５のドレイン端子には、本来の基準電圧からＶａｚだけずれた電圧が保持される。
　以上のようにオートゼロ時に発生した電圧オフセットは、本来のカウント値からのずれを発生させる。
　さらに、実際の固体撮像装置１００では、タイミング制御部１１２と画素部１４０の列ごとに設けられた比較器１１４との間に、配線の寄生抵抗及び浮遊容量等により生じる寄生素子が存在し、この寄生素子により列ごとに異なるリセット信号の遅延時間が発生する。
　このリセット信号の遅延時間について、第１の実施形態の第１の比較例として、論理振幅遅延調整回路１２０を有さない固体撮像装置を例に挙げて説明する。
　図７は、第１の比較例に係る固体撮像装置における、タイミング制御部１１２から各比較器１１４までの配線に生じる寄生素子を模式的に示す回路図である。なお、以降、ｋ列目（１≦ｋ≦Ｎ）に属する比較器１１４を比較器１１４－ｋと表記し、ｋ列目に属する比較器１１４－ｋのＡＤＩＮ端子をＡＤＩＮ－ｋとして記載している場合がある。なお、比較器１１４－１～１１４－ｋを特に区別せず、比較器１１４と記載している場合がある。
　実際の固体撮像装置では、図７に示すように、タイミング制御部１１２と比較器１１４との間にはＲＣ寄生素子１３９－１～１３９－Ｎが分布定数的に存在する。これにより、リセット信号を生成するタイミング制御部１１２から距離が近い比較器１１４－１には急峻な（ＴＲが小さな）パルスが供給されるが、距離が遠い比較器１１４－Ｎには鈍った（ＴＲが大きな）パルスが供給される。このため、クロックフィードスルーによる電圧オフセット量が列ＡＤＣ１０８毎に異なる。
　従って、第１の比較例に係る固体撮像装置では、画素リセット信号（Ｖｒｓｔ）の入力時において、列毎にダウンカウント値が異なることになり、そのカウント値のばらつきを十分に吸収できるようなダウンカウント数を設定しなければならなくなる。その結果、カウント値のばらつきがない場合に比べＡＤ変換に要する時間が増大し、高フレームレート化の実現が難しいという課題がある。
　このように、オートゼロ時におけるリセットトランジスタ３０４及び３０５のドレイン端子に保持される電圧オフセットは、タイミング制御部１１２から各比較器１１４－１～１１４－Ｎまでの距離に応じて異なる。すなわち、画素リセット信号（Ｖｒｓｔ）が入力された時の各列ＡＤＣ１０８におけるダウンカウント値は、列ごとに異なる。その結果、ダウンカウント値のばらつきを吸収できるようなダウンカウント数を設定する必要があるので、ＡＤ変換に要する時間が増大し、その結果、高フレームレート化の実現が難しいという課題がある。
　（ii）論理振幅遅延調整回路１２０の詳細な構成及び効果
　このような課題を解決するために、本実施形態に係る固体撮像装置１００における論理振幅遅延調整回路１２０は、比較器１１４のオートゼロを実行するためのリセット信号を供給するための、タイミング制御部１１２から比較器１１４への信号経路に設けられ、リセット信号を遅延させる、かつ、リセット信号の振幅を小さくさせる。
　図８は、第１の実施形態における論理振幅遅延調整回路１２０の構成の一例を示す回路図である。
　同図に示すように、論理振幅遅延調整回路１２０は、トランジスタ１２２、１２３、１２４、１２５を有するインバータ２段のＣＭＯＳ論理回路部１２１と、抵抗１２８、１２９、１３０と、スイッチトランジスタ１２６、１２７とを有する。
　図８の論理振幅遅延調整回路１２０において、タイミング制御部１１２からＨレベル（電源電圧）が入力されると一段目のインバータはＬレベル（グランドレベル）を出力し、二段目のインバータはＨレベルを出力する。このとき、スイッチトランジスタ１２７はオンするので、論理振幅遅延調整回路１２０が出力するＨレベルの電圧であるＶＨは電源電圧を抵抗１２８と抵抗１３０とで抵抗分圧した電圧となる。すなわち、電源電圧をＶＤＤ、抵抗１２８、抵抗１２９及び抵抗１３０の抵抗値をそれぞれＲ１２８、Ｒ１２９、Ｒ１３０とすると、Ｈレベルの電圧ＶＨは、
Figure JPOXMLDOC01-appb-M000002
 となる。このように、論理振幅遅延調整回路１２０は、グランドと抵抗１２８の他端との間に接続された抵抗１３０を備えることにより、リセット信号のＨレベルの電圧を低くすることができる。
　一方、Ｌレベル（グランドレベル）が入力されると一段目のインバータはＨレベル（電源電圧）を出力し、二段目のインバータはＬレベルを出力する。このとき、スイッチトランジスタ１２６はオンするので、論理振幅遅延調整回路１２０が出力するＬレベルの電圧であるＶＬは電源電圧を抵抗１２９と抵抗１２８とで抵抗分圧した電圧となる。すなわち、Ｌレベルの電圧ＶＬは、
Figure JPOXMLDOC01-appb-M000003
 となる。このように、論理振幅遅延調整回路１２０は、電源と抵抗１２８の他端との間に接続された抵抗１２９を備えることにより、リセット信号のＬレベルの電圧を高くすることができる。ただし、トランジスタ１２４及び１２５と、スイッチトランジスタ１２６及び１２７のオン抵抗はＲ１２８、Ｒ１２９、Ｒ１３０に比べ十分に低く無視できるものとしている。
　例えば、電源電圧が３．３Ｖ（ＶＤＤ＝３．３Ｖ）の場合において、比較器１１４が図３に示すような演算増幅器型の場合は、ＶＨ＝２．９Ｖ、ＶＬ＝１．７Ｖ程度に設定することが適切である。このとき、Ｒ１２８＝８００Ω、Ｒ１２９＝８００Ω、Ｒ１３０＝６４００Ωとすることにより、（式２）及び（式３）からＶＨ＝２．９３Ｖ、ＶＬ＝１．６５Ｖとなり、概ね目標の論理振幅を実現することができる。つまり、比較器１１４におけるオートゼロを実行するためのリセット信号のＨレベル及びＬレベル、すなわち比較器１１４のリセットトランジスタ３０４及び３０５に供給されるリセット信号のＨレベル及びＬレベルを、リセットトランジスタ３０４及び３０５を確実にオフ及びオンさせるための振幅とすることができる。
　一方、リセット解除時（ＶＨ出力時）の論理振幅遅延調整回路１２０の出力抵抗は約７１０Ω（Ｒ１２８とＲ１３０の並列抵抗）となり、リセット信号の遅延時間も同時に与えることができる。
　図９は、Ｒ１２８＝８００Ω、Ｒ１２９＝８００Ω、Ｒ１３０＝６４００Ωとした場合の論理振幅遅延調整回路１２０の入出力波形を示すグラフである。同図に示すように、論理振幅遅延調整回路１２０によりリセット信号の論理振幅が小さくなるとともに、遅延時間が発生していることがわかる。
　上記効果の理解を容易とするため、図１０、図１１Ａ及び図１１Ｂを用いて、論理振幅遅延調整回路１２０を有さない上述の第１の比較例に係る固体撮像装置と比較して、本実施形態に係る固体撮像装置１００の効果について説明する。図１０は、本実施形態において、タイミング制御部１１２から論理振幅遅延調整回路１２０を介して各比較器１１４までの配線に生じる寄生素子を模式的に示す回路図であり、図１１Ａは、第１の比較例における比較器１１４の出力波形を示すグラフであり、図１１Ｂは、本実施形態に係る固体撮像装置１００における比較器１１４の出力波形を示すグラフである。
　図１０より、例えば２０００列の比較器１１４－１～１１４－２０００を有する固体撮像装置１００では、例えば、ＣＤＳの前半処理において、ＡＤＩＮ１からＡＤＩＮ２０００には同じレベルの画素リセット信号（Ｖｒｓｔ）が入力され、同じランプ信号（Ｖｓｌｏｐｅ）で比較した場合、理想的にはＣＭＰＯＵＴ１からＣＭＰＯＵＴ２０００までは同じタイミングで出力が反転するはずである。
　しかしながら、上述した第１の比較例の固体撮像装置では、リセット信号配線上に分布定数的に形成されたＲＣローパスフィルタ（図１０では１０分割で近似し、それぞれの抵抗値は１０Ω、容量値は４ｐＦ）により、左端の比較器１１４－１から右端の比較器１１４－２０００にかけて徐々にリセット信号が鈍ってくる。そのため、各比較器１１４においてクロックフィードスルーやチャージインジェクションの影響の受け方に差異が発生し、その結果、比較器１１４－１～１１４－２０００の出力タイミングにばらつきが生じる。
　図１１Ａ及び図１１Ｂは、ＣＭＰＯＵＴ１（左端の比較器１１４－１の出力端子）の出力波形とＣＭＰＯＵＴ２０００（右端の比較器１１４－２０００の出力端子）の出力波形とを示すグラフである。図１１Ａは、第１の比較例（論理振幅遅延調整回路１２０なし）における出力波形を示し、図１１Ｂは、実施形態１の論理振幅遅延調整回路１２０を接続した場合における出力波形を示す。これらのグラフから、比較例では左端の比較器１１４－１の出力波形と右端の比較器１１４－２０００の出力波形との間に２０．９ｎｓｅｃのばらつきがあるのに対して、第１の実施形態の構成では１．６ｎｓｅｃと１／１０以下に低減していることがわかる。
　この比較器１１４の出力ばらつきの低減により、ダウンカウント数を小さく設定することが可能となり、ＡＤ変換に要する時間を短縮させることができる。すなわち、クロックフィードスルーによる電圧オフセット量を、全ての列ＡＤＣ１０８においてほぼ同一とできる。したがって、電圧オフセット量が大きい比較例では必要であった、ダウンカウント値のばらつきを吸収するためのダウンカウント数が不要となる。したがって、本実施形態に係る固体撮像装置１００が有する列ＡＤＣ１０８では、ダウンカウント値を小さく設定することができ、ＡＤ変換に要する時間を短縮できる。その結果、高フレームレート化に対応した高性能な固体撮像装置を実現することができる。
　また、本実施形態では、比較器１１４に対してリセット信号線を経由するデジタルノイズを抑制することもできる。
　通常、比較器１１４は、デジタルノイズの影響を受けやすい回路ブロックであることから、電源分離される。具体的には、タイミング制御部１１２にはデジタル系の電源が、比較器１１４にはアナログ系の電源が供給される。電源分離がなされない場合においても、できるだけ共通インピーダンスを持たないように電源供給源から配線を分岐して供給される。これにより、タイミング制御部１１２が動作することにより発生するデジタルノイズが電源経由で比較器１１４に伝播することを抑制することができる。しかしながら、論理振幅遅延調整回路１２０を有さない第１の比較例の構成では、リセット信号線を介してデジタル電源、またはデジタルグランドと比較器１１４とが直結されるため、タイミング制御部１１２により発生するデジタルノイズが比較器１１４に影響を及ぼす。
　これに対して、本実施形態に係る固体撮像装置１００は、図１２に示すように、デジタル電源またはデジタルグランドと比較器１１４との間に接続された抵抗１２８、１２９及び１３０でデジタルノイズを遮断する構成となっているため、デジタルノイズの影響を受けにくい高性能な固体撮像装置を実現することができる。図１２は、本実施形態に係る固体撮像装置１００におけるデジタルノイズ耐性の向上を説明するための図である。
　ここで、本実施形態の第２の比較例として、図１３及び図１４のような回路構成を用いて、タイミング制御部１１２と比較器１１４との間に論理振幅遅延調整回路１２０の代わりにパルス生成部１１９ａ及び１１９ｂを設けることにより、タイミング制御部１１２で生成したリセット信号の論理振幅を下げる処理を行う場合を考える。図１３は、第２の比較例の一例として、論理振幅遅延調整回路１２０の代わりにパルス生成部１１９ａを有する固体撮像装置の構成の一部を示す回路図であり、図１４は、第２の比較例の他の例として、論理振幅遅延調整回路１２０の代わりにパルス生成部１１９ｂを有する固体撮像装置の構成の一部を示す回路図である。
　第２の比較例の一例における図１３のパルス生成部１１９ａは、ダイオード接続されたトランジスタ３０９及び３１０と、インバータ３１１と、電流源３１２とを有する。負荷トランジスタ３００及びトランジスタ３０９と、リセットトランジスタ３０４及びトランジスタ３１０とは、同じ特性を有するトランジスタとし、電流源３１２は電流源３０６の半分の電流値となるように設定する。このとき、パルス生成部１１９ａにより、リセットトランジスタ３０４及び３０５をオンさせるための必要最低限のＬレベルを実現するリセット信号を、ＰＶＴ（プロセス・電源電圧・温度）ばらつきを補償しながら生成する必要があるため、論理振幅ＶＡを小さくすることには限界がある。
　第２の比較例の他の例における図１４のパルス生成部１１９ｂは、抵抗３１３及び３１４と、インバータ３１１とを有する。リセット信号としては、リセットトランジスタ３０４及び３０５を確実にオン、オフさせるための振幅が必要となるため、論理振幅ＶＡを小さくすることには限界がある。従って、ＡＤ変換に要する時間を十分に短縮することが出来ない。
　このように、論理振幅遅延調整回路１２０の代わりにパルス生成部１１９ａ又は１１９ｂを有する第２の比較例に係る固体撮像装置は、ＡＤ変換に要する時間を十分に短縮することができない。
　これら第２の比較例と比較して、本実施形態に係る固体撮像装置１００では、オートゼロ時に比較器１１４に供給するリセット信号をＣＭＯＳ論理回路部１２１と抵抗１２８～１３０とスイッチトランジスタ１２６及び１２７とを有する論理振幅遅延調整回路１２０において、タイミング制御部１１２で生成されたリセット信号の論理振幅と遅延時間とを調整することにより、高フレームレート化に対応し、かつ、デジタルノイズの影響を受けにくい高性能な固体撮像装置１００を実現することができる。
　さらに、本実施形態に係る固体撮像装置１００では、比較器１１４の比較動作時、すなわち、リセットトランジスタ３０４及び３０５がオフした状態における比較１１４へのデジタルノイズのリークを抑制できる。具体的には、タイミング制御部１１２やパルス生成部１１９ａ及び１１９ｂ等から発生する電源デジタルノイズが、ＣＭＯＳインバータのＰＭＯＳトランジスタやリセットトランジスタ３０４及び３０５のゲート－ソース間容量Ｃｇｓやゲート－ドレイン間容量Ｃｇｄを介して、比較器１１４の入力端子や出力端子にリークするのを抑制出来る。
　さらに、本実施形態に係る固体撮像装置１００におけるＣＭＯＳ論理回路部１２１は、トランジスタサイズや電流値では第２の比較例におけるパルス生成部１１９ａ及び１１９ｂと同等の実用的な駆動能力を得つつ、回路面積の縮小と消費電力の低減を実現することが出来る。
　以上のように、本実施形態に係る固体撮像装置１００は、行列状に配置された複数の単位画素１０２を有し、入射光量に応じた画素信号（Ｖｓｉｇ）を生成する画素部１４０と、画素部１４０の列に対応して設けられ、対応する列の単位画素１０２から出力される画素信号（Ｖｓｉｇ）をデジタル変換する列ＡＤＣ１０８と、列ＡＤＣ１０８におけるデジタル変換を制御するためのリセット信号を生成するタイミング制御部１１２と、タイミング制御部１１２から列ＡＤＣ１０８へリセット信号を供給するための信号経路に設けられ、リセット信号の振幅を小さくさせる、かつ、リセット信号を遅延させる論理振幅遅延調整回路１２０を備える。
　これにより、固体撮像装置１００は、リセット信号による各列ＡＤＣ１０８における制御をほぼ同時に行うことができる。つまり、各列ＡＤＣ１０８においてＡＤ変換をほぼ同時に行うことができる。これにより、列毎に異なるタイミングで列ＡＤＣ１０８が動作する場合と比較して、ＡＤ変換に要する時間を短縮でき、高フレーム化に対応できる。
　また、固体撮像装置１００は、さらに、スロープ状に電圧値が変化するランプ信号（Ｖｓｌｏｐｅ）を生成する参照信号生成部１１１を備え、列ＡＤＣ１０８は、画素信号（Ｖｓｉｇ）とランプ信号（Ｖｓｌｏｐｅ）とを比較する比較器１１４と、画素信号（Ｖｓｉｇ）とランプ信号（Ｖｓｌｏｐｅ）との大小関係が入れ替わり比較器１１４の出力が反転するまでの時間をカウントするカウンタ部１１５とを備え、リセット信号は、比較器１１４のオートゼロを実行するための信号である。
　これにより、各比較器１１４のオートゼロ時に発生する電圧オフセットを高効率で抑制することが可能となるため、比較器１１４の出力ばらつきを大幅に抑制することができる。その結果、ダウンカウント数の設定を小さくすることが可能となり、ＡＤ変換時間を大幅に短縮することができる。言い換えると、各列の比較器１１４で生じる電圧オフセットを同等に設定できるので、電圧オフセットを吸収するための処理が不要となる。具体的には、電圧オフセットのばらつきが同等となることによって、列毎にダウンカウント値が異なる場合にカウント値のばらつきを吸収するために必要であったダウンカウント数が不要となる。その結果、ＡＤ変換に要する時間を低減でき、高フレームレート化に対応できる。
　さらに、本実施形態にかかる固体撮像装置１００における論理振幅遅延調整回路１２０は、タイミング制御部１１２で生成されたリセット信号の電圧に応じてＨレベル又はＬレベルを出力するＣＭＯＳ論理回路部１２１と、一端がＣＭＯＳ論理回路部１２１の出力端に接続され、他端が列ＡＤＣ１０８に電気的に接続された抵抗１２８とを備える。
　これにより、固体撮像装置１００の回路面積と消費電力とをあまり増やすことなく、デジタルノイズ耐性の向上を同時に実現することができる。つまり、デジタルノイズの列ＡＤＣ１０８への影響を低減し、精度よくＡＤ変換することができる。
　また、論理振幅遅延調整回路１２０は、抵抗１２９と、抵抗１２９と直列に接続されたスイッチトランジスタ１２６と、抵抗１３０と、抵抗１３０と直列に接続されたスイッチトランジスタ１２７とを備え、抵抗１２９及びスイッチトランジスタ１２６は、電源と抵抗１２８の他端との間に接続され、抵抗１３０及びスイッチトランジスタ１２７は、グランドと抵抗１２８の他端との間に接続され、スイッチトランジスタ１２６はＣＭＯＳ論理回路部１２１がＬレベルを出力する場合は導通、Ｈレベルを出力する場合は非導通となるように制御され、スイッチトランジスタ１２７はＣＭＯＳ論理回路部１２１がＨレベルを出力する場合は導通、Ｌレベルを出力する場合は非導通となるように制御される。これにより、リセット信号のＨレベルの電圧を低くし、かつ、Ｌレベルの電圧を高くすることができる。つまり、Ｈレベルの電圧及びＬレベルの電圧の一方の電圧のみを制御する場合と比較して、リセット信号の振幅を小さくできる。つまり、ＡＤ変換に要する時間を短縮できる。
　なお、本実施形態では、リセット信号のＨレベル及びＬレベルの両方を制御して論理振幅を制御するために、論理振幅遅延調整回路１２０を、図８のようなＣＭＯＳ論理回路部１２１の出力部に３つの抵抗１２８～１３０と２つのスイッチトランジスタ１２６及び２７とが接続された構成としたが、論理振幅遅延調整回路の構成はこれに限らない。具体的には、リセット信号のＨレベル及びＬレベルの一方を制御して論理振幅を制御する構成であってもよい。Ｈレベル及びＬレベルの一方のみを制御する場合は、スイッチトランジスタ１２６及び１２７は不要となり図１５Ａ及び図１５Ｂに示すような構成としてもよい。これにより、図１５Ａに示す論理振幅遅延調整回路１２０Ａはリセット信号のＨレベルの電圧のみを制御し、図１５Ｂに示す論理振幅遅延調整回路１２０Ｂはリセット信号のＬレベルの電圧のみを制御する。
　また、本実施形態では、ＣＭＯＳ論理回路部１２１をＣＭＯＳインバータ２段の構成としたが、本開示はこれに限らず、任意の論理回路であってもよい。
　また、本実施形態では、抵抗１２８、抵抗１２９、抵抗１３０を固定の抵抗としたが、少なくとも一つ以上を可変抵抗で構成し、論理振幅と遅延時間を制御できる構成にしてもよい。
　つまり、抵抗１２８を可変抵抗で構成してもよい。これにより、例えば抵抗１２８の抵抗値を大きくした場合に遅延時間を長く、抵抗値を小さくした場合に遅延時間を短くするといったように、遅延時間を調整することができる。また、抵抗１２９を可変抵抗で構成してもよい。これにより、リセット信号のＨレベルの電圧を可能な限り下げることができ、その結果、ＡＤ変換に要する時間をさらに短縮でき、さらなる高フレーム化に対応できる。例えば、列ＡＤＣ１０８の動作を確認しながらリセット信号のＨレベルの電圧を下げることにより、列ＡＤＣ１０８の動作を損なうことなく、リセット信号のＨレベルの電圧を下げられる。また、抵抗１３０を可変抵抗で構成してもよい。これにより、列ＡＤＣ１０８の動作を損なうことなく、リセット信号のＬレベルの電圧を可能な限り上げることができ、その結果、ＡＤ変換に要する時間をさらに短縮でき、さらなる高フレーム化に対応できる。例えば、列ＡＤＣ１０８の動作を確認しながらリセット信号のＬレベルの電圧を上げることにより、列ＡＤＣ１０８の動作を損なうことなく、リセット信号のＬレベルの電圧を上げられる。なお、本実施形態における抵抗１２８、１２９及び１３０はそれぞれ、本開示に係る固体撮像装置の第一の抵抗、第二の抵抗及び第三の抵抗の一例である。
　また、本実施形態では、論理振幅遅延調整回路１２０で論理振幅及び遅延時間が調整された信号を、シングルスロープ型ＡＤ変換方式を用いた固体撮像装置１００における比較器１１４のリセット信号に用いる構成としたが、本開示はこれに限らず、例えば図１６に示すようなΔΣＡＤ変換器１４２を用いた固体撮像装置におけるサンプル・ホールド回路１１８Ａ（例えば図１７）の制御クロック信号φやスイッチトキャパシタを用いた積分器１１８Ｂ（例えば図１８）の制御クロック信号φ１及びφ２に用いてもよい。
　図１７はサンプル・ホールド回路の一例を示す回路図であり、当該サンプル・ホールド回路１１８Ａは、論理振幅遅延調整回路１２０から出力された制御クロック信号φに応じてオン及びオフするスイッチ１４３により入力電圧Ｖｉｎをキャパシタ１４４に保持する。また、図１８はスイッチトキャパシタ回路を有する積分器１１８Ｂの構成の一例を示す回路図であり、当該積分器１１８Ｂは、インバータ１５１と、インバータ１５１の入力に設けられたスイッチ１４５及び１４７とキャパシタ１４９とを有する第１のスイッチトキャパシタ回路と、インバータ１５１のフィードバックループに設けられたスイッチ１４６及び１４８とキャパシタ１５０とを有する第２のスイッチトキャパシタ回路とを有する。スイッチ１４５及び１４６は、論理振幅遅延調整回路１２０から出力された２相の制御クロック信号φ１及びφ２のうち制御クロック信号φ１に応じてオン及びオフし、スイッチ１４７及び１４８は、２相の制御クロック信号φ１及びφ２のうち制御クロック信号φ２に応じてオン及びオフする。
　このように、論理振幅遅延調整回路１２０で論理振幅及び遅延時間が調整された信号をΔΣＡＤ変換器１４２の制御クロックとして用いることにより、高フレームレート化した場合であっても、各列のΔΣＡＤ変換器１４２をほぼ同時に制御できるので、列毎に制御クロックのタイミングがずれることがなくなり、誤動作を低減できる。
　（第２の実施形態）
　第２の実施形態に係る固体撮像装置は、第１の実施形態に係る固体撮像装置１００と比較してほぼ同じであるが、論理振幅遅延調整回路の構成が異なる。以下、図面を参照しながら、第２の実施形態に係る固体撮像装置の構成及び動作について、第１の実施形態との相違点を中心に説明する。
　図１９は、第２の実施形態に係る固体撮像装置における論理振幅遅延調整回路の構成の一例を示す回路図である。
　同図に示す論理振幅遅延調整回路２２０は、トランジスタ１２２、１２３、１２４、１２５を有するインバータ２段のＣＭＯＳ論理回路部１２１と、論理振幅遅延調整回路２２０と比較器１１４とを接続するリセット信号配線の寄生抵抗値の２倍以上を有する抵抗２２８とを有する。言い換えると、同図に示す論理振幅遅延調整回路２２０は、第１の実施形態における論理振幅遅延調整回路１２０と比較して、抵抗１２８～１３０及びスイッチトランジスタ１２６、１２７に代わり、抵抗２２８を備える点が異なる。つまり、論理振幅遅延調整回路２２０は、タイミング制御部１１２で生成されたリセット信号の電圧に応じてＨレベル又はＬレベルを出力するＣＭＯＳ論理回路部１２１と、一端がＣＭＯＳ論理回路部１２１の出力端に接続され、他端が列ＡＤＣ１０８に電気的に接続された抵抗２２８とを備え、抵抗２２８の抵抗値は、論理振幅遅延調整回路２２０と当該論理振幅遅延調整回路２２０から最も距離が遠い列ＡＤＣ１０８とを接続する配線の配線抵抗値の２倍以上である。なお、抵抗２２８は、本開示の第一の抵抗の他の一例である。
　以下、抵抗２２８の抵抗値Ｒ２２８が寄生抵抗の２倍以上であればよい理由について説明する。
　図２０は、図１０のモデルをさらに簡易化したものであり、タイミング制御部１１２から各比較器１１４までの配線に生じる寄生素子を模式的に示す回路図である。信号源３３１と抵抗３２８とはタイミング制御部１１２と論理振幅遅延調整回路２２０とを等価回路で置き換えたものであり、抵抗３３３と容量３３４とは２０００列分の比較器１１４のリセット信号配線を近似したものである。また、容量３３２は、論理振幅遅延調整回路２２０と左端の比較器１１４－１とを接続するリセット信号配線の寄生容量である。
　図２０において、信号源３３１から、図２１に示すようなｔ＝０で０Ｖから１Ｖに遷移するステップ信号が入力された場合における、左端比較器１１４－１のリセット端子の電圧Ｖｌｅｆｔと右端比較器１１４－２０００のリセット端子の電圧Ｖｒｉｇｈｔの過渡応答を求めると、Ｖｒｉｇｈｔ及びＶｌｅｆｔは（式４）及び（式５）のようになる。
Figure JPOXMLDOC01-appb-M000004
Figure JPOXMLDOC01-appb-M000005
 であり、γ１、γ２は常に負の値となる。
　ここで、抵抗３２８、抵抗３３３の抵抗値をそれぞれＲ３２８、Ｒ３３３とおき、容量３３２、容量３３４の容量値をそれぞれＣ３３２、Ｃ３３４とおいた。
　例えば、Ｃ３３２＝１００ｆＦ、Ｒ３３３＝１００Ω、Ｃ３３４＝４０ｐＦとした場合、Ｒ３２８＝５０Ωの場合のＶｌｅｆｔ及びＶｒｉｇｈｔの波形は図２２Ａのようになり、Ｒ３２８＝５００Ωの場合のＶｌｅｆｔ及びＶｒｉｇｈｔの波形は図２２Ｂのようになる。これらの図から、Ｒ３２８＝５０Ωの場合はＶｒｉｇｈｔの波形とＶｌｅｆｔの波形との間に大きな差異があるが、Ｒ３２８＝５００Ωの場合はほぼ同じ波形となっていることが確認できる。
　図２３は、Ｖｌｅｆｔ及びＶｒｉｇｈｔの立上り時間のＲ３２８依存特性を示すグラフである。ただし、ここでの立上り時間とはリセット信号が０．９Ｖまで達する時間と定義している。Ｒ３２８が小さい場合は、Ｖｌｅｆｔ及びＶｒｉｇｈｔともに立上り時間は小さいが、ＶｌｅｆｔとＶｒｉｇｈｔの比は大きい。これに対し、Ｒ３２８が大きい場合は、Ｖｌｅｆｔ及びＶｒｉｇｈｔともに立上り時間が長くなり、ＶｌｅｆｔとＶｒｉｇｈｔの比も１に近づいていく。
　図２４は、ＶｌｅｆｔとＶｒｉｇｈｔの立上り時間比のＲ３２８依存特性を示すグラフである。同図に示すように、Ｒ３２８が２００Ωで立上り時間比０．８に達しほぼ飽和する。従って、Ｒ３２８はリセット信号配線の寄生抵抗Ｒ３３３（＝１００Ω）の２倍以上に設定すればよいことになる。なお、ここでは詳細な説明を省略するが、Ｒ３３３の値が変わっても、Ｃ３３２＜＜Ｃ３３４の条件を満たしていれば、Ｒ３２８＞２×Ｒ３３３でＶｌｅｆｔとＶｒｉｇｈｔの立上り時間比が０．８に達しほぼ飽和するという一般性は失われない。
　一方、図２３からわかるように、Ｒ３２８を大きくしすぎるとリセット信号の立上り時間が不必要に大きくなるため、ＡＤ変換時間に影響を及ぼす可能性がある。従って、高フレームレート化が求められる場合は、Ｒ３２８をＲ３３３の２倍程度で設計することが望ましい。
　これらの効果を示すために、図１０のような２０００列の比較器１１４を有する固体撮像装置について説明する。例えば、ＣＤＳの前半処理において、ＡＤＩＮ１からＡＤＩＮ２０００には同じレベルの画素リセット信号（Ｖｒｓｔ）が入力され、同じランプ信号で比較した場合、理想的にはＣＭＰＯＵＴ１からＣＭＰＯＵＴ２０００までの全ての端子の電圧は、同じタイミングで出力が反転するはずである。しかしながら、リセット信号配線上に分布定数的に形成されたＲＣローパスフィルタ（図１０では１０分割で近似し、それぞれの抵抗値は１０Ω、容量値は４ｐＦ）により左端の比較器１１４－１から右端の比較器１１４－２０００にかけて徐々にリセット信号が鈍ってくる。そのため、各比較器１１４においてクロックフィードスルーやチャージインジェクションの影響の受け方に差異が発生し、その結果、比較器１１４の出力タイミングにばらつきが生じる。
　この比較器１１４の出力タイミングのばらつきについて、第２の実施形態の比較例として、論理振幅遅延調整回路２２０を有さない固体撮像装置を例に挙げて説明する。
　図２５Ａ及び図２５ＢはＲ２２８＝２００Ωとした場合における、ＣＭＰＯＵＴ１（左端比較器出力端子）の電圧とＣＭＰＯＵＴ２０００（右端比較器出力端子）の電圧との波形を示すグラフである。具体的には、図２５Ａは、論理振幅遅延調整回路２２０を有さない固体撮像装置である比較例における比較器１１４の出力波形を示すグラフであり、図２５Ｂは、論理振幅遅延調整回路２２０を有する本実施形態に係る固体撮像装置における比較器１１４の出力波形を示すグラフである。より具体的には、図２５Ａ及び図２５Ｂは、比較例と本実施形態に係る固体撮像装置それぞれの、ＣＭＰＯＵＴ１（左端の比較器１１４－１の出力端子）の出力波形と、ＣＭＰＯＵＴ２０００（右端の比較器１１４－２０００の出力端子）の出力波形とを示すグラフである。
　これらの図から、比較例では２０．９ｎｓｅｃのばらつきがあるのに対して、実施形態２の構成では１．１ｎｓｅｃと１／１０以下に低減していることがわかる。
　この比較器１１４の出力ばらつきの低減により、ダウンカウント数を小さく設定することが可能となり、ＡＤ変換に要する時間を短縮させることができる。すなわち、第１の実施形態と同様に、クロックフィードスルーによる電圧オフセット量を、全ての列ＡＤＣ１０８においてほぼ同一とできる。その結果、高フレームレート化に対応した高性能な固体撮像装置を実現することができる。
　また、本実施形態は、第１の実施形態と同様に、比較器１１４に対してリセット信号線を経由するデジタルノイズを抑制する効果も有する。
　第１の実施形態で述べたように、通常、比較器１１４は、デジタルノイズの影響を受けやすい回路ブロックであることから、電源分離される。具体的には、タイミング制御部１１２にはデジタル系の電源が、比較器１１４にはアナログ系の電源が供給される。電源分離がなされない場合においても、できるだけ共通インピーダンスを持たないように電源供給源から配線を分岐して供給される。これにより、タイミング制御部１１２が動作することにより発生するデジタルノイズが電源経由で比較器１１４に伝播することを抑制することができる。しかしながら、論理振幅遅延調整回路２２０を有さない比較例の構成では、リセット信号線を介してデジタル電源、またはデジタルグランドと比較器１１４とが直結されるため、タイミング制御部１１２により発生するデジタルノイズが比較器１１４に影響を及ぼす。
　これに対して、本実施形態に係る固体撮像装置は、図２６に示すように、デジタル電源またはデジタルグランドと比較器１１４との間に接続された抵抗２２８でデジタルノイズを遮断する構成となっているため、デジタルノイズの影響を受けにくい高性能な固体撮像装置を実現することができる。
　以上、本実施形態による固体撮像装置によれば、オートゼロ時に比較器１１４に供給するリセット信号をＣＭＯＳ論理回路部１２１と抵抗とを有する論理振幅遅延調整回路２２０によって遅延時間を調整することにより、高フレームレート化に対応し、かつ、デジタルノイズの影響を受けにくい高性能な固体撮像装置を実現することができる。つまり、論理振幅遅延調整回路２２０から最も距離が近い列ＡＤＣ１０８におけるリセット信号の立上り及び立下りに要する時間と、論理振幅遅延調整回路２２０から最も距離が遠い列ＡＤＣ１０８におけるリセット信号の立上り及び立下りに要する時間とを、確実に同等とすることができる。
　なお、本実施形態では、ＣＭＯＳ論理回路部１２１をＣＭＯＳインバータ２段の構成としたが、本開示はこれに限らず、任意の論理回路であってもよい。
　また、本実施形態では、抵抗２２８を固定の抵抗としたが、可変抵抗で構成し、遅延時間を制御できる構成にしてもよい。
　また、本実施形態では、論理振幅遅延調整回路２２０で遅延時間が調整された信号をシングルスロープ型ＡＤ変換方式を用いた固体撮像装置における比較器１１４のリセット信号に用いる構成としたが、本開示はこれに限らず、例えば図１６に示すようなΔΣＡＤ変換器１４２を用いた固体撮像装置におけるサンプル・ホールド回路１１８Ａ（例えば図１７）の制御クロック信号やスイッチトキャパシタを用いた積分器１１８Ｂ（例えば図１８）の制御クロック信号に用いてもよい。
　また、本実施形態における論理振幅遅延調整回路２２０が、さらに、第１の実施形態における論理振幅遅延調整回路１２０が有するスイッチトランジスタ１２６及び１２７と抵抗１２９及び１３９とを有する構成であってもよい。
　（第３の実施形態）
　第３の実施形態に係る固体撮像装置は、第１の実施形態に係る固体撮像装置１００と比較して、ほぼ同じであるが、論理振幅遅延調整回路の構成が異なる。以下、図面を参照しながら、第３の実施形態に係る固体撮像装置の構成及び動作について、第１の実施形態との相違点を中心に説明する。
　図２７は、第３の実施形態に係る固体撮像装置における論理振幅遅延調整回路の構成の一例を示す回路図である。
　同図に示す論理振幅遅延調整回路３２０は、トランジスタ１２２、１２３を有するインバータのＣＭＯＳ論理回路部３２１と、ＣＭＯＳ論理回路部３２１の電源端子に接続されたダイオード接続のＰＭＯＳトランジスタ３３５と、グランド端子に接続されたダイオード接続のＮＭＯＳトランジスタ３３６、３３７、３３８とを有する。言い換えると、同図に示す論理振幅遅延調整回路３２０は、第１の実施形態における論理振幅遅延調整回路１２０と比較して、ＣＭＯＳ論理回路部１２１に代わりＣＭＯＳ論理回路部３２１を備え、抵抗１２８、１２９、１３０とトランジスタ１２６、１２７に代わり、ＣＭＯＳ論理回路部３２１の電源端子に接続されたＰＭＯＳトランジスタ３３５と、ＣＭＯＳ論理回路部３２１のグランド端子に接続されたＮＭＯＳトランジスタ３３６、３３７、３３８とを備える点が異なる。
　つまり、論理振幅遅延調整回路３２０は、電源端子、及び、グランド端子を有し、タイミング制御部１１２で生成されたリセット信号が入力され、当該リセット信号の電圧に応じてＨレベル又はＬレベルを出力するＣＭＯＳ論理回路部３２１と、ＣＭＯＳ論理回路３２１の電源端子と電源との間に挿入された１段のＰＭＯＳトランジスタ３３５と、ＣＭＯＳ論理回路３２１のグランド端子とグランドとの間に挿入され、互いに直列接続された３段のＮＭＯＳトランジスタ３３６～３３８とを備え、１段のＰＭＯＳトランジスタ３３５及び３段のＮＭＯＳトランジスタ３３６～３３８の各々はダイオード接続されている。なお、ＣＭＯＳ論理回路部３２１の電源端子は本開示の第１電源端子の一例であり、ＣＭＯＳ論理回路部３２１のグランド端子は本開示の第２電源端子の一例である。
　次に、このように構成された論理振幅遅延調整回路３２０の動作について説明する。
　図２７の論理振幅遅延調整回路３２０において、Ｈレベル（電源電圧）が入力されるとトランジスタ１２３がオンし、Ｌレベルが出力されるが、ＮＭＯＳトランジスタ３３６、３３７、３３８のしきい値電圧をＶｔｈｎとすると、論理振幅遅延調整回路３２０から出力されるＬレベルの電圧ＶＬ３は（式６）で与えられる。
Figure JPOXMLDOC01-appb-M000006
　一方、タイミング制御部１１２からＬレベル（０Ｖ）が入力されるとトランジスタ１２２がオンし、Ｈレベルが出力されるが、その電圧ＶＨ１は電源電圧をＶＤＤ、ＰＭＯＳトランジスタ３３５のしきい値電圧をＶｔｈｐとすると、論理振幅遅延調整回路３２０から出力されるＨレベルの電圧ＶＨ１は（式７）で与えられる。
Figure JPOXMLDOC01-appb-M000007
　例えば、電源電圧が３．３Ｖ（ＶＤＤ＝３．３Ｖ）、Ｖｔｈｎ＝Ｖｔｈｐ＝０．５Ｖにおいては、ＶＬ３＝１．５Ｖ、ＶＨ１＝２．８Ｖとなり、比較器１１４が図３に示すような演算増幅器型の場合は、リセット信号として適切な論理振幅レベルに設定することができる。
　一方、リセット解除時（ＶＬ３からＶＨ１に遷移時）は、ダイオード特性を有するＰＭＯＳトランジスタ３３５により電流が供給され緩やかに遷移する。
　このように、論理振幅遅延調整回路３２０は、リセット時、すなわちタイミング制御部１１２から論理振幅遅延調整回路３２０へＨレベルが入力されている時、比較器１１４へ出力する電圧を、比較器１１４のリセットトランジスタ３０４及び３０５が確実にオンする電圧にすることができる。また、リセット解除時、すなわちタイミング制御部１１２から論理振幅遅延調整回路３２０へＬレベルが入力されている時、比較器１１４へ出力する電圧を、比較器１１４のリセットトランジスタ３０４及び３０５が確実にオフする電圧にすることができる。さらに、リセットが解除されるタイミング、すなわちタイミング制御部１１２から論理振幅遅延調整回路３２０へ入力される電圧がＨレベルからＬレベルに切り替わるタイミングでは、比較器１１４へ出力する電圧を緩やかに変化させる。言い換えると遅延時間を与えて変化させる。
　図２８は、図２７における論理振幅遅延調整回路３２０の入出力波形を示すグラフである。同図に示すように、論理振幅遅延調整回路３２０によりリセット信号の論理振幅が小さくなるとともに、遅延時間がついていることがわかる。
　これらの効果を示すために、図１０のような２０００列の比較器１１４を有する固体撮像装置について説明する。例えば、ＣＤＳの前半処理において、ＡＤＩＮ１からＡＤＩＮ２０００には同じレベルの画素リセット信号（Ｖｒｓｔ）が入力され、同じランプ信号（Ｖｓｌｏｐｅ）で比較した場合、理想的にはＣＭＰＯＵＴ１からＣＭＰＯＵＴ２０００までは同じタイミングで出力が反転するはずである。
　しかしながら、上述した比較例の固体撮像装置、すなわち論理振幅遅延調整回路３２０を有さない固体撮像装置では、リセット信号配線上に分布定数的に形成されたＲＣローパスフィルタ（図１０では１０分割で近似し、それぞれの抵抗値は１０Ω、容量値は４ｐＦ）により左端の比較器１１４－１から右端の比較器１１４－２０００にかけて徐々にリセット信号が鈍ってくる。そのため、各比較器１１４においてクロックフィードスルーやチャージインジェクションの影響の受け方に差異が発生し、その結果、比較器１１４－１～１１４－２０００の出力タイミングにばらつきが生じる。
　この比較器１１４の出力タイミングのばらつきについて、第３の実施形態の比較例として、論理振幅遅延調整回路３２０を有さない固体撮像装置を例に挙げて説明する。
　図２９Ａ及び図２９Ｂは、ＣＭＰＯＵＴ１（左端の比較器１１４－１の出力端子）とＣＭＰＯＵＴ２０００（右端の比較器１１４－２０００の出力端子）の出力波形とを示すグラフである。図２９Ａは、比較例（論理振幅遅延調整回路３２０なし）における出力波形を示し、図２９Ｂは、実施形態３の論理振幅遅延調整回路３２０を接続した場合における出力波形を示す。これらのグラフから、比較例では左端の比較器１１４－１の出力波形と右端の比較器１１４－２０００の出力波形との間に２０．９ｎｓｅｃのばらつきがあるのに対して、実施形態３の構成では１．０ｎｓｅｃと１／１０以下に低減していることがわかる。
　この比較器１１４の出力ばらつきの低減により、ダウンカウント数を小さく設定することが可能となり、ＡＤ変換に要する時間を短縮させることができる。その結果、高フレームレート化に対応した高性能な固体撮像装置を実現することができる。
　また、本実施形態は、実施形態１と同様に、比較器１１４に対してリセット信号線を経由するデジタルノイズを抑制する効果も有する。
　通常、比較器１１４は、デジタルノイズの影響を受けやすい回路ブロックであることから、電源分離される。具体的には、タイミング制御部１１２にはデジタル系の電源が、比較器１１４にはアナログ系の電源が供給される。電源分離がなされない場合においても、できるだけ共通インピーダンスを持たないように電源供給源から配線を分岐して供給される。これにより、タイミング制御部１１２が動作することにより発生するデジタルノイズが電源経由で比較器１１４に伝播することを抑制することができる。しかしながら、論理振幅遅延調整回路３２０を有さない比較例の構成では、リセット信号線を介してデジタル電源、またはデジタルグランドと比較器１１４とが直結されるため、タイミング制御部１１２により発生するデジタルノイズが比較器１１４に影響を及ぼす。
　これに対して、本実施形態に係る固体撮像装置は、図３０に示すように、デジタル電源、または、デジタルグランドと比較器１１４との間に接続されたダイオード接続のＰＭＯＳトランジスタ３３５とＮＭＯＳトランジスタ３３６、３３７、３３８とでデジタルノイズを遮断する構成となっているため、デジタルノイズの影響を受けにくい高性能な固体撮像装置を実現することができる。
　以上、本実施形態による固体撮像装置によれば、オートゼロ時に比較器１１４に供給するリセット信号を、ＣＭＯＳ論理回路部３２１とダイオード接続のＰＭＯＳトランジスタ３３５とダイオード接続のＮＭＯＳトランジスタ３３６、３３７、３３８とを有する論理振幅遅延調整回路３２０により、論理振幅と遅延時間とを調整することにより、高フレームレート化に対応し、かつ、デジタルノイズの影響を受けにくい高性能な固体撮像装置を実現することができる。
　言い換えると、本実施形態に係る固体撮像装置における論理振幅遅延調整回路３２０は、電源端子、及び、グランド端子を有し、タイミング制御部１１２で生成されたリセット信号が入力され、当該リセット信号の電圧に応じてＨレベル又はＬレベルを出力するＣＭＯＳ論理回路部３２１と、電源端子と電源との間に挿入された１段のＰＭＯＳトランジスタ３３５と、グランド端子とグランドとの間に挿入され、互いに直列接続された３段のＮＭＯＳトランジスタ３３６～３３８とを備え、１段のＰＭＯＳトランジスタ３３５及び３段のＮＭＯＳトランジスタ３３６～３３８の各々はダイオード接続されている。
　これにより、本実施形態に係る固体撮像装置は、第１の実施形態に係る固体撮像装置１００と同様に、リセット信号のＨレベル及びＬレベルのいずれも調整することができる。また、ＰＭＯＳトランジスタ３３５により電源から回り込むデジタルノイズの列ＡＤＣ１０８への影響を低減し、ＮＭＯＳトランジスタ３３６～３３８によりグランドから回り込むデジタルノイズの列ＡＤＣ１０８への影響を低減し、精度よくＡＤ変換できる。
　なお、本実施形態では、リセット信号のＨレベル及びＬレベルの両方を制御して論理振幅を制御するために、論理振幅遅延調整回路３２０を図２７のようなＣＭＯＳ論理回路部３２１の電源端子に１つのダイオード接続のＰＭＯＳトランジスタ３３５を接続し、グランド端子に３つのダイオード接続のＮＭＯＳトランジスタ３３６～３３８を接続する構成としたが、Ｈレベル、または、Ｌレベルの片側のみを制御する場合は、電源端子、または、グランド端子のみにダイオード接続のトランジスタを接続する構成としてもよい。
　また、電源とＣＭＯＳ論理回路部３２１の電源端子との間に接続される、各々がダイオード接続されたＰＭＯＳトランジスタの数は１個に限らず、図３１に示すようにＭ個（Ｍは１以上の整数）であってもよい。また、グランドとＣＭＯＳ論理回路部３２１のグランド端子との間に接続される、各々がダイオード接続されたＮＭＯＳトランジスタの段数は３段に限らず、図３２に示すようにＮ段（Ｎは１以上の整数）であってもよい。
　また、本実施形態では、ＣＭＯＳ論理回路部３２１をＣＭＯＳインバータの構成としたが、本開示はこれに限らず、任意の論理回路であってもよい。
　また、本実施形態では、論理振幅遅延調整回路３２０で論理振幅及び遅延時間が調整された信号を、シングルスロープ型ＡＤ変換方式を用いた固体撮像装置における比較器のリセット信号に用いる構成としたが、本開示はこれに限らず、例えば図１６に示すようなΔΣＡＤ変換器１４２を用いた固体撮像装置におけるサンプル・ホールド回路（例えば図１７）の制御クロック信号やスイッチトキャパシタを用いた積分器１１８Ｂ（例えば図１８）の制御クロック信号に用いてもよい。
　（第４の実施形態）
　上記した第１～第３の実施形態に係る固体撮像装置は、図３３Ａに示すビデオカメラや図３３Ｂに示すデジタルスチルカメラ、さらには携帯電話等のモバイル機器向けカメラモジュール等の撮像装置において、その撮像デバイス（画像入力装置）として用いて好適なものである。
　図３４は、本開示に係る撮像装置（カメラ）の構成の一例を示すブロック図である。同図に示すように、本実施形態に係る撮像装置４００は、レンズ４６１を含む光学系、撮像デバイス４６２、カメラ信号処理回路４６３およびシステムコントローラ４６４等によって構成されている。レンズ４６１は、被写体からの像光を撮像デバイス４６２の撮像面に結像する。撮像デバイス４６２は、レンズ４６１によって撮像面に結像された像光を画素単位で電気信号に変換して得られる画像信号を出力する。この撮像デバイス４６２として、第１～第３の実施形態に係る固体撮像装置が用いられる。
　カメラ信号処理回路４６３は、撮像デバイス４６２から出力される画像信号に対して種々の信号処理を行う。システムコントローラ４６４は、撮像デバイス４６２やカメラ信号処理回路４６３に対する制御を行う。
　このように、撮像装置４００は、ＡＤ変換に要する時間を短縮し、高フレームレート化に対応可能な撮像デバイス４６２を備える。
　以上、一つまたは複数の態様に係る実施形態に係る固体撮像装置及びそれを用いた撮像装置について、実施形態に基づいて説明したが、本発明は、この実施形態に限定されるものではない。本発明の趣旨を逸脱しない限り、当業者が思いつく各種変形を本実施形態に施したものや、異なる実施形態における構成要素を組み合わせて構築される形態も、一つまたは複数の態様の範囲内に含まれてもよい。
　例えば、上記実施形態では、論理振幅遅延調整回路は、制御信号を遅延させ、かつ、制御信号の振幅を小さくさせる、としたが、論理振幅遅延調整回路は、制御信号の振幅を小さくすることなく、制御信号を遅延させてもよい。また、制御信号を遅延させることなく、制御信号の振幅を小さくしてもよい。このような論理振幅遅延調整回路を備える固体撮像装置も、上記実施形態に係る固体撮像装置と同様の効果を奏する。すなわち、制御信号による各ＡＤ変換部における制御をほぼ同時に行うことができる。つまり、各ＡＤ変換部においてＡＤ変換がほぼ同時に行われる。これにより、列毎に異なるタイミングでＡＤ変換部が動作する場合と比較して、ＡＤ変換に要する時間を短縮でき、高フレーム化に対応できる。
　また、上記実施形態に係る固体撮像装置に含まれる各処理部は典型的には集積回路であるＬＳＩとして実現される。これらは個別に１チップ化されてもよいし、一部又は全てを含むように１チップ化されてもよい。
　また、集積回路化はＬＳＩに限るものではなく、専用回路又は汎用プロセッサで実現してもよい。ＬＳＩ製造後にプログラムすることが可能なＦＰＧＡ（Ｆｉｅｌｄ　Ｐｒｏｇｒａｍｍａｂｌｅ　Ｇａｔｅ　Ａｒｒａｙ）、又はＬＳＩ内部の回路セルの接続や設定を再構成可能なリコンフィギュラブル・プロセッサを利用してもよい。
　また、上記各実施形態に係る、固体撮像装置の機能又は構成のうち少なくとも一部を組み合わせてもよい。
　また、上記で用いた数字は、全て本発明を具体的に説明するために例示するものであり、本発明は例示された数字に制限されない。さらに、ハイ／ローにより表される論理レベル又はオン／オフにより表されるスイッチング状態は、本発明を具体的に説明するために例示するものであり、例示された論理レベル又はスイッチング状態の異なる組み合わせにより、同等な結果を得ることも可能である。また、トランジスタ等のｎ型及びｐ型等は、本発明を具体的に説明するために例示するものであり、これらを反転させることで、同等の結果を得ることも可能である。また、構成要素間の接続関係は、本発明を具体的に説明するために例示するものであり、本発明の機能を実現する接続関係はこれに限定されない。
　また、ブロック図における機能ブロックの分割は一例であり、複数の機能ブロックを一つの機能ブロックとして実現したり、一つの機能ブロックを複数に分割したり、一部の機能を他の機能ブロックに移してもよい。また、類似する機能を有する複数の機能ブロックの機能を単一のハードウェア又はソフトウェアが並列又は時分割に処理してもよい。
　また、上記説明では、ＭＯＳトランジスタを用いた例を示したが、他の種類のトランジスタを用いてもよい。
　また、上記回路図に示す回路構成は、一例であり、本発明は上記回路構成に限定されない。つまり、上記回路構成と同様に、本発明の特徴的な機能を実現できる回路も本発明に含まれる。例えば、上記回路構成と同様の機能を実現できる範囲で、ある素子に対して、直列又は並列に、トランジスタ、抵抗素子、又は容量素子等の素子を接続したものも本発明に含まれる。言い換えると、上記実施形態における「接続される」とは、２つの端子（ノード）が直接接続される場合に限定されるものではなく、同様の機能が実現できる範囲において、当該２つの端子（ノード）が、素子を介して接続される場合も含む。
　更に、本発明の主旨を逸脱しない限り、本実施形態に対して当業者が思いつく範囲内の変更を施した各種変形例も本発明に含まれる。
　本発明にかかる固体撮像装置は、回路面積や消費電力をほとんど増やすことなく、ＡＤ変換時間の短縮が容易に実現できるため、高フレームレート化が求められる高性能なデジタルスチルカメラ、ビデオカメラ、車載カメラ、監視カメラ、医療用カメラ等に有用である。
１００　固体撮像装置
１０２、５０２　単位画素
１０３　画素アレイ
１０４　垂直走査回路
１０５、５２６　垂直信号線
１０６　電流源回路
１０８　列ＡＤＣ
１０９　列信号処理部
１１０　水平走査回路
１１１　参照信号生成部
１１２　タイミング制御部（制御部）
１１３　出力回路
１１４、１１４－１～１１４－Ｎ、９００　比較器
１１５　カウンタ部
１１７　データ記憶部
１１８Ａ　サンプル・ホールド回路
１１８Ｂ　積分器
１１９ａ、１１９ｂ　パルス生成部
１２０、１２０Ａ、１２０Ｂ、２２０、３２０　論理振幅遅延調整回路（調整回路）
１２１、３２１　ＣＭＯＳ論理回路部
１２２、１２３、１２４、３０９、３１０　トランジスタ
１２６、１２７　スイッチトランジスタ
１２８、２２８　抵抗（第一の抵抗）
１２９　抵抗（第二の抵抗）
１３０　抵抗（第三の抵抗）
１３９、１３９－１～１３９－Ｎ　ＲＣ寄生素子
１４０　画素部
１４１　データ処理部
１４２　ΔΣＡＤ変換器
１４３、１４５、１４６、１４７　スイッチ
１４４、１４９、１５０、Ｃ９１１　キャパシタ
１５１、３１１　インバータ
２０１　フォトダイオード
２０２　転送トランジスタ
２０３、５２１　増幅トランジスタ
２０４、３０４、３０５、５２２　リセットトランジスタ
２０５　選択トランジスタ
２０６　フローティングディフュージョン
２０７　電流源トランジスタ
３００、３０１　負荷トランジスタ
３０２、３０３　入力トランジスタ
３０６、３１２　電流源
３０７、３０８、３１５、３３２、３３４　容量
３１３、３１６、３２８、３３３　抵抗
３３１　信号源
３３５　ＰＭＯＳトランジスタ
３３６、３３７、３３８　ＮＭＯＳトランジスタ
４００　撮像装置
４６１　レンズ
４６２　撮像デバイス
４６３　カメラ信号処理回路
４６４　システムコントローラ
５２３　アドレストランジスタ
５２７　電源配線
５２８　リセット信号線
５２９　アドレス信号線
ＰＴ９１３、ＰＴ９１４　スイッチングトランジスタ

Claims (16)

  1. 　行列状に配置された複数の単位画素を有し、入射光量に応じた画素信号を生成する画素部と、
    　前記画素部の列に対応して設けられ、対応する列の単位画素から出力される画素信号をデジタル変換するＡＤ変換部と、
    　前記ＡＤ変換部におけるデジタル変換を制御するための制御信号を生成する制御部と、
    　前記制御部から前記ＡＤ変換部へ前記制御信号を供給するための信号経路に設けられ、前記制御信号の振幅を小さくさせる、及び、前記制御信号を遅延させる、の少なくとも一方を行う調整回路とを備える
    　固体撮像装置。
  2. 　前記固体撮像装置は、さらに、
    　スロープ状に電圧値が変化するランプ信号を生成する参照信号生成部を備え、
    　前記ＡＤ変換部は、
    　前記画素信号と前記ランプ信号とを比較する比較器と、
    　前記画素信号と前記ランプ信号との大小関係が入れ替わり前記比較器の出力が反転するまでの時間をカウントするカウンタ部とを備え、
    　前記制御信号は、前記比較器のオートゼロを実行するためのリセット信号である
    　請求項１記載の固体撮像装置。
  3. 　前記ＡＤ変換部は、前記画素信号をサンプル・ホールドするサンプル・ホールド回路を有するΔΣＡＤ変換器であり、
    　前記制御信号は、前記サンプル・ホールド回路のための制御クロックである
    　請求項１記載の固体撮像装置。
  4. 　前記ＡＤ変換部は、スイッチトキャパシタ回路を有するΔΣＡＤ変換器であり、
    　前記制御信号は、前記スイッチトキャパシタ回路のための制御クロックである
    　請求項１記載の固体撮像装置。
  5. 　前記調整回路は、
    　前記制御部で生成された前記制御信号が入力され、当該制御信号の電圧に応じてハイレベル又はローレベルを出力するＣＭＯＳ論理回路と、
    　一端が前記ＣＭＯＳ論理回路の出力端に接続され、他端が前記ＡＤ変換部に電気的に接続された第一の抵抗とを備える
    　請求項１～４のいずれか１項に記載の固体撮像装置。
  6. 　前記調整回路はさらに、電源と前記第一の抵抗の前記他端との間に接続された第二の抵抗を備える
    　請求項５記載の固体撮像装置。
  7. 　前記調整回路はさらに、グランドと前記第一の抵抗の前記他端との間に接続された第三の抵抗を備える
    　請求項５記載の固体撮像装置。
  8. 　前記調整回路はさらに、
    　第二の抵抗と、
    　前記第二の抵抗と直列に接続された第一のスイッチと、
    　第三の抵抗と、
    　前記第三の抵抗と直列に接続された第二のスイッチとを備え、
    　前記第二の抵抗及び前記第一のスイッチは、電源と前記第一の抵抗の前記他端との間に接続され、
    　前記第三の抵抗及び前記第二のスイッチは、グランドと前記第一の抵抗の前記他端との間に接続され、
    　前記第一のスイッチは前記ＣＭＯＳ論理回路がローレベルを出力する場合は導通、ハイレベルを出力する場合は非導通となるように制御され、前記第二のスイッチは前記ＣＭＯＳ論理回路がハイレベルを出力する場合は導通、ローレベルを出力する場合は非導通となるように制御される
    　請求項５記載の固体撮像装置。
  9. 　前記第三の抵抗を可変抵抗で構成する
    　請求項７又は８記載の固体撮像装置。
  10. 　前記第二の抵抗を可変抵抗で構成する
    　請求項６又は８記載の固体撮像装置。
  11. 　前記第一の抵抗の抵抗値は、前記調整回路と当該調整回路から最も距離が遠い前記ＡＤ変換部とを接続する配線の配線抵抗値の２倍以上である
    　請求項５記載の固体撮像装置。
  12. 　前記第一の抵抗を可変抵抗で構成する
    　請求項５～１１のいずれか１項に記載の固体撮像装置。
  13. 　前記調整回路は、
    　第１電源端子、及び、グランドに接続された第２電源端子を有し、前記制御部で生成された前記制御信号が入力され、当該制御信号の電圧に応じてハイレベル又はローレベルを出力するＣＭＯＳ論理回路と、
    　前記第１電源端子と電源との間に挿入され、互いに直列接続されたＭ段（Ｍは１以上の整数）のＰＭＯＳトランジスタとを備え、
    　前記Ｍ段のＰＭＯＳトランジスタの各々はダイオード接続されている
    　請求項１～４のいずれか１項に記載の固体撮像装置。
  14. 　前記調整回路は、
    　電源に接続された第１電源端子、及び、第２電源端子を有し、前記制御部で生成された前記制御信号が入力され、当該制御信号の電圧に応じてハイレベル又はローレベルを出力するＣＭＯＳ論理回路と、
    　前記第２電源端子とグランドとの間に挿入され、互いに直列接続されたＮ段（Ｎは１以上の整数）のＮＭＯＳトランジスタとを備え、
    　前記Ｎ段のＮＭＯＳトランジスタの各々はダイオード接続されている
    　請求項１～４のいずれか１項に記載の固体撮像装置。
  15. 　前記調整回路は、
    　第１電源端子、及び、第２電源端子を有し、前記制御部で生成された前記制御信号が入力され、当該制御信号の電圧に応じてハイレベル又はローレベルを出力するＣＭＯＳ論理回路と、
    　前記第１電源端子と電源との間に挿入され、互いに直列接続されたＭ段（Ｍは１以上の整数）のＰＭＯＳトランジスタと、
    　前記第２電源端子とグランドとの間に挿入され、互いに直列接続されたＮ段（Ｎは１以上の整数）のＮＭＯＳトランジスタとを備え、
    　前記Ｍ段のＰＭＯＳトランジスタ及び前記Ｎ段のＮＭＯＳトランジスタの各々はダイオード接続されている
    　請求項１～４のいずれか１項に記載の固体撮像装置。
  16. 　請求項１～１５のいずれか１項に記載の固体撮像装置を備える
    　撮像装置。
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