JP2003087639A - 画像処理集積回路 - Google Patents

Abstract

(57)【要約】 【課題】 集積回路内の連続する画像処理に影響するこ
となく不要なクロックの供給を停止し消費電力を低減す
る。処理能力を向上するための動作周波数を高くするこ
とを可能とする。 【解決手段】 画像処理集積回路３の初段に、画像デー
タｂ０及び画像有効期間信号ａ０のリタイミング及び画
像有効期間信号ａ０の後縁を遅延したクロック制御信号
ｅ１の生成を行うクロック制御信号生成回路９を設け
る。また、複数の画像データ処理ブロック１０、１１、
１２に、遅延したクロック制御信号ｅ２、ｅ３を出力す
るとともに各クロック制御信号ｅ１、ｅ２、ｅ３により
画像データ処理ブロック１０、１１、１２へ供給するク
ロックｄ１、ｄ２、ｄ３をゲート制御するクロック制御
部１０１、１１１、１２１を設け、各画像データ処理ブ
ロックの画像処理期間以外のクロックを停止する。

Description

【発明の詳細な説明】

【０００１】

【発明が属する技術分野】本発明は、画像データを処理
する集積回路に関し、特に、画像データ処理システムに
使用する画像処理集積回路の低消費電力化に関する。

【０００２】

【従来の技術】従来、撮像装置からの画像信号を処理す
る複数の画像処理回路に対して供給する電源又はクロッ
クのオン／オフ制御をそれぞれ個別に行って、画像処理
回路の消費電力の削減を図る技術が知られている（特開
２０００−１９６９４７号公報、特開２００１−８６５
２１号公報）。

【０００３】図９は、前記特開２００１−８６５２１号
公報に記載されている画像撮像処理装置を示す図であ
る。この装置は、撮影者が要求する撮影モードや画像サ
イズ、画像モニタリング及び静止画取り込みというシス
テム動作等に応じて、タイミング生成手段から各画像処
理手段を駆動するクロックを発振／停止制御することに
より、不要な画像処理を省いてシステム全体の消費電力
を低減するものである。

【０００４】ＣＣＤから出力される画像信号をカラー画
像データに変換する復調手段２０、前記画像データの偽
色を除去するプリプロセッサ手段２１、プリプロセッサ
手段２１の出力を高精細化するポストプロセッサ手段２
２、ポストプロセッサ手段２２の出力を画像データを任
意の大きさに変換するサイズ変換手段２３、ポストプロ
セッサ手段２２やサイズ変換手段２３の出力画像データ
を蓄積する蓄積手段２４等の各手段に供給する画素転送
クロックを、撮影者が要求する撮影モードや前記のよう
なシステム動作等に応じて、タイミング生成手段２５か
ら必要な手段にのみ供給するように制御することが記載
されている。更に、タイミング生成手段２５はＣＣＤか
ら出力される画像データに対して、水平ブランキング領
域及び垂直ブランキング領域に相当するタイミングで各
手段へのクロック供給を停止することも記載されてい
る。

【０００５】

【発明が解決しようとする課題】画像信号処理回路にお
いては、例えばバッテリー電源の使用、画像処理能力を
高めるため消費電力量が比例的に増大する高い周波数の
クロックの使用等により低消費電力化の要求が大きい。

【０００６】前記特開２００１−８６５２１号公報に
は、撮影モード等に応じて各画像処理手段を駆動するク
ロックを発振／停止制御し、さらにタイミング生成手段
から各手段に供給される画像転送クロックを画像データ
の水平及び垂直ブランキング領域に相当するタイミング
で停止することが記載されているが、該公報記載の画像
撮像処理装置ではクロックの発振／停止等の制御に関す
る構成は不明である。

【０００７】画像信号処理回路においては、クロック信
号で動作する縦続接続された複数の画像処理ブロックを
備えており、画像データの処理動作が順次連続的に行わ
れ、それぞれの処理ブロックにおいて信号処理に個別の
遅延を伴うことから、処理ブロック単位での入出力の遅
延や位相ずれに拘わらず、画像データの処理に影響を与
えることなく、クロック供給を確実に制御することが重
要である。

【０００８】（目的）本発明の主な目的は、撮像素子か
ら出力される画像データに同期する画像有効期間信号を
用いて、画像処理集積回路内部の処理ブロック単位で連
続的に行われる画像処理に使用されない期間のクロック
を画像データに影響を与えることなく停止することによ
り、消費電力を低減させることを可能とした画像処理集
積回路を提供することにある。

【０００９】

【課題を解決するための手段】本発明の画像処理集積回
路は、撮像素子から出力される画像データ（例えば図７
のｂ１）及び前記画像データの有効期間を示す画像有効
期間信号（例えば図７のａ１）を入力し、前記画像デー
タを縦続接続された複数の画像データ処理ブロック（例
えば図３の１０、１１、１２）により順次処理する画像
処理集積回路において、外部からのマスタクロックによ
り集積回路内部の複数のクロックを生成するクロック生
成回路（例えば図３の５）と、前記クロックにより前記
画像データ及び画像有効期間信号をリタイミングして出
力するとともに、前記画像有効期間信号の後縁を遅延し
クロック制御信号（例えば図７のｅ１）として出力する
クロック制御信号生成回路（例えば図３の９）と、前記
クロック制御信号を画像データ処理ブロックの最終段
（例えば図３の１２）を除く各画像データ処理ブロック
毎の画像処理期間ずつ順次遅延出力（例えば図７のｅ
２、ｅ３）し、前記クロック制御信号及びその遅延信号
により各画像データ処理ブロックに対するクロックの供
給を制御するクロック供給制御部（例えば図３の１０
１、１１１、１２１、５）と、を備え、各画像データ処
理ブロックの画像処理期間以外のクロックを停止するこ
とで、画像データの処理に影響することなく低消費電力
化することを特徴とする。

【００１０】また前記構成において、前記複数の画像デ
ータ処理ブロックは、前記クロック制御信号生成回路か
らの画像データ及び画像有効期間信号の出力に対し縦続
接続されており、前記クロック供給制御部は、各画像デ
ータ処理ブロック毎に設けられた前記クロック制御信号
を初段に入力する縦続接続された複数のクロック制御部
（例えば図３の例えば図３の１０１、１１１、１２１）
を備えることを特徴とし、前記複数の画像データ処理ブ
ロックは、画像データの表示画質を改善する画質処理ブ
ロック（例えば図３の１０）、前記画像データ処理ブロ
ックの出力を格納する格納メモリブロック（例えば図３
の１１）及び前記格納メモリブロックから読み出した画
像データを出力する出力処理ブロック（例えば図３の１
２）を含むことを特徴とし、前記クロック制御信号生成
回路は、画像有効期間信号をクロックによりラッチする
１乃至複数のフリップフロップ（例えば図４の９１）
と、前記画像有効期間信号と前記フリップフロップの出
力とを論理操作する論理回路（例えば図４のＯＲ９３）
と、を備えることを特徴とする。

【００１１】本発明の画像処理集積回路は、撮像素子か
ら出力される画像データ及び前記画像データの有効期間
を示す画像有効期間信号を入力し、前記画像データを縦
続接続された複数の画像データ処理ブロックにより順次
処理する画像処理集積回路において、外部からのマスタ
クロックにより集積回路内部の複数のクロックを生成す
るクロック生成回路と、各画像データ処理ブロックの前
段に設けられ、前記クロックにより入力する画像データ
及び画像有効期間信号をリタイミングして出力するとと
もに、前記画像有効期間信号の後縁を遅延しクロック制
御信号として出力するクロック制御信号生成回路と、各
画像データ処理ブロック毎に設けられた各画像データ処
理ブロックに対するクロックの供給を制御するクロック
ゲート制御部（例えば図８の１０２、１１２、１２２）
と、を備え、各画像データ処理ブロックの画像処理期間
以外のクロックを停止することで、画像データの処理に
影響することなく低消費電力化することを特徴とする。

【００１２】また前記構成における前記各クロック制御
信号生成回路は、画像有効期間信号をクロックによりラ
ッチする１乃至複数のフリップフロップと、前記画像有
効期間信号と前記フリップフロップの出力とを論理操作
する論理回路と、を備えることを特徴とし、前記複数の
画像データ処理ブロックは、画像データの表示画質を改
善する画質処理ブロック、前記画像データ処理ブロック
の出力を格納する格納メモリブロック及び前記格納メモ
リブロックから読み出した画像データを出力する出力処
理ブロックを含むことを特徴とする。

【００１３】更に以上の構成において、前記クロック生
成回路は、各画像データ処理ブロック毎にその処理速度
に応じた周波数の複数のクロックを生成することを特徴
とする。

【００１４】

【発明の実施の形態】次に、本発明の画像処理集積回路
の低消費電力化の一実施の形態について図面を参照して
説明する。

【００１５】（構成の説明）図１は、本発明の適用対象
とするクロックの供給制御をしない画像処理回路の構成
例を示す図である。同図において、１は中央処理装置
（ＣＰＵ）、２は撮像素子（センサ）、３’は画像処理
回路部、４は表示装置、５はクロック生成回路であり、
撮像素子２は、外部から供給されるクロックｄ１により
動作し、ライン単位でデジタルなパラレルデータである
画像データｂ１と、ライン単位の前記画像データｂ１が
有効な期間であることを示す画像有効期間信号ａ１と、
を出力する。画像処理回路部３’は、画像データを順次
処理する縦続接続された複数の画像データ処理ブロック
から構成される。本例では前記複数の画像データ処理ブ
ロックは、画像データ処理ブロックＡ６、画像データ格
納メモリ７及び画像データ処理ブロックＢ８から構成さ
れる。

【００１６】以下、図１に示す画像処理回路の構成及び
機能について説明する。クロック生成回路５は、全体回
路動作の基準となるマスタクロックｃを入力し、撮像素
子２及び画像処理回路部３’の画像データの各種の画像
データ処理ブロック６、７、８に対し、それぞれの動作
周波数又は処理能力に対応する周波数の複数のクロック
ｄ１〜ｄ４を生成して出力する。

【００１７】画像データ処理ブロックＡ６はＣＰＵ１か
ら処理の内容及び処理の有無等の設定制御が可能であ
り、入力する画像データを受信し、画像データを表示上
の品質改善等を行うための処理、例えば微分処理等を行
い処理後の画像データを出力する。画像データ格納メモ
リ７は、ＣＰＵ１からの書き込み／読み出し制御によ
り、前記画像データ処理ブロックＡ６で処理された画像
データを格納し、格納した画像データを読み出し出力す
る。画像データ処理ブロックＢ８は、画像データ格納メ
モリ７から読み出された画像データを入力し、表示装置
４に出力する。それぞれの画像データ処理ブロックは、
クロック生成回路５からの各画像データ処理ブロック毎
の処理速度に応じた周波数のクロック信号により動作す
る。

【００１８】図２は、図１に示す画像処理回路の主に画
像処理回路部３’の処理動作を示す図である。以下、図
２を参照して図１に示す主に画像処理回路部の動作につ
いて説明する。

【００１９】図２に示す例ではクロック生成回路５は、
マスタクロックｃに基づき撮像素子２に対して基本クロ
ックｄ１を出力するとともに、入出力の画像データ処理
ブロックＡ６、Ｂ８に対して基本クロックと同一周波数
のクロックｄ２、ｄ４を、処理データ格納ブロックＢに
対して、その２倍の繰り返し周波数のクロックｄ３を生
成して出力する。

【００２０】また、画像データ処理ブロックＡ６は、撮
像素子２の画像有効期間信号ａ１及び画像データｂ１を
入力し、クロックｄ２により画像データの微分処理等、
画像データの表示改善のデータ処理を行い、前記データ
処理によるクロック周期の所定倍（同図ではクロックｄ
２の２周期）の遅延時間後に画像有効期間信号ａ２及び
画像データｂ２を出力する。処理データ格納メモリ７
は、画像データ処理ブロックＢ８から画像有効期間信号
ａ２及び画像データｂ２を入力し、クロックｄ３で動作
し、同様な遅延時間（同図ではクロックｄ３の２クロッ
ク周期）後に、画像データ処理ブロックＢ８に画像有効
期間信号ａ３及び画像データｂ３を出力する。同様に画
像データ処理ブロックＢ８は所定の遅延時間後に画像有
効期間信号及び画像データを表示装置４に出力する。

【００２１】以上のように画像処理回路部３’では、撮
像素子２からの画像データ及び画像有効期間信号を入力
し、各画像データ処理ブロックにおいて、常時供給され
るクロックにより順次遅延しながら画像データ等の処理
が行われ、処理後の画像データ等は表示装置４に出力さ
れる。

【００２２】図３は、図１に示す画像処理回路に本発明
を適用した実施の形態を示す図である。図１に示す画像
処理回路において画像処理回路部及びクロック生成回路
を集積化し、画像処理集積回路３とした構成例である。

【００２３】本実施の形態では、画像処理集積回路３内
にクロック制御回路５と、集積回路３の入力部にクロッ
ク制御信号を出力するクロック制御信号生成回路９とを
備え、また、各画像データ処理ブロック１０、１１、１
２は、前記クロック制御信号が順次通過するクロック制
御部１０１、１１１、１２１を備え、クロック制御部１
０１、１１１、１２１はクロック生成回路５からのクロ
ックを入力し、前記クロック制御信号によりそれぞれの
画像データ処理ブロック１０、１１、１２へのクロック
の供給／停止を制御する。

【００２４】クロック制御信号生成回路９は撮像素子２
から入力する画像有効期間信号ａ０及び画像データｂ０
を入力すると共に、クロック生成回路５から基本クロッ
クと同一周波数のクロックｄ１を入力し、画像有効期間
信号ａ１及び画像データｂ１を一旦画像処理集積回路３
の内部クロックにリタイミングして、画像データ処理ブ
ロック１０に出力する。

【００２５】図４は、クロック制御信号生成回路９の構
成例を示す図であり、図５は図４に示す回路の動作を示
すタイミングチャートである。クロック制御信号生成回
路９は、画像有効期間信号を内部クロックでラッチする
Ｄ型フリップフロップ９１、画像データを同様にクロッ
クでラッチするＤ型フリップフロップ９２及びＤ型フリ
ップフロップ９１の入出力信号を入力する論理和回路Ｏ
Ｒ９３から構成されている。なお、Ｄ型フリップフロッ
プ９２は図４では１個のみを示しているが、通常、パラ
レルデータのビット数と同じ数のＤ型フリップフロップ
で構成される。

【００２６】図６は、各画像データ処理ブロック１０、
１１、１２に設けられた各クロック制御部１０１、１１
１、１２１の構成例を示す図である。各クロック制御部
１０１、１１１、１２１は、所望の遅延量を与える遅延
手段としての１乃至複数のＤ型フリップフロップと、ク
ロックの通過を開閉するゲート回路（ＡＮＤ回路）とか
らなり、互いに縦続接続されている。つまり、初段のク
ロック制御部１０１は、クロック制御信号生成回路９か
らのクロック制御信号を入力し、次段以降のクロック制
御部１１１、１２１はそれぞれ前段の出力を入力し、ク
ロック制御信号をそれぞれの画像データ処理ブロックで
の信号処理による遅延時間だけ遅延して出力するように
構成されている。各クロック制御部１０１、１１１、１
２１のアンド回路の出力は、各画像データ処理ブロック
に供給される不要なクロックを削除したクロックであ
る。

【００２７】図５は、図４に示すクロック制御信号生成
回路の動作を示すタイミングチャートである。同図の例
では１個のＤ型フリップフロップを使用することから出
力側の画像有効期間信号は１クロック周期遅延したリタ
イミング信号となりＯＲ９３の出力は後縁が１クロック
周期遅延している。

【００２８】（動作の説明）以下、本実施の形態の画像
処理集積回路の動作を詳細に説明する。

【００２９】図７は、本実施の形態の動作を示すタイミ
ングチャートである。本実施の形態において、画像処理
集積回路３はＣＰＵ１により制御され、撮像素子２から
の画像データ等を入力し、表示装置４に画像データ及び
画像有効期間信号を出力して表示する。ここで、撮像素
子２及び画像処理集積回路３内の各画像データ処理ブロ
ックは、集積回路外部から入力するマスタクロックｃに
基づきクロック生成回路５が出力するクロックｄ１〜ｄ
４により動作する。このクロックｄ１〜ｄ４は、外部の
撮像素子及び内部の各種処理ブロックに対し、当該撮像
素子及び処理ブロックの処理能力、つまり各動作周波数
に対応する周波数のクロック信号である。

【００３０】図４、５に示すように、クロック制御信号
生成回路９は、入力する画像有効期間信号ａ０をＤ型フ
リップフロップ９１にクロックｄ１でラッチすることに
より、画像有効期間信号ａ０を集積回路内のクロック位
相でリタイミングし、後続の回路におけるクロック生成
回路５からのクロックに対する動作位相を整合させる。
同様に画像データｂ０をＤ型フリップフロップ９２にク
ロックｄ１でラッチすることにより、同様なリタイミン
グを行う。また、論理和回路ＯＲ９３は、Ｄ型フリップ
フロップ９１の入出力信号（リタイミング前と後の信
号）を入力しその論理和を出力することにより、前縁が
画像有効期間信号の立ち上がりと一致し、後縁が画像有
効期間信号の立ち下がりから１クロック周期遅れた信号
を出力し、当該信号をクロック制御信号ｅ１として後続
のクロック制御部１１１に出力する。従って以降の信号
処理の動作は、クロック生成回路５からのクロックの位
相に全て同期しタイミングないし位相の不整合は完全に
排除される。

【００３１】以上によりクロック制御信号生成回路９
は、図７に示すリタイミングした画像データｂ１、画像
有効期間信号ａ１及び画像有効期間信号ａ１の後縁を１
クロック周期遅延したクロック制御信号ｅ１を画像デー
タ処理ブロック１０のクロック制御部１０１に出力す
る。

【００３２】画像データ処理ブロック１０では、クロッ
ク制御部１０１が前記クロック制御信号ｅ１によりクロ
ックｄ２をゲートした画像データ処理ブロックＡ用クロ
ックｄ２’が供給され、表示品質等を改善する画像デー
タ処理が行われ、処理後の画像データｂ２及び画像有効
期間信号ａ２を出力する。これらの出力タイミングは、
図７に示すようにクロックｄ２の２クロック周期遅延す
るので、クロック制御部１０１では、入力したクロック
制御信号ｅ１を２段のＤ型フリップフロップを通過させ
ることによりクロックｄ２の２クロック周期遅延したク
ロック制御信号ｅ２として次段の処理データ格納ブロッ
ク１１のクロック制御部１１１に出力する。

【００３３】次に処理データ格納ブロック１１では、動
作速度が高く、クロック制御部１１１はクロックｄ２の
２倍の周波数のクロックｄ３が供給されており、前記ク
ロック制御信号ｅ２によるゲート動作により、同図の画
像データ格納ブロック用クロックｄ３’で画像データの
格納等の処理が行われる。また、処理データ格納ブロッ
ク１１の処理動作遅延は、クロックｄ２の２クロック周
期であるため、クロック制御部１１１では２段のＤ型フ
リップフロップにより前記クロック制御信号ｅ２をクロ
ックｄ２で２クロック周期遅延させ、クロック制御信号
ｅ３として画像データ処理ブロック１２に出力する。

【００３４】更に画像データ処理ブロック１２では、処
理速度が前段の１／２となり、クロック制御部１２１は
クロックｄ３の１／２の周波数のクロックｄ４が供給さ
れており、前記クロック制御信号ｅ３によるゲート動作
により、画像データ処理ブロックＢ用クロックｄ４’に
よる画像データ処理が行われる。

【００３５】以上の動作により表示装置４には、画像表
示に必要な信号処理後の全ての画像データ及び画像有効
期間信号を出力することが可能であるとともに、各画像
データ処理ブロック１０、１１、１２には、画像有効期
間信号間の不要なクロックの供給を防止することが可能
であり、この動作でクロック制御信号の後縁が画像デー
タの処理に影響を与えることがない。

【００３６】本実施の形態ではクロック制御信号生成回
路で生成されたクロック制御信号及びその遅延信号によ
り、各画像データ処理ブロックへのクロック供給を制御
することで、撮像素子からの画像有効期間信号と画像デ
ータが画像データ１、画像データ２、画像データ３…と
順次処理されていく過程において、画像データの処理中
のみクロックが供給される。クロック制御信号は、画像
有効期間以外のクロックを停止するので、画像データに
影響することなくクロック停止が行える。クロック制御
信号によるクロック制御は、クロック生成回路からの各
画像データ処理ブロックへの処理能力に合わせた動作周
波数のクロックをゲートするだけの簡易な回路により確
実の実現される。

【００３７】（他の実施の形態）前記実施の形態におい
ては、各画像データ処理ブロックの初段の入力側にクロ
ック制御信号生成回路９を設けた構成を説明したが、画
像有効期間信号からクロック制御信号の生成及びクロッ
ク制御部１０１、１１１、１２１でのクロック制御信号
の遅延等の機能回路をクロック生成回路内に設けクロッ
ク生成回路５の出力からはクロック供給制御を行った後
の図７に示すクロックを直接出力するように構成するこ
とが可能である。つまり、クロック生成回路５にクロッ
ク制御信号生成回路機能を追加することで、各画像デー
タ処理ブロックに対して画像有効期間のみのクロック供
給を行うことができるようになり、各画像データ処理ブ
ロックのクロック制御部が不要となる。

【００３８】また、クロック制御信号生成回路５は画像
有効期間信号から生成可能であり、各画像データ処理ブ
ロックの間にそれぞれクロック制御信号生成回路を設け
ることにより、それぞれの入力段においてクロック制御
信号を生成して後段のクロック制御部に供給し、クロッ
ク制御部はアンド回路等のゲート手段のみの構成のクロ
ックゲート制御部としてクロックの供給を制御するよう
に構成することができる。

【００３９】図８は、クロック制御信号生成回路を各画
像データ処理ブロックの前段に設ける構成の実施の形態
を示す図である。各画像データ処理ブロック１０、１
１、１２の前段にクロック制御信号生成回路９、１３、
１４をそれぞれ設け、入力する画像有効期間信号からそ
れぞれクロック制御信号を生成し、ゲート機能を有する
それぞれクロックゲート制御部１０２、１１２、１２２
を制御し、クロック生成回路からの各画像データ処理ブ
ロック毎の処理能力に応じた周波数のクロックの供給制
御を行う。

【００４０】また、前記各実施の形態においてクロック
制御信号生成回路５にＣＰＵからの設定信号を入力する
ことにより、クロック制御信号の発生の有無、遅延量の
制御を可能とし、画像データに応じてＣＰＵからクロッ
クのゲート制御を切り替え可能又はゲートするクロック
数の調整可能とするように構成することができる。

【００４１】以上説明した実施の形態において、集積回
路内の画像データ処理ブロックは、縦続接続された３段
の処理ブロックとして説明したが、画像データ処理ブロ
ックの段数は４段以上でもよく、また縦続接続された画
像データ処理ブロックの何れかの入力部より分岐する画
像データ処理ブロックを有する処理ブロックの構成にお
いても本発明は適用可能であることは明らかである。

【００４２】

【発明の効果】本発明によれば、画像処理集積回路内の
各画像データ処理ブロックに供給するクロックを制御す
るクロック制御信号を、撮像素子からの画像有効期間信
号を利用して、集積回路内のクロック生成回路からのク
ロックにより各画像データ処理ブロックの動作遅延を考
慮して生成することにより、各画像データ処理ブロック
に供給するクロックのクロック制御を画像有効期間以外
の期間に行うことが可能であり、複数の画像データ処理
ブロックへのクロック供給／停止制御による画像データ
への影響を確実に防止することが可能である。

【００４３】画像データ処理ブロックにクロック制御信
号による供給クロックのゲート機能及び前記クロック制
御信号を遅延する機能だけのクロック制御部を設けるの
みの簡略な制御回路構成で、画像データに連動した画像
データ処理期間のみのクロックを供給することができ、
画像処理集積回路の低消費電力化が図れ、消費電力によ
る発熱が抑制される。また、消費電力の抑制により、画
像処理能力向上のために電力消費量が増大する高い動作
周波数のクロック供給が可能となる。

【図面の簡単な説明】

【図１】 本発明の適用対象とするクロックの供給制御
をしない画像処理回路の構成例を示す図である。

【図２】 図１に示す画像処理回路の処理動作を示す図
である。

【図３】 本発明の実施の形態の構成を示す図である。

【図４】 クロック制御信号生成回路９の構成例を示す
図である。

【図５】 クロック制御信号生成回路９の動作を示すタ
イミングチャートである。

【図６】 各画像データ処理ブロックに設けられた各ク
ロック制御部の構成例を示す図である。

【図７】 本実施の形態の動作を示すタイミングチャー
トである。

【図８】 本発明の他の実施の形態の構成例を示す図で
ある。

【図９】 従来の画像撮像処理装置を示す図である。

【符号の説明】

１ ＣＰＵ（中央処理装置） ２ 撮像素子 ３’ 画像処理回路部 ３ 画像処理集積回路 ４ 表示装置 ５ クロック生成回路 ９、１３、１４ クロック制御信号生成回路 １０、１１、１２ 画像データ処理ブロック ９１、９２ Ｄ型フリップフロップ １０１、１１１、１２１ クロック制御部 １０２、１１２、１２２ クロックゲート制御部 ａ、ａ０〜３ 画像有効期間信号 ｂ、ｂ０〜３ 画像データ ｃ マスタクロック ｄ１〜ｄ４ クロック

Claims (8)

【特許請求の範囲】
1. 【請求項１】 撮像素子から出力される画像データ及び
   前記画像データの有効期間を示す画像有効期間信号を入
   力し、前記画像データを縦続接続された複数の画像デー
   タ処理ブロックにより順次処理する画像処理集積回路に
   おいて、 外部からのマスタクロックにより集積回路内部の複数の
   クロックを生成するクロック生成回路と、前記クロック
   により前記画像データ及び画像有効期間信号をリタイミ
   ングして出力するとともに、前記画像有効期間信号の後
   縁を遅延しクロック制御信号として出力するクロック制
   御信号生成回路と、前記クロック制御信号を画像データ
   処理ブロックの最終段を除く各画像データ処理ブロック
   毎の画像処理期間ずつ順次遅延出力し、前記クロック制
   御信号及びその遅延信号により各画像データ処理ブロッ
   クに対するクロックの供給を制御するクロック供給制御
   部と、を備え、各画像データ処理ブロックの画像処理期
   間以外のクロックを停止することで、画像データの処理
   に影響することなく低消費電力化することを特徴とする
   画像処理集積回路。
2. 【請求項２】 前記複数の画像データ処理ブロックは、
   前記クロック制御信号生成回路からの画像データ及び画
   像有効期間信号の出力に対し縦続接続されており、前記
   クロック供給制御部は、各画像データ処理ブロック毎に
   設けられた前記クロック制御信号を初段に入力する縦続
   接続された複数のクロック制御部を備えることを特徴と
   する請求項１記載の画像処理集積回路。
3. 【請求項３】 前記複数の画像データ処理ブロックは、
   画像データの表示画質を改善する画質処理ブロック、前
   記画像データ処理ブロックの出力を格納する格納メモリ
   ブロック及び前記格納メモリブロックから読み出した画
   像データを出力する画質処理ブロックを含むことを特徴
   とする請求項１又は２記載の画像処理集積回路。
4. 【請求項４】 前記クロック制御信号生成回路は、画像
   有効期間信号をクロックによりラッチする１乃至複数の
   フリップフロップと、前記画像有効期間信号と前記フリ
   ップフロップの出力とを論理操作する論理回路と、を備
   えることを特徴とする請求項１、２又は３記載の画像処
   理集積回路。
5. 【請求項５】 撮像素子から出力される画像データ及び
   前記画像データの有効期間を示す画像有効期間信号を入
   力し、前記画像データを縦続接続された複数の画像デー
   タ処理ブロックにより順次処理する画像処理集積回路に
   おいて、 外部からのマスタクロックにより集積回路内部の複数の
   クロックを生成するクロック生成回路と、各画像データ
   処理ブロックの前段に設けられ、前記クロックにより入
   力する画像データ及び画像有効期間信号をリタイミング
   して出力するとともに、前記画像有効期間信号の後縁を
   遅延しクロック制御信号として出力するクロック制御信
   号生成回路と、各画像データ処理ブロック毎に設けられ
   た各画像データ処理ブロックに対するクロックの供給を
   制御するクロックゲート制御部と、を備え、各画像デー
   タ処理ブロックの画像処理期間以外のクロックを停止す
   ることで、画像データの処理に影響することなく低消費
   電力化することを特徴とする画像処理集積回路。
6. 【請求項６】 前記各クロック制御信号生成回路は、画
   像有効期間信号をクロックによりラッチする１乃至複数
   のフリップフロップと、前記画像有効期間信号と前記フ
   リップフロップの出力とを論理操作する論理回路と、を
   備えることを特徴とする請求項５記載の画像処理集積回
   路。
7. 【請求項７】 前記複数の画像データ処理ブロックは、
   画像データの表示画質を改善する画質処理ブロック、前
   記画像データ処理ブロックの出力を格納する格納メモリ
   ブロック及び前記格納メモリブロックから読み出した画
   像データを出力する出力処理ブロックを含むことを特徴
   とする請求項５又は６記載の画像処理集積回路。
8. 【請求項８】 前記クロック生成回路は、各画像データ
   処理ブロック毎にその処理速度に応じた周波数の複数の
   クロックを生成することを特徴とする請求項１乃至７の
   何れか１つの請求項記載の画像処理集積回路。