JP2008199257A - ディジタル処理回路および撮像装置 - Google Patents

Abstract

【課題】 省略した信号処理に対応するデータ処理ブロックでの電力消費をより低減できる手段を提供する。
【解決手段】 ディジタル処理回路は、信号処理部と、データパスと、クロック制御部とを含むデータ処理ブロックを備える。信号処理部は、入力されたディジタルデータに信号処理を施して出力する。データパスは、ディジタルデータを信号処理部を迂回して出力する。クロック制御部は、信号処理部に対するクロックの供給のオン／オフを制御する。
【選択図】 図１

Description

本発明は、ディジタル処理回路の低消費電力化に関する。

従来から、ディジタル処理回路の低消費電力化については種々の提案がなされている。例えば、特許文献１には、複数段の画像データ処理ブロックを有する画像処理集積回路において、各々の画像データ処理ブロックにつき画像処理期間以外の動作を停止させることで消費電力を低減する構成が開示されている。
特開２００３−８７６３９号公報

しかし、上記従来技術では、ある画像データ処理ブロックで信号処理が行われない状態でも、画像のデータを通過させるためだけにその画像データ処理ブロックを動作させる必要が生じる。そのため、任意の信号処理を省略する場合にも、省略した信号処理に対応する画像データ処理ブロックではなお電力消費が生じる点で改善の余地があった。
本発明は上記従来技術の課題を解決するためのものである。本発明の目的は、信号処理を省略する場合に、その省略した信号処理に対応するデータ処理ブロックでの電力消費をより低減できる手段を提供することにある。

第１の発明に係るディジタル処理回路は、信号処理部と、データパスと、クロック制御部とを含むデータ処理ブロックを備える。信号処理部は、入力されたディジタルデータに信号処理を施して出力する。データパスは、ディジタルデータを信号処理部を迂回して出力する。クロック制御部は、信号処理部に対するクロックの供給のオン／オフを制御する。

第２の発明は、第１の発明において、外部からの選択信号に基づいて、信号処理部の出力とデータパスの出力とを切り替えるセレクタをさらに備える。また、クロック制御部は、選択信号に応じてクロックの供給を制御する。
第３の発明は、第１または第２の発明において、複数のデータ処理ブロックが直列に接続されるとともに、各々のデータ処理ブロックはクロックの供給をそれぞれ独立して制御可能である。

第４の発明に係る撮像装置は、撮像素子と、Ａ／Ｄ変換部と、ディジタル処理回路とを備える。撮像素子は、被写体像を撮像して画像のデータを生成する。Ａ／Ｄ変換部は、撮像素子の出力にＡ／Ｄ変換を行ってディジタルデータを出力する。ディジタル処理回路は、Ａ／Ｄ変換部の出力側に接続される。このディジタル処理回路は、信号処理部と、データパスと、クロック制御部とを含むデータ処理ブロックを有する。信号処理部は、入力されたディジタルデータに信号処理を施して出力する。データパスは、ディジタルデータを信号処理部を迂回して出力する。クロック制御部は、信号処理部に対するクロックの供給のオン／オフを制御する。

本発明によれば、信号処理部に対するクロックの供給をオフにした場合でも、データパスから信号処理部を迂回してディジタルデータが出力される。

（第１実施形態の説明）
図１は、第１実施形態の電子カメラにおける主要部の構成を示すブロック図である。図１に示す電子カメラは、撮像素子１１と、Ａ／Ｄ変換部１２と、タイミングジェネレータ（ＴＧ）１３と、ディジタル処理回路１４と、ＣＰＵ１５とを有している。
撮像素子１１は、撮像光学系（不図示）の像空間側に配置されており、被写体を撮像して画像のデータを生成する。この撮像素子１１の出力はＡ／Ｄ変換部１２に接続されている。

Ａ／Ｄ変換部１２は、撮像素子１１から出力されたアナログの画像信号にＡ／Ｄ変換を行ない、画像のディジタルデータを出力する。このＡ／Ｄ変換部１２の出力はディジタル処理回路１４に接続されている。
ＴＧ１３は、ＣＰＵ１５の指示に基づいて、撮像素子１１、Ａ／Ｄ変換部１２およびディジタル処理回路１４に対してクロックを供給する。

ディジタル処理回路１４は、逐次入力される画像のディジタルデータに対して各種の信号処理を実行するＡＳＩＣである。ディジタル処理回路１４の出力は、後段の画像処理回路（不図示）に接続されている。なお、図１では、画像処理回路への出力信号線をｂ４で示す。
このディジタル処理回路１４は、第１データ処理ブロック１６と、第２データ処理ブロック１７と、第３データ処理ブロック１８とを有している。そして、ディジタル処理回路１４の内部では、第１データ処理ブロック１６、第２データ処理ブロック１７、第３データ処理ブロック１８の順で直列に接続されている。

第１データ処理ブロック１６は、ディジタルデータのクランプ補正を実行する。すなわち、第１データ処理ブロック１６では、撮像素子１１の遮光画素の信号レベルによって画像の黒に相当する基準信号レベルを決定するとともに、撮像素子１１の撮像領域における画素の信号レベルを上記の基準信号レベルで基準化する。また、第２データ処理ブロック１７は、例えば、長時間露光時において暗電流成分のオフセット補正を実行する。また、第３データ処理ブロック１８は、ディジタルデータのゲイン補正を実行する。

ここで、上記の各データ処理ブロック（１６〜１８）は、いずれも以下のように構成されている。データ処理ブロックは、信号処理部２１と、２入力１出力のセレクタ２２と、クロック制御部２３とをそれぞれ内部に有している。各データ処理ブロックのクロック制御部２３とＴＧ１３とは、クロック供給線ｄ０でそれぞれ接続されている。
また、各データ処理ブロックには、それぞれ異なる制御信号線（ｅ１，ｅ２，ｅ３）がＣＰＵ１５から接続されている。各データ処理ブロックの内部において、各制御信号線はセレクタ２２およびクロック制御部２３に接続されている。なお、上記の各制御信号線は、各データ処理ブロックの動作を制御するイネーブル設定信号をＣＰＵ１５から伝達する。

以下、代表例として、第１データ処理ブロック１６の内部構成を詳述する。なお、第２データ処理ブロック１７および第３データ処理ブロック１８に関しては、各々の信号処理部２１の機能が異なる点と、図中の信号線の符号が異なる点とを除いて基本構成は共通するので、いずれも個別的な説明は省略する。
第１データ処理ブロック１６において、前段のＡ／Ｄ変換部１２と接続された入力信号線（ｂ１）は２方向に分岐し、信号処理部２１と、セレクタ２２の一方の入力端子とにそれぞれ接続されている。また、信号処理部２１の出力（ｂ１’）はセレクタ２２の他方の入力端子に接続されている。そして、セレクタ２２の出力端子は、第１データ処理ブロック１６の後段（第２データ処理ブロック１７の入力信号線ｂ２）にディジタルデータを出力する。したがって、セレクタ２２の一方の入力端子と接続された入力信号線ｂ１は、信号処理部２１を迂回してセレクタ２２にディジタルデータを出力するデータパスを形成することとなる。

信号処理部２１は、ＣＰＵ１５の指示に基づいて、画像のディジタルデータに所定の信号処理を施す集積回路である。第１データ処理ブロック１６の信号処理部２１は、上記のクランプ補正に関する演算処理を実行する。勿論、第２データ処理ブロック１７および第３データ処理ブロック１８での信号処理部２１は、それぞれに対応する信号処理（オフセット補正、ゲイン補正）を実行する。

セレクタ２２は、制御信号線（ｅ１）から入力されるイネーブル設定信号に応じて、信号処理部２１の出力（ｂ１’）とデータパスの出力（ｂ１）とを切り替えて後段に出力する。具体的には、イネーブル設定信号がハイレベルのときには、セレクタ２２は信号処理部２１の出力（ｂ１’）を後段に出力する。一方、イネーブル設定信号がローレベルのときには、セレクタ２２はデータパスの出力（ｂ１）を後段に出力する。

クロック制御部２３は、ＴＧ１３からのクロックを信号処理部２１に供給する。このクロック制御部２３は、制御信号線（ｅ１）から入力されるイネーブル設定信号に応じて、信号処理部２１へのクロック供給のオン／オフを制御する。具体的には、イネーブル設定信号がハイレベルのときには、クロック制御部２３は信号処理部２１に対してクロックの供給を行い、信号処理部２１を駆動させる。一方、イネーブル設定信号がローレベルのときには、クロック制御部２３は信号処理部２１に対するクロックの供給を停止し、信号処理部２１の動作を停止させる。なお、図１では、各データ処理ブロックの内部において、クロック制御部２３から信号処理部２１までのクロック供給線をそれぞれｄ１，ｄ２，ｄ３で示す。

ＣＰＵ１５は、電子カメラの統括的な制御を行うプロセッサである。例えば、ＣＰＵ１５は、各データ処理ブロックにおける信号処理部２１の補正パラメータをそれぞれ設定する。また、ＣＰＵ１５は、制御信号線（ｅ１，ｅ２，ｅ３）のイネーブル設定信号によって、第１データ処理ブロック１６から第３データ処理ブロック１８までの各動作をそれぞれ独立に制御する。

以下、第１実施形態の電子カメラの撮像動作を説明する。ＣＰＵ１５は、レリーズ釦（不図示）の全押し操作などによるユーザーの露光開始指示を受け付けると、撮像素子１１を駆動させて被写体を撮像する。その後、撮像素子１１から読み出された画像信号は、Ａ／Ｄ変換部１２をパイプライン式に通過してディジタル処理回路１４に順次入力される。
そして、ディジタル処理回路１４は、Ａ／Ｄ変換後の画像のディジタルデータに対して所定の信号処理を施す。このとき、ディジタル処理回路１４は、ＣＰＵ１５のイネーブル設定信号に応じて、各々のデータ処理ブロックの動作を変化させる。

図２は、ディジタル処理回路１４の動作例を示すタイミングチャートである。なお、図２では、画像１、画像２、画像３の順に３フレーム分のディジタルデータがディジタル処理回路１４に入力される例を示している。
まず、画像１のディジタルデータの場合につき、ディジタル処理回路１４の各データ処理ブロックでの動作を説明する。画像１の場合は、ＣＰＵ１５が制御信号線ｅ１のイネーブル設定信号をローレベルにし、制御信号線ｅ２，ｅ３のイネーブル設定信号をいずれもハイレベルにした状態を示している。

第１データ処理ブロック１６では、制御信号線ｅ１のイネーブル設定信号に応じて、セレクタ２２がデータパスの出力（ｂ１）を後段に出力する状態となる。また、クロック制御部２３は、制御信号線ｅ１のイネーブル設定信号に応じて、クロック供給線ｄ１による信号処理部２１へのクロックの供給を停止する。したがって、画像１のディジタルデータの入力時には、第１データ処理ブロック１６の信号処理部２１の動作は完全に停止した状態となる。

また、第２データ処理ブロック１７では、制御信号線ｅ２のイネーブル設定信号に応じて、セレクタ２２が信号処理部２１の出力（ｂ２’）を後段に出力する状態となる。また、クロック制御部２３は、制御信号線ｅ２のイネーブル設定信号に応じて、クロック供給線ｄ２により信号処理部２１へクロックを供給し、第２データ処理ブロック１７の信号処理部２１を動作状態とする。同様に、第３データ処理ブロック１８では、制御信号線ｅ３のイネーブル設定信号に応じて、セレクタ２２が信号処理部２１の出力（ｂ３’）を後段に出力する状態となる。また、クロック制御部２３は、制御信号線ｅ３のイネーブル設定信号に応じて、クロック供給線ｄ３により信号処理部２１へクロックを供給し、第３データ処理ブロック１８の信号処理部２１を動作状態とする。

ここで、入力信号線ｂ１からの画像１のディジタルデータは、第１データ処理ブロック１６の内部において、信号処理部２１とセレクタ２２の一方の入力端子とに入力される。上記のように、第１データ処理ブロック１６の信号処理部２１は停止状態にあるので、信号処理部２１ではクランプ補正は行われない。そのため、第１データ処理ブロック１６では、画像１のディジタルデータが信号処理部２１の出力（ｂ１’）からセレクタ２２に出力されることはない。そして、第１データ処理ブロック１６のセレクタ２２は、データパスの出力（ｂ１）を入力信号線ｂ２に出力する。

また、入力信号線ｂ２からの画像１のディジタルデータは、第２データ処理ブロック１７の内部において、信号処理部２１と、セレクタ２２の一方の入力端子とに入力される。上記のように、第２データ処理ブロック１７の信号処理部２１にはクロックが供給されているので、信号処理部２１は画像１のディジタルデータにオフセット補正を実行する。補正後の画像１のディジタルデータは、信号処理部２１の出力（ｂ２’）からセレクタ２２に出力される。第２データ処理ブロック１７では、データパスの出力（ｂ２）と、信号処理部２１の出力（ｂ２’）とがいずれもセレクタ２２に入力されるが、セレクタ２２は信号処理部２１の出力（ｂ２’）を入力信号線ｂ３に出力する。

さらに、入力信号線ｂ３からの画像１のディジタルデータは、第３データ処理ブロック１８の内部において、信号処理部２１と、セレクタ２２の一方の入力端子とに入力される。上記のように、第３データ処理ブロック１８の信号処理部２１にはクロックが供給されているので、信号処理部２１は画像１のディジタルデータにゲイン補正を実行する。補正後の画像１のディジタルデータは、信号処理部２１の出力（ｂ３’）からセレクタ２２に出力される。第３データ処理ブロック１８では、データパスの出力（ｂ３）と、信号処理部２１の出力（ｂ３’）とがいずれもセレクタ２２に入力されるが、セレクタ２２は信号処理部２１の出力（ｂ３’）を出力信号線ｂ４に出力する。

すなわち、図２に示す画像１のディジタルデータは、第１データ処理ブロック１６において、停止状態の信号処理部２１をデータパスで迂回して後段に出力される。一方、第２および第３データ処理ブロックでは、それぞれ信号処理部２１で信号処理が施されたデータが出力される。
同様に、画像２の場合は、ＣＰＵ１５が制御信号線ｅ２のイネーブル設定信号をローレベルにし、制御信号線ｅ１，ｅ３のイネーブル設定信号をいずれもハイレベルにした状態を示している。この場合には、第２データ処理ブロック１７での信号処理部２１は停止状態となり、第１および第３データ処理ブロックの信号処理部２１はいずれも動作状態となる。また、第２データ処理ブロック１７のセレクタ２２はデータパス（ｂ２）の出力を後段に出力する状態となる。一方、第１および第３データ処理ブロックのセレクタ２２は、いずれも信号処理部２１の出力（ｂ１’、ｂ３’）を後段に出力する状態となる。

すなわち、図２に示す画像２の場合には、第１および第３データ処理ブロックにおいて、それぞれ信号処理部２１で信号処理が施されたデータが出力される。一方、第２データ処理ブロック１７において、画像２のディジタルデータは停止状態の信号処理部２１をデータパスで迂回して後段に出力される。
さらに、画像３の場合は、ＣＰＵ１５が制御信号線ｅ３のイネーブル設定信号をローレベルにし、制御信号線ｅ１，ｅ２のイネーブル設定信号をいずれもハイレベルにした状態を示している。この場合には、第３データ処理ブロック１８での信号処理部２１は停止状態となり、第１および第２データ処理ブロックの信号処理部２１はいずれも動作状態となる。また、第３データ処理ブロック１８のセレクタ２２はデータパス（ｂ３）の出力を後段に出力する状態となる。一方、第１および第２データ処理ブロックのセレクタ２２は、いずれも信号処理部２１の出力（ｂ１’、ｂ２’）を後段に出力する状態となる。

すなわち、図２に示す画像３の場合には、第１および第２データ処理ブロックにおいて、それぞれ信号処理部２１で信号処理が施されたデータが出力される。一方、第３データ処理ブロック１８において、画像３のディジタルデータは停止状態の信号処理部２１をデータパスで迂回して後段に出力される。以上で、図２に関する説明を終了する。
その後、ディジタル処理回路１４から出力された画像のディジタルデータは、画像処理回路で所定の画像処理（例えば、色補間処理、階調変換処理、輪郭強調処理、ホワイトバランス調整など）が施された後に、最終的に記録媒体（不図示）に記録される。

以下、第１実施形態における作用効果を述べる。上記の電子カメラのディジタル処理回路１４では、必要に応じて任意のデータ処理ブロックの信号処理を省略させることができる。このとき、信号処理を省略するデータ処理ブロックでは、信号処理部２１へのクロック供給がオフとなって停止状態となる一方で、ディジタルデータはデータパスによって信号処理部２１を迂回して後段側に出力される。

そのため、第１実施形態のディジタル処理回路１４では、信号処理を省略する場合にデータ処理ブロックの信号処理部２１を完全に停止させることができるので、省略する信号処理に対応したデータ処理ブロックでの電力消費が大幅に低減する。しかも、停止した信号処理部２１からは回路の動作に起因するノイズが発生しないので、ディジタル処理回路１４でのノイズの発生を抑制できる。これらの効果は、特に停止させる信号処理部２１の回路規模が大きくなるほど顕著となる。

また、信号処理を省略する場合には、データパスによって信号処理部２１を迂回してディジタルデータが直接に出力される。そのため、第１実施形態では、信号処理を省略するにも拘わらずディジタルデータが信号処理部２１を通過する場合と比べて、データの処理速度が向上する。
（第２実施形態の説明）
図３は、第２実施形態の電子カメラにおける主要部の構成を示すブロック図である。ここの第２実施形態は第１実施形態の変形例であって、第１実施形態と共通する構成には同一符号を付して重複説明を省略する。

第２実施形態の撮像素子１１は２つの出力チャネルを有している。一例として、撮像素子１１に公知のベイヤ配列のカラーフィルタが配置されている場合、一方の出力チャネルは赤色画素（Ｒ）と緑色画素（Ｇｒ）との出力に対応し、他方の出力チャネルは青色画素（Ｂ）と緑色画素（Ｇｂ）との出力に対応する。そして、第２実施形態では、Ａ／Ｄ変換部１２は各出力チャネル毎にそれぞれ設けられている。

また、第２実施形態のディジタル処理回路１４ａは、一方の出力チャネルに対応する第１〜第３データ処理ブロックと、他方の出力チャネルに対応する第１〜第３データ処理ブロックとを並列に備えている。
この第２実施形態のディジタル処理回路１４ａも、上記の第１実施形態とほぼ同様の効果を得ることができる。特に第２実施形態では、同じ信号処理を複数チャネルで並列処理する場合に、各チャネル間で信号処理を適宜調整できるので、画像のデータをより高精度に補正することが可能となる。

（実施形態の補足事項）
（１）上記実施形態はあくまで本発明の一例にすぎない。例えば、上記実施形態のディジタル処理回路から任意のデータ処理ブロックを省略してもよく、あるいは、さらに他のデータ処理ブロックを追加してディジタル処理回路を構成してもよい。また、上記実施形態の信号処理部を機能ごとに細分化し、その細分化されたモジュールに対して本発明の構成をそれぞれ適用してもよい。

（２）上記実施形態では電子カメラに本発明を適用する例を示したが、本発明は電子カメラに限定されることなく、他の電子機器に組み込まれるディジタル処理回路にも広く適用できる。
（３）上記実施形態のデータ処理ブロックでは、信号処理部２１の後段側にセレクタ２２を配置する例を説明したが、例えば、信号処理部２１の前段側にセレクタ２２を配置するようにしてもよい。

（４）第２実施形態では複数チャネルに対応するディジタル処理回路の例を示したが、チャネルの数は２つに限定されるものではない。例えば、第２実施形態の変形例として、ディジタル処理回路のチャネル数を４つにしてもよく、さらにチャネル数を増やしてもよい。なお、複数チャネルの場合の変形例には、例えば、分光プリズムを備えた３板式の電子カメラで、ＲＧＢ各色に対応する３つの撮像素子の出力を１つのディジタル処理回路で処理する場合なども含まれる（これらの場合の図示は省略する）。

（５）図２のタイミングチャートでは、１つのデータ処理ブロックの信号処理を停止する例のみ説明したが、例えば、２以上のデータ処理ブロックの信号処理を停止させることも勿論可能である。また、第１実施形態では、説明の便宜上、レリーズ時に撮像される記録画像のデータ処理の例を説明したが、例えば、非レリーズ時に所定間隔毎に撮像されるスルー画像の場合にもディジタル処理回路を上記と同様に機能させてもかまわない。

（６）図２のタイミングチャートでは、ディジタル処理回路にＴＧから常にクロックが供給されるようになっているが、例えば、画像のデータの入力期間のみｄ０のクロックを供給する回路をディジタル処理回路の外部（または内部）に追加してもよい。
なお、本発明は、その精神またはその主要な特徴から逸脱することなく他の様々な形で実施することができる。そのため、上述した実施形態はあらゆる点で単なる例示に過ぎず、限定的に解釈してはならない。本発明は、特許請求の範囲によって示されるものであって、本発明は明細書本文にはなんら拘束されない。さらに、特許請求の範囲の均等範囲に属する変形や変更は、全て本発明の範囲内である。

第１実施形態の電子カメラにおける主要部の構成を示すブロック図 ディジタル処理回路の動作例を示すタイミングチャート 第２実施形態の電子カメラにおける主要部の構成を示すブロック図

符号の説明

１１…撮像素子、１２…Ａ／Ｄ変換部、１４，１４ａ…ディジタル処理回路、１５…ＣＰＵ、１６，１７，１８…データ処理ブロック、２１…信号処理部、２２…セレクタ、２３…クロック制御部、ｂ１，ｂ２，ｂ３…信号線（データパス）、ｅ１，ｅ２，ｅ３…制御信号線（イネーブル設定信号）

Claims (4)

1. 入力されたディジタルデータに信号処理を施して出力する信号処理部と、
   前記ディジタルデータを前記信号処理部を迂回して出力するデータパスと、
   前記信号処理部に対するクロックの供給のオン／オフを制御するクロック制御部と、
   を含むデータ処理ブロックを備えることを特徴とするディジタル処理回路。
2. 請求項１に記載のディジタル処理回路において、
   外部からの選択信号に基づいて、前記信号処理部の出力と前記データパスの出力とを切り替えるセレクタをさらに備え、
   前記クロック制御部は、前記選択信号に応じて前記クロックの供給を制御することを特徴とするディジタル処理回路。
3. 請求項１または請求項２に記載のディジタル処理回路において、
   複数の前記データ処理ブロックが直列に接続されるとともに、各々の前記データ処理ブロックは前記クロックの供給をそれぞれ独立して制御可能であることを特徴とするディジタル処理回路。
4. 被写体像を撮像して画像のデータを生成する撮像素子と、
   前記撮像素子の出力にＡ／Ｄ変換を行ってディジタルデータを出力するＡ／Ｄ変換部と、
   前記Ａ／Ｄ変換部の出力側に接続されたディジタル処理回路と、を備え、
   前記ディジタル処理回路は、
   入力されたディジタルデータに信号処理を施して出力する信号処理部と、
   前記ディジタルデータを前記信号処理部を迂回して出力するデータパスと、
   前記信号処理部に対するクロックの供給のオン／オフを制御するクロック制御部と、
   を含むデータ処理ブロックを有することを特徴とする撮像装置。
   

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