JP3451631B2 - ハンドシェイク型データ処理回路 - Google Patents
ハンドシェイク型データ処理回路Info
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- JP3451631B2 JP3451631B2 JP19411392A JP19411392A JP3451631B2 JP 3451631 B2 JP3451631 B2 JP 3451631B2 JP 19411392 A JP19411392 A JP 19411392A JP 19411392 A JP19411392 A JP 19411392A JP 3451631 B2 JP3451631 B2 JP 3451631B2
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- JP
- Japan
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Description
【０００１】
【産業上の利用分野】本発明はハンドシェイクしながら
データを受渡すデータ処理回路に関する。
データを受渡すデータ処理回路に関する。
【０００２】
【従来の技術】画像や音声等のデータを受取り、信号処
理して後段の処理回路へ出力するデータ処理回路では、
一般的に、図３に示すように入力データ３９をメモリー
３２へ一時的に保管し、後段のデータ受取り許可信号４
２の指令に従って、このメモリー３２から再びデータ３
７を読出して信号処理し、後段へこの処理データ４１を
出力するハンドシェイク方式が用いられている。
理して後段の処理回路へ出力するデータ処理回路では、
一般的に、図３に示すように入力データ３９をメモリー
３２へ一時的に保管し、後段のデータ受取り許可信号４
２の指令に従って、このメモリー３２から再びデータ３
７を読出して信号処理し、後段へこの処理データ４１を
出力するハンドシェイク方式が用いられている。
【０００３】従来は、図４に示すように一定時間に固定
されメモリー書込み期間（即ち、ライトイネーブル＝Ｌ
レベル）とメモリー読出し期間（即ち、出力イネーブル
＝Ｌレベル）とを交互に繰返しながら、データ処理終了
時に前記データ受取り許可信号４２がＬレベルならば、
前記処理データ４１と、ストローブパルス４０を出力す
る。逆に、データ処理終了時に前記データ受取り許可信
号４２がＨレベルならば受取り不可であるから、前記処
理データ４１とストローブパルス４０は出力せず、再び
同じリードアドレスに設定して同じデータを処理し、デ
ータ受取り可能になるまでこれを繰返す。
されメモリー書込み期間（即ち、ライトイネーブル＝Ｌ
レベル）とメモリー読出し期間（即ち、出力イネーブル
＝Ｌレベル）とを交互に繰返しながら、データ処理終了
時に前記データ受取り許可信号４２がＬレベルならば、
前記処理データ４１と、ストローブパルス４０を出力す
る。逆に、データ処理終了時に前記データ受取り許可信
号４２がＨレベルならば受取り不可であるから、前記処
理データ４１とストローブパルス４０は出力せず、再び
同じリードアドレスに設定して同じデータを処理し、デ
ータ受取り可能になるまでこれを繰返す。
【０００４】
【発明が解決しようとする課題】このように、１回のデ
ータ処理で受取り許可が出ない場合には、データ出力時
間間隔が２倍、３倍、４倍と整数倍ステップで増加する
ため、後段のデータ処理時間間隔の方が長い場合には、
処理時間が非常に長くなってしまう。
ータ処理で受取り許可が出ない場合には、データ出力時
間間隔が２倍、３倍、４倍と整数倍ステップで増加する
ため、後段のデータ処理時間間隔の方が長い場合には、
処理時間が非常に長くなってしまう。
【０００５】そこで、本発明はこのような問題点を解決
するもので、その目的とするところは、後段のデータ処
理時間間隔の方が長くても、データ出力時間間隔が整数
倍とはならず、より細かいステップで調整され、処理時
間を大幅に短縮することにある。
するもので、その目的とするところは、後段のデータ処
理時間間隔の方が長くても、データ出力時間間隔が整数
倍とはならず、より細かいステップで調整され、処理時
間を大幅に短縮することにある。
【０００６】
【課題を解決するための手段】本発明のハンドシェイク
型データ処理回路は、入力データをメモリーに一時的に
保管し、後段のデータ受取り許可信号の指令に従って前
記メモリーから一時的に保管したデータを読出して信号
処理し、前記後段に信号処理した処理データを出力する
ハンドシェイク型データ処理回路において、交互に繰返
されるメモリー読出し期間とメモリー書込み期間であっ
て、クロックの所定周期分に固定されている前記メモリ
ー読出し期間と、前記データ受取り許可信号の許可発生
タイミングに応じて前記クロックの周期の整数倍周期で
可変とされる前記メモリー書込み期間と、を有すること
を特徴とする。
型データ処理回路は、入力データをメモリーに一時的に
保管し、後段のデータ受取り許可信号の指令に従って前
記メモリーから一時的に保管したデータを読出して信号
処理し、前記後段に信号処理した処理データを出力する
ハンドシェイク型データ処理回路において、交互に繰返
されるメモリー読出し期間とメモリー書込み期間であっ
て、クロックの所定周期分に固定されている前記メモリ
ー読出し期間と、前記データ受取り許可信号の許可発生
タイミングに応じて前記クロックの周期の整数倍周期で
可変とされる前記メモリー書込み期間と、を有すること
を特徴とする。
【０００７】また、前記メモリーから複数のデータを読
出して信号処理を行うことにより、前記メモリー読出し
期間が、前記メモリー書込み期間よりも長いことを特徴
とする。
出して信号処理を行うことにより、前記メモリー読出し
期間が、前記メモリー書込み期間よりも長いことを特徴
とする。
【０００８】
【実施例】以下、本発明について実施例に基づき詳細に
説明する。
説明する。
【０００９】図１は本発明のハンドシェイク型データ処
理回路を示す回路図、図２は図１の動作を示すタイミン
グチャートである。
理回路を示す回路図、図２は図１の動作を示すタイミン
グチャートである。
【００１０】入力データ１２は、ラッチ回路６において
ストローブパルス１１によりラッチ後、双方向バッファ
７を通してメモリー４へ一時保管される。その後、処理
に必要なデータ量が蓄積されると、このメモリー４から
再びデータ２５を読出して信号処理を行う。実施例はカ
ラー画像処理を想定したもので、ＲＧＢ３個のデータを
読出して信号処理し、１個のデータを出力する場合を示
した。
ストローブパルス１１によりラッチ後、双方向バッファ
７を通してメモリー４へ一時保管される。その後、処理
に必要なデータ量が蓄積されると、このメモリー４から
再びデータ２５を読出して信号処理を行う。実施例はカ
ラー画像処理を想定したもので、ＲＧＢ３個のデータを
読出して信号処理し、１個のデータを出力する場合を示
した。
【００１１】リードライト切換回路１から出力される出
力イネーブル２３がＬレベルの時はメモリー読出し期間
となり、クロック１０の３周期分に固定されている。こ
のメモリー読出し期間終了からクロック１０の１周期後
に信号処理が終了し、処理データ１４が出力される。ま
た、書込み制御回路３から出力されるライトイネーブル
２４は前記出力イネーブル２３のＨレベル期間内でＬレ
ベルとなり、立上りでメモリー書込みを行うが、このＬ
レベル期間は、受取り許可信号９が前記クロック１０の
立上り時点でＬレベルに変わっているまで続き、クロッ
ク周期の整数倍となる。そして、書込み終了時に、待機
状態にあった後段のデータ受取りに必要なストローブパ
ルス１３が出力される。
力イネーブル２３がＬレベルの時はメモリー読出し期間
となり、クロック１０の３周期分に固定されている。こ
のメモリー読出し期間終了からクロック１０の１周期後
に信号処理が終了し、処理データ１４が出力される。ま
た、書込み制御回路３から出力されるライトイネーブル
２４は前記出力イネーブル２３のＨレベル期間内でＬレ
ベルとなり、立上りでメモリー書込みを行うが、このＬ
レベル期間は、受取り許可信号９が前記クロック１０の
立上り時点でＬレベルに変わっているまで続き、クロッ
ク周期の整数倍となる。そして、書込み終了時に、待機
状態にあった後段のデータ受取りに必要なストローブパ
ルス１３が出力される。
【００１２】また、前記ストローブパルス１３は、前記
リードライト切換回路１をメモリー書込み期間からメモ
リー読出し期間に切換える役目もしている。即ち、この
ストローブパルス１３によりフリップフロップ１９〜２
１がセットされ、前記出力イネーブル２３がＬレベルと
なる。その後、Ｄ入力がＬレベルに固定されたフリップ
フロップ１９の出力がフリップフロップ２０、２１に伝
わり、前記クロック１０の３周期後に前記出力イネーブ
ル２３は再びＨレベルに変わり、メモリー書込み期間と
なる。
リードライト切換回路１をメモリー書込み期間からメモ
リー読出し期間に切換える役目もしている。即ち、この
ストローブパルス１３によりフリップフロップ１９〜２
１がセットされ、前記出力イネーブル２３がＬレベルと
なる。その後、Ｄ入力がＬレベルに固定されたフリップ
フロップ１９の出力がフリップフロップ２０、２１に伝
わり、前記クロック１０の３周期後に前記出力イネーブ
ル２３は再びＨレベルに変わり、メモリー書込み期間と
なる。
【００１３】
【発明の効果】データ出力時間間隔はメモリー読出し期
間＋メモリー書込み期間で表わされるが、データ処理後
直ちに受取り許可が出ない場合には、メモリー書込み期
間のみが２倍、３倍、４倍・・・と整数ステップで増加
する。従って、データ出力時間間隔は、データを１個ず
つ読出し処理する場合には１．５倍、２倍、２．５倍・
・・となり、従来の１／２のステップで調整される。さ
らに、実施例に示したデータを３個ずつ読出し処理する
場合には、１．２５倍、１．５倍、１．７５倍・・・と
なり、データ処理数が増える程より細かいステップで、
調整されることが分かる。従って、後段の処理時間がわ
ずかに長い場合でも、細かく調整されるから、ハンドシ
ェイクによる処理時間の増加がほとんどなく、従来より
も著しく改善される。
間＋メモリー書込み期間で表わされるが、データ処理後
直ちに受取り許可が出ない場合には、メモリー書込み期
間のみが２倍、３倍、４倍・・・と整数ステップで増加
する。従って、データ出力時間間隔は、データを１個ず
つ読出し処理する場合には１．５倍、２倍、２．５倍・
・・となり、従来の１／２のステップで調整される。さ
らに、実施例に示したデータを３個ずつ読出し処理する
場合には、１．２５倍、１．５倍、１．７５倍・・・と
なり、データ処理数が増える程より細かいステップで、
調整されることが分かる。従って、後段の処理時間がわ
ずかに長い場合でも、細かく調整されるから、ハンドシ
ェイクによる処理時間の増加がほとんどなく、従来より
も著しく改善される。
【００１４】また、調整時間間隔はクロック周期で決定
されるから、このクロック周波数を上げることにより、
さらに細かい調整も可能となる。
されるから、このクロック周波数を上げることにより、
さらに細かい調整も可能となる。
【図１】本発明のハンドシェイク型データ処理回路を示
す回路図。
す回路図。
【図２】図１の動作を示すタイミングチャート。
【図３】従来のハンドシェイク型データ回路を示すブロ
ック図。
ック図。
【図４】図３の動作を示すタイミングチャート。
１ リードライト切換回路
２ アドレスカウンタ
３ 書込み制御回路
４ メモリー
５ データ処理制御回路
６ ラッチ
７ 双方向バッファ
８ データ処理回路
９ 受取り許可信号
１０ クロック
１１ ストローブ入力
１２ 入力データ
１３ ストローブ出力
１４ 出力データ
１５、１６ ゲート
１７〜２１ フリップフロップ
２２ アドレス
２３ 出力イネーブル
２４ ライトイネーブル
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
G06F 13/38 310
G06F 5/06
G11C 7/00 311
H04N 9/896
H04N 1/21
ＷＰＩ（ＤＩＡＬＯＧ)
Claims (2)
- 【請求項１】 入力データをメモリーに一時的に保管
し、後段のデータ受取り許可信号の指令に従って前記メ
モリーから一時的に保管したデータを読出して信号処理
し、前記後段に信号処理した処理データを出力するハン
ドシェイク型データ処理回路において、交互に繰返されるメモリー読出し期間とメモリー書込み
期間であって、 クロックの所定周期分に固定されている前記メモリー読
出し期間と、 前記データ受取り許可信号の許可発生タイミングに応じ
て前記クロックの周期の整数倍周期で可変とされる前記
メモリー書込み期間と、を有することを特徴とするハン
ドシェイク型データ処理回路。 - 【請求項２】 前記メモリーから複数のデータを読出し
て信号処理を行うことにより、前記メモリー読出し期間
が前記メモリー書込み期間よりも長いことを特徴とする
請求項１記載のハンドシェイク型データ処理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19411392A JP3451631B2 (ja) | 1992-07-21 | 1992-07-21 | ハンドシェイク型データ処理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19411392A JP3451631B2 (ja) | 1992-07-21 | 1992-07-21 | ハンドシェイク型データ処理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0635851A JPH0635851A (ja) | 1994-02-10 |
| JP3451631B2 true JP3451631B2 (ja) | 2003-09-29 |
Family
ID=16319142
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19411392A Expired - Lifetime JP3451631B2 (ja) | 1992-07-21 | 1992-07-21 | ハンドシェイク型データ処理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3451631B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006268107A (ja) | 2005-03-22 | 2006-10-05 | Denso Corp | 電子制御装置 |
-
1992
- 1992-07-21 JP JP19411392A patent/JP3451631B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0635851A (ja) | 1994-02-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080718 Year of fee payment: 5 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090718 Year of fee payment: 6 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100718 Year of fee payment: 7 |