JP2974476B2

JP2974476B2 - メモリ制御装置

Info

Publication number: JP2974476B2
Application number: JP3324764A
Authority: JP
Inventors: 司松下; 朗嶋谷
Original assignee: Mita Industrial Co Ltd
Current assignee: Kyocera Mita Industrial Co Ltd
Priority date: 1991-12-09
Filing date: 1991-12-09
Publication date: 1999-11-10
Anticipated expiration: 2014-11-10
Also published as: JPH05160971A; EP0546507A3; US5331598A; EP0546507A2

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ディジタル複写機にお
ける複数の画像処理回路などの機能回路間に介挿されて
１ライン分のデータを記憶するラインメモリなどのメモ
リを制御するためのメモリ制御装置に関するものであ
る。

【０００２】

【従来の技術】従来から、イメージスキャナなどにより
原稿像を光学的に読み取ることにより画像データを得
て、この画像データに輪郭強調処理や白黒反転などの種
々の画像処理を施した後に、この画像処理後の画像を複
写用紙上に形成するようにしたディジタル複写機が用い
られている。このような複写機における画像形成は、た
とえば、上記の画像データに対応した変調を施したレー
ザ光によって感光体の表面を走査して静電潜像を形成
し、この静電潜像をトナー像に顕像化し、このトナー像
を複写用紙上に転写・定着することによって行われる。

【０００３】イメージスキャナの出力信号に対応した元
の画像データには、一般に複数種類の画像処理が施され
る。すなわち、輪郭強調処理、白黒反転処理や影付けな
どの処理である。このような複数種類の画像処理を行う
場合、１ページ分の画像データを記憶することができる
ページメモリを備え、このページメモリに記憶された画
像データに対して個々の画像処理を順に施すことが考え
られる。しかし、大記憶容量のページメモリを用いるこ
とは、装置のコストの増大に繋がるため好ましくない。
このため、一般には、ページメモリを用いずに、或る画
像処理回路での画像処理後の画像データを次の画像処理
のための画像処理回路に直接に転送するようにしたいわ
ゆるパイプライン構造が採られ、画像データに対する処
理が順に行われるようになっている。

【０００４】このようなパイプライン構造を採る場合
に、画像処理回路の間には、イメージスキャナの１本の
走査線に対応した１ライン分の記憶容量を有するライン
メモリが介挿される。これは次の理由による。すなわ
ち、ディジタル複写機などにおける画像処理は１ライン
分ごとのデータ処理を規定する水平同期信号を基準信号
として行われる。各画像処理回路は水平同期信号により
リセットされ、このリセット後に１ライン分の画像デー
タに対する処理が開始される。もしも、１ライン分の画
像データに対する処理の途中で水平同期信号によるリセ
ットがかけられると、１ライン分の画像データに対する
処理が中断され、所望の画像処理を達成できないおそれ
がある。このため、各画像処理回路では、水平同期信号
に対して所定のタイミングでデータを取り込み、この水
平同期信号によるリセットがかけられる前に１ラインの
画像データに対する処理を完了させる必要がある。すな
わち、各画像処理回路に水平同期信号に対して所定のタ
イミングでデータを取り込ませるとともに、水平同期信
号により各画像処理回路がリセットされる期間には１ラ
イン分の画像データを退避させるために、各画像処理回
路の前後には、１ライン分のデータを記憶することがで
きるラインメモリが必要となるのである。

【０００５】一方、たとえば画像の移動などのような複
雑な画像処理は、水平同期信号の１周期の長さの期間内
で終了させることができる機能を複数個組み合わせて実
現される。この場合に、各機能を実現するための個々の
画像処理回路は、それぞれ個別に開発されるのが一般的
である。したがって、各画像処理回路をその前後の画像
処理回路から分離して、相互の影響を防止することが好
ましく、このような観点からも各画像処理回路間にライ
ンメモリを設けることが必要となる。

【０００６】画像処理回路間にラインメモリを介挿した
具体的な構成は、図６に示されている。複数の画像処理
回路１，２の前後には、ラインメモリ３，４が介挿され
ている。このラインメモリ３，４には、先入れ先出し型
のメモリ（以下「ＦＩＦＯメモリ」という。）が用いら
れるのが一般的である。これは、ＦＩＦＯメモリでは、
アドレスの発生が不要であるとともに、単一のメモリに
対してデータの書込と読出とを同時に行うことができる
ので、構成および処理を簡素化することができるからで
ある。

【０００７】ラインメモリ３，４は、画像データの転送
を規定するためのシステムクロックＳＣＬＫに基づいて
書込および読出動作を行う。各ラインメモリ３，４に
は、上述の水平同期信号に対して一定のタイミングを有
する読出許可信号ＭＲＥが共通に与えられており、ライ
ンメモリ３，４からは共通のタイミングで画像データの
読出が行われる。読出許可信号ＭＲＥはまた画像処理回
路１，２に共通に与えられており、各画像処理回路１，
２は、読出信号ＭＲＥとそれぞれの内部での処理時間と
に基づいてタイミングを設定した書込許可信号ＭＷＥを
生成する。

【０００８】たとえば画像処理回路１が白黒を反転する
反転処理を行うためのものであるときには、この画像処
理回路１は、図７に示す構成によって実現される。すな
わち、ライン６からのたとえば８ビットのデータは、シ
ステムクロックＳＣＬＫに基づいて一旦ラッチ回路７Ａ
にラッチされ、反転回路８で反転された後に、ラッチ回
路７Ｂにラッチされてライン９に導出される。この反転
処理は、ラッチ回路７Ａ，７Ｂを経て行われるので、処
理に２クロックを要する。このため、画像処理回路１の
内部には、読出許可信号ＭＲＥを２クロックだけ遅延さ
せるためのラッチ回路１０Ａ，１０Ｂが備えられ、この
ラッチ回路１０Ａ，１０Ｂを経た信号が、次段のライン
メモリ４への書込許可信号ＭＷＥとなる。すなわち、読
出許可信号ＭＲＥが導出されて最初のデータがライン６
から取り込まれると、２クロック後に書込許可信号ＭＷ
Ｅが導出されることによって、白黒反転処理後の最初の
データがライン９から次段のラインメモリ４に書き込ま
れることになる。

【０００９】図８は、図６に示された構成の動作を説明
するめたのタイミングチャートである。水平同期信号Ｈ
ＳＹＮＣは負論理の信号（図中オーバーラインを付して
示す。）であって、その立ち下がりに応答して、各画像
処理回路１，２がリセットされる。この水平同期信号Ｈ
ＳＹＮＣの立ち上がりから一定時間ΔＴ１だけ経過した
後に読出許可信号ＭＲＥが立ち上がる。この読出許可信
号ＭＲＥが立ち上がっている期間は、ラインメモリ３，
４の記憶データがシステムクロックＳＣＬＫに基づいて
順に読み出される。

【００１０】画像処理回路１は、読出許可信号ＭＲＥが
立ち上がった時刻ｔ４１からシステムクロックＳＣＬＫ
の２クロック分だけ経過した時刻ｔ４２に書込許可信号
ＭＷＥを立ち上がらせる。これにより、２クロックの期
間で行われた画像処理後の画像データが、時刻ｔ４２か
らの期間に、次段のラインメモリ４へ書き込まれてゆ
く。

【００１１】読出許可信号ＭＲＥは、１ライン分のデー
タの読出に要する時間ΔＴ２の期間にわたってハイレベ
ルに保持される。この読出許可信号ＭＲＥが時刻ｔ４３
に立ち下がると、この立ち下がりから２クロック分だけ
遅れた時刻ｔ４４に書込許可信号ＭＷＥが立ち下がる。
このようにして、２クロックを要する白黒反転処理が１
ラインのデータに対して行われ、この処理後のデータが
ラインメモリ４に格納されることになる。

【００１２】個々の画像処理回路における処理に要する
クロック数は、各画像処理回路ごとに異なっているが、
上述のように水平同期信号ＨＳＹＮＣが立ち下がると全
ての画像処理回路がリセットされるから、各画像処理回
路では、前段のラインメモリからのデータの読出から、
次段の画像処理回路へのデータの書込に至る一連の処理
を、水平同期信号ＨＳＹＮＣの立ち下がりが生じる間の
期間ΔＴＨで終了させる必要がある。そして、水平同期
信号ＨＳＹＮＣが立ち下がる時点では、画像データをラ
インメモリに退避しておかなければならない。

【００１３】したがって、各画像処理回路での処理クロ
ック数は、読出許可信号ＭＲＥの立ち下がりから上記処
理クロック数だけ遅れて生じる書込許可信号ＭＷＥの立
ち下がりが、ＨＳＹＮＣの立ち下がりよりも以前に生じ
るように設定される必要がある。換言すれば、読出許可
信号ＭＲＥが立ち下がってから、水平同期信号ＨＳＹＮ
Ｃが立ち下がるまでの期間ΔＴ３の長さの時間が、各画
像処理回路における処理に要することができる最大の時
間であることになる。

【００１４】たとえば、最大で日本工業規格Ａ列０番の
サイズ（以下「Ａ０サイズ」という。）の原稿の複写が
可能なディジタル複写機の場合には、ラインメモリ３，
４には、日本工業規格Ａ列１番のサイズ（以下「Ａ１サ
イズ」という。）の長辺の長さ（Ａ０サイズの短辺の長
さに等しい。）に対応するドット数の画像データを記憶
することができるものを用いる必要がある。このような
大容量のラインメモリを構成するには、Ａ１サイズのド
ット数に対応した記憶容量を有する１個のＦＩＦＯメモ
リを用いたり、メモリ拡張用の信号を出力させることが
できる特殊なＦＩＦＯメモリをカスケード接続して用い
たりすることが考えられる。しかし、大容量のＦＩＦＯ
メモリや上記の特殊なＦＩＦＯメモリは、高価であるた
め、コスト高となるという欠点がある。

【００１５】そこで、従来から、上記のメモリ拡張用の
信号を出力することができない通常のＦＩＦＯメモリを
複数個用い、この複数個のＦＩＦＯメモリの動作のタイ
ミングをメモリ制御回路により調整することによって、
安価で大容量のラインメモリを実現している。図９は、
３個のＦＩＦＯメモリを用いてラインメモリを構成する
場合におけるメモリ制御回路の基本的な構成を示すブロ
ック図である。なお、図９において、信号などを表す記
号に付したオーバーラインは、当該信号などが負論理の
ものであることを表すものとし、明細書中ではオーバー
ラインの記載を省略する。Ａ０サイズのディジタル複写
機の場合には、Ａ１サイズのドット数をカバーできるよ
うに約１５０００ドットの記憶容量が必要であり、上記
の３個のＦＩＦＯメモリは、たとえばそれぞれ約５００
０ドットの記憶容量を有している。すなわち、たとえ
ば、１インチ（２５．４mm）当たり４００ドットの密度
で画像の読取を行おうとすると、Ａ０サイズの短辺の長
さ８４０mmの読取のためには、８４０×４００÷２５．４＝１３２２８（ドット）が必要である。この場合には、たとえば１４８４８ドッ
トのイメージスキャナが用いられる。したがって、ライ
ンメモリには、１５０００ドットの記憶容量が要求され
ることになる。

【００１６】複数の画像処理回路の間に介挿されるライ
ンメモリのそれぞれに対応して、複数のメモリ制御回路
５−１，５−２，…，５−ｋ（総称するときには「メモ
リ制御回路５」という。なお、ｋは画像処理回路の個数
よりも１少ない数である。）が設けられている。個々の
メモリ制御回路５は、システムクロックＳＣＬＫを計数
するとともに１５０００以上の計数が可能なカウンタ１
１と、それぞれ基準値「４９９８」、「９９９８」、
「１４９９８」およびカウンタ１１の計数値を比較し
て、一致が検出されたときにハイレベルの信号を導出す
る３個の比較器１２Ａ，１２Ｂ，１２Ｃとを備えてい
る。

【００１７】比較器１２Ａ，１２Ｂ，１２Ｃの出力は、
それぞれＯＲゲート１３Ａ，１３Ｂ，１３Ｃを介してフ
リップフロップ１４Ａ，１４Ｂ，１４Ｃの各データ入力
端子に与えられており、システムクロックＳＣＬＫの立
ち上がりに同期してラッチされる。このフリップフロッ
プ１４Ａ，１４Ｂ，１４ＣのＱバー出力は、ＡＮＤゲー
ト１５Ａ，１５Ｂ，１５Ｃを介してフリップフロップ１
６Ａ，１６Ｂ，１６Ｃの各データ入力端子に与えられて
おり、システムクロックＳＣＬＫの立ち上がりに同期し
てラッチされる。このフリップフロップ１６Ａ，１６
Ｂ，１６Ｃの各Ｑ出力が、３個のＦＩＦＯメモリのそれ
ぞれに対する書込許可信号ＲＳＴ１，ＲＳＴ２，ＲＳＴ
３となる。以下では、書込許可信号ＲＳＴ１，ＲＳＴ
２，ＲＳＴ３にそれぞれ対応するＦＩＦＯメモリを、第
１のＦＩＦＯメモリ、第２のＦＩＦＯメモリ、第３のＦ
ＩＦＯメモリという。

【００１８】また、フリップフロップ１４Ａ，１４Ｂ，
１４Ｃの各Ｑ出力は、ＯＲゲート１３Ａ，１３Ｂ，１３
Ｃに帰還されており、このためフリップフロップ１４
Ａ，１４Ｂ，１４Ｃに一旦ハイレベルの信号が入力され
ると、それ以後は、Ｑバー出力は入力信号に依らずにロ
ーレベルに保持される。一方、ＡＮＤゲート１５Ａに
は、前段の画像処理回路からの書込許可信号ＭＷＥが与
えられており、ＡＮＤゲート１５Ｂにはフリップフロッ
プ１４ＡのＱ出力が、ＡＮＤゲート１５Ｃにはフリップ
フロップ１４ＢのＱ出力がそれぞれ与えられている。上
記の書込許可信号ＭＷＥは、カウンタ１１およびフリッ
プフロップ１４Ａ，１４Ｂ，１４Ｃ，１６Ａ，１６Ｂ，
１６Ｃの各クリア入力端子に与えられている。これら
は、書込許可信号ＭＷＥがローレベルである期間には、
クリア状態に保持される。

【００１９】図１０は動作を説明するためのタイミング
チャートである。時刻ｔ１に書込許可信号ＭＷＥが立ち
上がると、ＡＮＤゲート１５Ａの出力がハイレベルにな
るとともに、フリップフロップ１４Ａ，１４Ｂ，１４
Ｃ，１６Ａ，１６Ｂ，１６Ｃのクリア状態が解除され
る。そして、時刻ｔ２においてシステムクロックＳＣＬ
Ｋが立ち上がると、ＡＮＤゲート１５Ａの出力がフリッ
プフロップ１６Ａにラッチされ、この結果、第１のＦＩ
ＦＯメモリに対応した書込許可信号ＲＳＴ１がハイレベ
ルとなる。これにより、第１のＦＩＦＯメモリでは、シ
ステムクロックＳＣＬＫに同期して、前段の画像処理回
路からの画像データが直列に入力されていくことにな
る。

【００２０】時刻ｔ１には、カウンタ１１のクリア状態
も解除され、時刻ｔ２からの期間にシステムクロックＳ
ＣＬＫの計数が行われる。そして、カウンタ１１の計数
値が比較器１２Ａにおける基準値「４９９８」となる
と、この比較器１２Ａの出力は、ローレベルからハイレ
ベルに反転する。そして、次の４９９９個目のシステム
クロックＳＣＬＫによりＯＲゲート１３Ａを介する比較
器１２Ａの出力がフリップフロップ１４Ａにラッチされ
ると、これ以後は、このフリップフロップ１４ＡのＱ出
力はハイレベルに保持され、Ｑバー出力はローレベルに
保持される。この状態では、ＡＮＤゲート１５Ａの出力
はローレベルとなり、ＡＮＤゲート１５Ｂの出力はハイ
レベルとなる。したがって、次の５０００個目のシステ
ムクロックＳＣＬＫの入力により、フリップフロップ１
６ＡのＱ出力はローレベルに反転し、フリップフロップ
１６ＢのＱ出力はハイレベルに反転する。

【００２１】このようにして、時刻ｔ１からシステムク
ロックＳＣＬＫが５０００個入力された後の時刻ｔ３に
おいて、第１のＦＩＦＯメモリに対応する書込許可信号
ＲＳＴ１はローレベルに反転し、第２のＦＩＦＯメモリ
に対応する書込許可信号ＲＳＴ２はハイレベルに反転す
る。この結果、第１のＦＩＦＯメモリに代わって第２の
ＦＩＦＯメモリに対する書込が開始される。

【００２２】同様な動作により、時刻ｔ１から数えて１
００００個のシステムクロックＳＣＬＫが入力された後
の時刻ｔ４には、第２のＦＩＦＯメモリに対応した書込
許可信号ＲＳＴ２がローレベルに反転するとともに、第
３のＦＩＦＯメモリに対応した書込許可信号ＲＳＴ３が
ハイレベルに反転する。これにより、第３のＦＩＦＯメ
モリに対する画像データの書込が始まる。そして、時刻
ｔ１から１５０００個のシステムクロックＳＣＬＫが入
力された後（または、書込許可信号ＭＷＥが立ち下が
る）時刻ｔ５には、書込許可信号ＲＳＴ３がローレベル
に反転して、１ライン分の画像データの書込が終了す
る。

【００２３】その後、時刻ｔ１から１ライン分の画像処
理のための１サイクルの時間（たとえば１５２４０クロ
ック）分に対応した時間が経過した後の時刻ｔ６には、
再び書込許可信号ＭＷＥが立ち上がり、上述と同様な動
作が行われる。ラインメモリからの画像データの読出も
同様の構成により達成することができ、書込許可信号Ｍ
ＷＥの代わりに、読出許可信号ＭＲＥを用いればよい。

【００２４】

【発明が解決しようとする課題】上述の構成では、複数
の画像処理回路間にそれぞれ介挿される各ラインメモリ
ごとに画像データの書込を制御するためのメモリ制御回
路５が必要となる。さらに詳細に説明すると、たとえば
図６の構成では、ラインメモリ３，４への画像データの
書込を制御するために２個のメモリ制御回路５が必要と
なり、ラインメモリ３，４からの画像データの読出を共
通に制御するための１個のメモリ制御回路が必要とな
る。このように各ラインメモリへの画像データの書込の
ために、個々のラインメモリごとにメモリ制御回路５が
必要となるのは、各ラインメモリの前段の画像処理回路
から導出される書込許可信号ＭＷＥの立ち上がりタイミ
ングが、各画像処理回路ごとに異なっており、このた
め、異なるタイミングで各ラインメモリを構成するＦＩ
ＦＯメモリを制御する必要があるからである。しかし、
このように多数のメモリ制御回路５を用いると、構成が
複雑化するとともに、コストの増大を招くことになる。

【００２５】しかも、各メモリ制御回路５には、Ａ０サ
イズに対応した大きな値まで計数することができるカウ
ンタ１１を備える必要がある。このようなカウンタ１１
の回路構成は複雑であり、また高価でもあるので、構成
の複雑化およびコスト高の大きな要因となっている。そ
こで、本発明の目的は、上述の技術的課題を解決し、簡
単な構成で複数のＦＩＦＯメモリからなる記憶手段を制
御することができるとともに、コストの低減にも寄与す
ることができるメモリ制御装置を提供することである。

【００２６】

【課題を解決するための手段および作用】上記の目的を
達成するための請求項１記載のメモリ制御装置は、複数
のＦＩＦＯメモリで構成されている記憶手段に対するデ
ータの書込および読出を制御するためのメモリ制御装置
において、データ転送のための基準クロックに基づい
て、上記複数のＦＩＦＯメモリに対してデータを循環的
に書き込むための書込クロックを生成する手段と、上記
基準クロックに基づいて、上記複数のＦＩＦＯメモリの
記憶データを循環的に読み出すための読出クロックを生
成する手段とを含み、上記書込クロックによる循環的な
データ書込によって個々のＦＩＦＯメモリに飛び飛びに
書き込まれたデータを、上記読出クロックによる循環的
なデータ読出によって、入力順に整列した状態で読み出
すことを特徴とするものである。

【００２７】このような構成によれば、複数のＦＩＦＯ
メモリには書込クロックによって循環的にデータが書き
込まれる。したがって、個々のＦＩＦＯメモリの記憶デ
ータは飛び飛びのデータとなっている。このような複数
のＦＩＦＯメモリの記憶データは、読出クロックによっ
て循環的に読み出され、これにより入力順に整列した状
態でデータが読み出されることになる。

【００２８】このように、従来のようにカウンタなどの
複雑な構成を要することなく複数のＦＩＦＯメモリへの
読出および書込を制御して、複数のＦＩＦＯメモリで構
成された記憶手段を良好に制御できる。請求項２記載の
メモリ制御装置は、第１の機能回路と第２の機能回路と
の間に介装され、この第１の機能回路と第２の機能回路
との間で転送されるデータを記憶することができる複数
のＦＩＦＯメモリで構成されている記憶手段に対する上
記データの書込および読出を制御するためのメモリ制御
装置において、データ転送のための基準クロックに基づ
いて、上記複数のＦＩＦＯメモリに対してデータを循環
的に書き込むための書込クロックを生成する手段と、上
記基準クロックに基づいて、上記複数のＦＩＦＯメモリ
の記憶データを循環的に読み出すための読出クロックを
生成する手段と、上記複数のＦＩＦＯメモリに対して、
データの書込を許容するための書込許可信号を共通に与
える手段と、上記複数のＦＩＦＯメモリに対して、デー
タの読出を許容するための読出許可信号を共通に与える
手段と、上記読出許可信号に応答して最初にデータの読
出が行われるＦＩＦＯメモリに、上記書込許可信号に応
答して最初のデータが書き込まれるように、上記読出ク
ロックと書込クロックとの関係を制御する手段とを含
み、上記書込クロックによる循環的なデータ書込によっ
て個々のＦＩＦＯメモリに飛び飛びに書き込まれたデー
タを、上記読出クロックによる循環的なデータ読出によ
って、入力順に整列した状態で読み出すことを特徴とす
るものである。

【００２９】このような構成によれば、請求項１記載の
構成と同様な作用効果を達成できるとともに、読出許可
信号に応答して読出クロックに基づくデータの読出が最
初に行われるＦＩＦＯメモリに対して、最初のデータを
書き込ませることができるから、第１の機能回路から第
２の機能回路へのデータの転送を良好に行わせることが
できる。

【００３０】なお、３個以上の機能回路を上記記憶手段
を介在させて順に接続した場合にも、上記書込クロック
および読出クロックを各記憶手段のＦＩＦＯメモリに対
して共通に用いることができ、読出クロックと書込クロ
ックとの関係を個々の記憶手段に対する読出許可信号と
書込許可信号との関係に基づいて上述のように設定する
ことによって、各機能回路間で良好にデータを転送させ
て、各機能回路における処理を良好に行わせることがで
きる。

【００３１】

【実施例】以下では、本発明の実施例を、添付図面を参
照して詳細に説明する。なお、添付図面中、信号などを
表す記号に付したオーバーラインは、当該信号などが負
論理のものであることを表すものとし、明細書中ではオ
ーバーラインの記載を省略する。

【００３２】図１は本発明の一実施例のメモリ制御装置
を適用した画像データ処理装置の一部の構成を示すブロ
ック図である。この画像データ処理装置は、たとえばデ
ィジタル複写機などに適用されるものであり、イメージ
スキャナにより原稿を光学的に走査して得た画像データ
（たとえば８ビットのデータである。）などに対して、
１本の走査線に対応した１ライン分のデータを単位とし
て、画像の強調や反転などの処理を施すためのものであ
る。画像データに対する処理は、いずれも機能回路であ
る複数の画像処理回路２１，２２，２３においてそれぞ
れ行われる。画像処理回路２１，２２の間には記憶手段
であるラインメモリ３１が備えられ、画像処理回路２
２，２３の間には記憶手段であるラインメモリ３２が備
えられている。すなわち、本実施例では、ラインメモリ
３１に着目すると、画像処理回路２１が第１の機能回路
に対応し、画像処理回路２３が第２の機能回路に対応す
る。また、ラインメモリ３２に着目すると、画像処理回
路２２が第１の機能回路に対応し、画像処理回路２３が
第２の機能回路に対応している。

【００３３】各画像処理回路２１，２２，２３は、後述
する水平同期信号ＨＳＹＮＣによりリセットされて、こ
の水平同期信号ＨＳＹＮＣの１周期の期間内に１ライン
分の画像データに対して所定の処理を施すためのもので
ある。そして、この１ライン分の画像データを水平同期
信号ＨＳＹＮＣに対して一定のタイミングで前段のライ
ンメモリ３１，３２から取り込むとともに、水平同期信
号ＨＳＹＮＣによりリセットされる期間には、１ライン
分のデータをその後段のラインメモリ３１，３２に退避
させるようにしている。

【００３４】各ラインメモリ３１，３２は、それぞれ３
個ずつのＦＩＦＯ（First In FirstOut）メモリ３１
Ａ，３１Ｂ，３１Ｃ；３２Ａ，３２Ｂ，３２Ｃで構成さ
れている。たとえば、最大でＡ０サイズの原稿の複写を
行うことができる複写機の場合には、ラインメモリ３
１，３２にはＡ１サイズの長辺のドット数に対応した記
憶容量が要求され、たとえば約１５０００ドットの画像
データの記憶容量が必要となる。この場合には、ＦＩＦ
Ｏメモリ３１Ａ，３１Ｂ，３１Ｃ；３２Ａ，３２Ｂ，３
２Ｃには、それぞれ約５０００ドットの画像データを記
憶することができるものが適用される。

【００３５】ラインメモリ３１，３２の記憶データの読
出を許容するための読出許可信号ＭＲＥは、上述の水平
同期信号ＨＳＹＮＣに対して一定のタイミングに設定さ
れており、この読出許可信号ＭＲＥは、各ラインメモリ
３１，３２を構成する全てのＦＩＦＯメモリ３１Ａ，３
１Ｂ，３１Ｃ；３２Ａ，３２Ｂ，３２Ｃに共通に与えら
れている。この読出許可信号ＭＲＥはまた、各画像処理
回路２１，２２，２３にも共通に与えられており、各画
像処理回路２１，２２，２３は、読出許可信号ＭＲＥを
基準として、各回路における処理時間に対応したタイミ
ングで立ち上がる書込許可信号ＭＷＥを導出する。この
書込許可信号ＭＷＥは、各画像処理回路２１，２２，２
３の次段のラインメモリ３１，３２を構成する各ＦＩＦ
Ｏメモリ３１Ａ，３１Ｂ，３１Ｃ；３２Ａ，３２Ｂ，３
２Ｃに共通に与えられる。

【００３６】ラインメモリ３１，３２に対するデータの
書込および読出を規定するためのクロックＣＫ１，ＣＫ
２，ＣＫ３は、ラインメモリ制御回路４０において作成
されている。このクロックＣＫ１，ＣＫ２，ＣＫ３は、
ラインメモリ３１，３２を構成する各３個のＦＩＦＯメ
モリ３１Ａ，３１Ｂ，３１Ｃ；３２Ａ，３２Ｂ，３２Ｃ
に対してそれぞれ循環的に書込動作または読出動作を行
わせるものである。ラインメモリ制御回路４０では、上
記のようなクロックＣＫ１，ＣＫ２，ＣＫ３を、画像デ
ータの転送を規定するためのシステムクロックＳＣＬＫ
と、上記イメージスキャナによる主走査方向への走査に
対応した上述の水平同期信号ＨＳＹＮＣとに基づいて作
成する。

【００３７】ＦＩＦＯメモリ３１Ａ，３１Ｂ，３１Ｃ；
３２Ａ，３２Ｂ，３２Ｃからのデータは、一旦バッファ
３３Ａ，３３Ｂ，３３Ｃ；３４Ａ，３４Ｂ，３４Ｃに保
持された後に、循環的にラッチ回路３５，３６に与えら
れて保持され、次段の画像処理回路２２，２３に与えら
れる。ラインメモリ制御回路４０では、上記のバッファ
３３Ａ，３３Ｂ，３３Ｃ；３４Ａ，３４Ｂ，３４Ｃに対
して循環的に出力を許容するための出力許可信号ＥＮ
１，ＥＮ２，ＥＮ３を作成している。また、ラッチ回路
３５，３６は、システムクロックＳＣＬＫに基づいてバ
ッファ３３Ａ，３３Ｂ，３３Ｃ；３４Ａ，３４Ｂ，３４
Ｃからの画像データを保持する。

【００３８】図２はラインメモリ制御回路４０の構成例
を示すブロック図である。このラインメモリ制御回路４
０は、システムクロックＳＣＬＫに基づいてシフト動作
を行う並列出力型のシフトレジスタ４１と、このシフト
レジスタ４１の第１段目の出力信号を１クロックずつ順
に遅延させるフリップフロップ５１，５２，５３とを有
している。そして、フリップフロップ５１，５２，５３
の各Ｑバー出力が画像データの書込および読出に共通に
用いられるクロックＣＫ１，ＣＫ２，ＣＫ３とされ、ま
た、これらの各Ｑ出力がバッファ３３Ａ，３３Ｂ，３３
Ｃ；３４Ａ，３４Ｂ，３４Ｃの出力を許容するための出
力許可信号ＥＮ１，ＥＮ２，ＥＮ３とされる。

【００３９】シフトレジスタ４１の第１段目の出力端子
ＱＡと第２段目の出力端子ＱＢに導出される各信号は、
ＮＡＮＤゲート４２に与えられており、このＮＡＮＤゲ
ート４２の出力信号がシフトレジスタ４１のデータ入力
端子Ａ，Ｂに与えられている。また、シフトレジスタ４
１，フリップフロップ５１，５２，５３の各クリア入力
端子には基準信号ＨＳＹＮＣが与えられており、これら
は基準信号ＨＳＹＮＣがローレベルのときには、クリア
状態に保持される。

【００４０】次に示す表１は、シフトレジスタ４１の機
能表である。この表１において、「↑」は信号の立ち上
がりを表し、「×」はハイレベルおよびローレベルのい
ずれでもよいことを表す。また、「ＱＡ０，ＱＢ０」
は、データが保持された状態を表しており、「ＱＡｎ，
ＱＢｎ」は前段からシフトされたデータを表している。
この表１から理解されるように、クリア入力端子ＣＬＲ
にローレベルの信号が入力されて、当該シフトレジスタ
４１がクリア状態にあるときには、各段の出力端子Ｑ
Ａ，ＱＢ，…，ＱＨにはいずれもローレベルの信号が導
出される。また、クロック入力端子ＣＬＫへの入力信号
の立ち上がりに同期して、シフト動作が行われる。この
とき、入力端子Ａ，Ｂの少なくともいずれか一方の入力
信号がローレベルであるときには、第１段目の出力端子
ＱＡにはローレベルの信号が導出され、入力端子Ａ，Ｂ
の両方にハイレベルの信号が与えられたときにのみ、第
１段目の出力信号がハイレベルとなる。

【００４１】

【表１】

【００４２】図３は上記のラインメモリ制御回路４０の
動作を説明するためのタイミングチャートである。期間
Ｔ１には基準信号ＨＳＹＮＣがローレベルであり、シフ
トレジスタ４１およびフリップフロップ５１，５２，５
３はクリア状態に保持される。したがって、シフトレジ
スタ４１の各段の出力端子ＱＡ，ＱＢ，…，ＱＨには、
いずれもローレベルの信号が導出され、このためデータ
入力端子Ａ，ＢにはＮＡＮＤゲート４２からのハイレベ
ルの信号が与えられることになる。また、フリップフロ
ップ５１，５２，５３の各Ｑ出力（書込許可信号ＥＮ
１，ＥＮ２，ＥＮ３）はローレベルとなり、各Ｑバー出
力（クロックＣＫ１，ＣＫ２，ＣＫ３）はハイレベルと
なる。

【００４３】時刻ｔ１１に基準信号ＨＳＹＮＣが立ち上
がると、この時刻ｔ１１の後に最初にシステムクロック
ＳＣＬＫが立ち上がる時刻ｔ１２には、データ入力端子
Ａ，Ｂの入力信号がいずれもハイレベルであるため、シ
フトレジスタ４１の第１段目の出力端子ＱＡにはハイレ
ベルの信号が導出され、第２段目の出力端子ＱＢには第
１段目に保持されていたローレベルの信号が導出され
る。したがって、ＮＡＮＤゲート４２には、ハイレベル
の信号とローレベルの信号とが与えられることになるか
ら、データ入力端子Ａ，Ｂへの入力信号はハイレベルに
維持される。

【００４４】時刻ｔ１３に、次のクロックが与えられる
と、データ入力端子Ａ，Ｂに入力されたハイレベルの信
号のために第１段目の出力端子ＱＡからはハイレベルの
信号が導出され、第２段目の出力端子ＱＢには第１段目
に保持されていたハイレベルの信号が導出される。この
ため、ＮＡＮＤゲート４２の出力はローレベルに反転す
ることになる。

【００４５】さらに、時刻ｔ１４に次のクロックが与え
られると、シフトレジスタ４１の第１段目にデータ入力
端子Ａ，Ｂからのローレベルの信号が保持され、第２段
目には第１段目のハイレベルの信号が与えられる。この
結果、ＮＡＮＤゲート４２の出力はハイレベルに反転す
るから、次のクロックが与えられる時刻ｔ１５には、シ
フトレジスタ４１の第１段目の出力端子ＱＡにはハイレ
ベルの信号が導出され、第２段目の出力端子ＱＢには第
１段目からシフトされたローレベルの信号が導出される
シフトレジスタ４２における時刻ｔ１５以降の動作は、
時刻ｔ１１〜時刻ｔ１５の期間の動作の繰り返しであ
る。

【００４６】シフトレジスタの第１段目の出力端子ＱＡ
に導出された信号は、図３(f) に示すようにフリップフ
ロップ５１において１クロック遅延されて出力許可信号
ＥＮ１となり、さらに図３(g) に示すようにフリップフ
ロップ５２で１クロック遅延されて出力許可信号ＥＮ２
となり、さらに図３(h) に示すようにフリップフロップ
５３で１クロック遅延されて出力許可信号ＥＮ３とな
る。また、図３(i) ，(j) ，(k) に示すように、出力許
可信号ＥＮ１，ＥＮ２，ＥＮ３をそれぞれ反転した信号
がクロックＣＫ１，ＣＫ２，ＣＫ３となる。

【００４７】このクロックＣＫ１，ＣＫ２，ＣＫ３およ
び出力許可信号ＥＮ１，ＥＮ２，ＥＮ３は、いずれも水
平同期信号ＨＳＹＮＣに基づいて作成されているから、
同じく水平同期信号ＨＳＹＮＣに基づいて作成される上
述の読出許可信号ＭＲＥに対してそれぞれ一定の関係を
有している。図４は、ラインメモリ３１からのデータ読
出動作を説明するためのタイミングチャートである。ラ
インメモリ３１を構成するＦＩＦＯメモリ３１Ａ，３１
Ｂ，３１Ｃは、読出許可信号ＭＲＥに基づいて最初にデ
ータの読出が行われるＦＩＦＯメモリがたとえばＦＩＦ
Ｏメモリ３１Ｂ（ラインメモリ３２についてはたとえば
ＦＩＦＯメモリ３２Ｂ）と定められている。そして、各
ＦＩＦＯメモリ３１Ａ，３１Ｂ，３１Ｃには、最初のデ
ータＤ０がＦＩＦＯメモリ３１Ｂに書き込まれるように
して、１ラインを構成するデータＤ０，Ｄ１，Ｄ２，・・
・・，Ｄｎ（ｎはたとえば１５０００である。）が循環的
に書き込まれている。すなわち、ＦＩＦＯメモリ３１Ａ
には、データＤ２，Ｄ５，Ｄ８，・・・・，Ｄ（ｎ−１）が
順に書き込まれており、ＦＩＦＯメモリ３１Ｂには、デ
ータＤ０，Ｄ３，Ｄ６，・・・・，Ｄｎが順に書き込まれて
おり、ＦＩＦＯメモリ３１Ｃには、データＤ１，Ｄ４，
Ｄ７，・・・・，Ｄ（ｎ−２）が順に書き込まれている。

【００４８】水平同期信号ＨＳＹＮＣに対して一定の関
係を有する読出許可信号ＭＲＥは、ラインメモリ３１お
よびラインメモリ３２の各ＦＩＦＯメモリ３１Ａ，３１
Ｂ，３１Ｃ；３２Ａ，３２Ｂ，３２Ｃに共通に与えられ
ている。上述のラインメモリ制御回路４０からのクロッ
クＣＫ１，ＣＫ２，ＣＫ３は、ＦＩＦＯメモリ３１Ａ，
３１Ｂ，３１Ｃの各読出クロックＲＣＫ１，ＲＣＫ２，
ＲＣＫ３としてラインメモリ３１に与えられている。た
だし、クロックＣＫ１，ＣＫ２，ＣＫ３と読出クロック
ＲＣＫ１，ＲＣＫ２，ＲＣＫ３との対応関係は、読出許
可信号ＭＲＥが立ち上がった後、最初に立ち上がるクロ
ック（本実施例ではクロックＣＫ３）が、最初の画像デ
ータＤ０が書き込まれたＦＩＦＯメモリ３１Ｂに与えら
れる関係に選ばれる。すなわち、クロックＣＫ１，ＣＫ
２，ＣＫ３と、読出クロックＲＣＫ１，ＲＣＫ２，ＲＣ
Ｋ３との関係は次の通りになっている。

【００４９】ＲＣＫ１＝ＣＫ２ＲＣＫ２＝ＣＫ３ＲＣＫ３＝ＣＫ１なお、ラインメモリ３２を構成する各ＦＩＦＯメモリ３
２Ａ，３２Ｂ，３２Ｃに対する読出許可信号ＲＣＫ１
１，ＲＣＫ１２，ＲＣＫ１３とクロックＣＫ１，ＣＫ
２，ＣＫ３との関係は、ラインメモリ３１の場合と同様
であり、ＲＣＫ１１＝ＣＫ２（＝ＲＣＫ１）ＲＣＫ１２＝ＣＫ３（＝ＲＣＫ２）ＲＣＫ１３＝ＣＫ１（＝ＲＣＫ３）となっている。

【００５０】バッファ３３Ａ，３３Ｂ，３３Ｃには、ラ
インメモリ制御回路４０からの出力許可信号ＥＮ１，Ｅ
Ｎ２，ＥＮ３が、各バッファ３３Ａ，３３Ｂ，３３Ｃに
対する出力許可信号ＢＥＮ１，ＢＥＮ２，ＢＥＮ３とし
て与えられている。ただし、出力許可信号ＥＮ１，ＥＮ
２，ＥＮ３と出力許可信号ＢＥＮ１，ＢＥＮ２，ＢＥＮ
３との対応関係は、読出許可信号ＭＲＥが立ち上がった
後、いずれか最初にローレベルとなる出力許可信号（本
実施例では、出力許可信号ＥＮ２）が、最初の画像デー
タＤ０が書き込まれたＦＩＦＯメモリ３１Ｂに与えられ
る関係に選ばれる。すなわち、各ＦＩＦＯメモリ３１
Ａ，３１Ｂ，３１Ｃに対応する出力許可信号ＢＥＮ１，
ＢＥＮ２，ＢＥＮ３と、ラインメモリ制御回路４０が導
出する出力許可信号ＥＮ１，ＥＮ２，ＥＮ３との関係
は、本実施例では、次のとおりとなっている。

【００５１】ＢＥＮ１＝ＥＮ１ＢＥＮ２＝ＥＮ２ＢＥＮ３＝ＥＮ３各バッファ３３Ａ，３３Ｂ，３３Ｃでは、ローレベルの
信号が与えられたときに、保持データを出力する。

【００５２】なお、ラインメモリ３２側のバッファ３４
Ａ，３４Ｂ，３４Ｃに対する出力許可信号ＢＥＮ１１，
ＢＥＮ１２，ＢＥＮ１３と出力許可信号ＥＮ１，ＥＮ
２，ＥＮ３との関係も同様であり、ＢＥＮ１１＝ＥＮ１（＝ＢＥＮ１）ＢＥＮ１２＝ＥＮ２（＝ＢＥＮ２）ＢＥＮ１３＝ＥＮ３（＝ＢＥＮ３）となっている。

【００５３】読出許可信号ＭＲＥが立ち上がる時刻ｔ３
１以前の期間には、ＦＩＦＯメモリ３１Ａ，３１Ｂ，３
１Ｃはそれぞれ、最初に書き込まれたデータＤ２，Ｄ
０，Ｄ１を出力している。そして、時刻ｔ３１に読出許
可信号ＭＲＥの立ち上がりに同期してバッファ３３Ｂに
対する出力許可信号ＢＥＮ２がローレベルに反転する
と、これによりバッファ３３Ｂの出力データはＤ０とな
る。そして、時刻ｔ３２には、システムクロックＳＣＬ
Ｋの立ち上がりに同期して、バッファ３３Ｂの出力デー
タＤ０がラッチ回路３５にラッチされて画像処理回路２
２に与えられる。

【００５４】また、時刻ｔ３２には、ＦＩＦＯメモリ３
１Ｂに対する読出クロックＲＣＫが立ち上がり、これに
よりＦＩＦＯメモリ３１Ｂの読出データが次の画像デー
タＤ３に変化する。さらにこの時刻ｔ３２には、バッフ
ァ３３Ｃに対する出力許可信ＢＥＮ３がローレベルに反
転するため、この時刻ｔ３２からの期間には、バッファ
３３ＣからはＦＩＦＯメモリ３１Ｃに最先に入力された
データＤ１が導出されることになる。

【００５５】次のクロックが与えられる時刻ｔ３３に
は、バッファ３３ＣからのデータＤ１がラッチ回路３５
にラッチされ、またＦＩＦＯメモリ３１Ｃに対する読出
クロッチＲＣＫ３の立ち上がりに同期して、ＦＩＦＯメ
モリ３１Ｃの出力データが次のデータＤ４に変化する。
さらに、バッファ３３Ａに対する出力許可信号ＢＥＮ１
がローレベルに反転して、このバッファ３３ＡからＦＩ
ＦＯメモリ３１Ａに最先入力されたデータＤ２が導出さ
れる。

【００５６】時刻ｔ３４には次のシステムクロックＳＣ
ＬＫが立ち上がり、これに応答してラッチ回路３５を介
してデータＤ２が画像処理回路２２に与えられることに
なる。時刻ｔ３４にはまた、ＦＩＦＯメモリ３１Ａに対
する読出クロックＲＣＫ１が立ち上がり、これにより、
このＦＩＦＯメモリ３１Ａの出力データは次の画像デー
タＤ５に変化する。

【００５７】時刻ｔ３４以後の動作は、時刻ｔ３１〜ｔ
３４の期間の動作の繰り返しであり、これにより画像処
理回路２２にはシステムクロックＳＣＬＫの立ち上がり
ごとに、Ｄ０，Ｄ１，Ｄ２，Ｄ３，・・・・のように正しい
順序で画像データが与えられる。なお、図４において二
重の破線で示す部分は、データが不定であることを表し
ている。

【００５８】たとえば、画像処理回路２２が、その内部
でのデータ処理に４クロックを要するものであるとする
と、この画像処理回路２２は、読出許可信号ＭＲＥが立
ち上がる時刻ｔ３１からラッチ回路３５でのデータ保持
動作に要する１クロック分を合わせた５クロック後の時
刻ｔ２１に、書込許可信号ＭＷＥを立ち上がらせ、次の
ラインメモリ３２の各ＦＩＦＯメモリ３２Ａ，３２Ｂ，
３２Ｃを書込可能な状態とする。

【００５９】図５は、画像処理回路２２の次のラインメ
モリ３２に対するデータの書込動作を説明するためのタ
イミングチャートである。説明を簡単にするために、画
像処理回路２２でのデータ処理後のデータを、画像処理
回路２２への入力データＤ０，Ｄ１，Ｄ２，・・・・と同一
の符号で表すものとする。画像処理回路２１は、書込許
可信号ＭＷＥを立ち上がらせた後に、画像データＤ０，
Ｄ１，Ｄ２，・・・・を順に導出する。なお、図５(g) にお
いて二重の破線で示す部分は、データが不定であること
を表す。

【００６０】一方、上述のラインメモリ制御回路４０か
らのクロックＣＫ１，ＣＫ２，ＣＫ３は、ＦＩＦＯメモ
リ３２Ａ，３２Ｂ，３２Ｃの各書込クロックＷＣＫ１
１，ＷＣＫ１２，ＷＣＫ１３としてラインメモリ３２に
与えられている。ただし、クロックＣＫ１，ＣＫ２，Ｃ
Ｋ３と書込クロックＷＣＫ１１，ＷＣＫ１２，ＷＣＫ１
３との対応関係は、書込許可信号ＭＷＥが立ち上がった
後、いずれか最初に立ち上がるクロックが、画像データ
の読出が最初に行われるラインメモリ３２Ｂに与えられ
る関係に選ばれる。本実施例では、図４から判るよう
に、クロックＣＫ１，ＣＫ２，ＣＫ３のうち、書込許可
信号ＭＷＥの立ち下がりの後最初に立ち上がるは、クロ
ックＣＫ２である、したがって、たとえば書込クロック
ＷＣＫ１１，ＷＣＫ１２，ＷＣＫ１３と、クロックＣＫ
１，ＣＫ２，ＣＫ３との関係は次のように選ばれること
になる。

【００６１】ＷＣＫ１１＝ＣＫ１（＝ＲＣＫ１３＝ＲＣＫ３）ＷＣＫ１２＝ＣＫ２（＝ＲＣＫ１１＝ＲＣＫ１）ＷＣＫ１３＝ＣＫ３（＝ＲＣＫ１２＝ＲＣＫ２）時刻ｔ２１に書込許可信号ＭＷＥが立ち上がった後最初
にシステムクロックＳＣＬＫが立ち上がる時刻ｔ２２に
は、ＦＩＦＯメモリ３２Ｂに対応した書込クロックＷＣ
Ｋ１２が立ち上がる。このため、最初の画像データＤ０
は、ＦＩＦＯメモリ３２Ｂに書き込まれることになる。

【００６２】１クロック後の時刻ｔ２３には、今度は書
込クロックＷＣＫ１３が立ち上がり、このため２番目の
画像データＤ１はＦＩＦＯメモリ３２Ｃに書き込まれる
ことになる。さらに１クロック後の時刻ｔ２４には、書
込クロックＷＣＫ１１が立ち上がり、これに応答して３
番目の画像データＤ２がＦＩＦＯメモリ３２Ａにストア
される。

【００６３】時刻ｔ２５からの期間には時刻ｔ２２〜時
刻ｔ２５の期間と同様な動作が行われる。この結果、Ｆ
ＩＦＯメモリ３２Ａには画像データＤ２，Ｄ５，Ｄ８，
・・・・が格納され、ＦＩＦＯメモリ３２Ｂには画像データ
Ｄ０，Ｄ３，Ｄ６，・・・・が格納され、ＦＩＦＯメモリ３
２Ｃには画像データＤ１，Ｄ４，Ｄ７，・・・・が格納され
ることになる。

【００６４】１ライン分に対応したｎ個の画像データが
出力された後の時刻ｔ２６には、画像処理回路２２は、
書込許可信号ＭＷＥをローレベルに反転させる。図１に
示されているように、ＦＩＦＯメモリ３１Ａ，３１Ｂ，
３１Ｃ；３２Ａ，３２Ｂ，３２Ｃに対する書込クロック
ＷＣＫ１，ＷＣＫ２，ＷＣＫ３；ＷＣＫ１１，ＷＣＫ１
２，ＷＣＫ１３と、クロックＣＫ１，ＣＫ２，ＣＫ３と
の関係は、ラインメモリ３１，３２のそれぞれの間で異
なっている。これは、画像処理回路２１でのデータ処理
に要するクロック数と、画像処理回路２２でのデータ処
理に要するクロック数とが相違しているためである。

【００６５】たとえば、画像処理回路２１がその処理に
３クロックを要するものとし、図５のタイミングチャー
トを画像処理回路２１からラインメモリ３１に対するデ
ータの書込動作に当てはめるとすると、図５(a) におい
て破線で示すように、画像処理回路２１は、時刻ｔ２１
から４クロック（３クロック＋前段のラッチ回路での１
クロック）だけ後の時刻ｔ２７に書込許可信号ＭＷＥを
立ち上がらせる。この書込許可信号ＭＷＥの立ち上がり
の後最初に立ち上がるクロックＣＫ１を、最初に画像デ
ータの読出が行われるＦＩＦＯメモリ３１Ｂに与えるこ
とで、最初のデータを当該ＦＩＦＯメモリ３１Ｂに書き
込むことができる。したがって、各ＦＩＦＯメモリ３１
Ａ，３１Ｂ，３１Ｃに対する書込クロックＷＣＫ１，Ｗ
ＣＫ２，ＷＣＫ３と、クロックＣＫ１，ＣＫ２，ＣＫ３
との関係は次のように選べばよい。

【００６６】ＷＣＫ１＝ＣＫ３（＝ＷＣＫ１３＝ＲＣＫ１２＝ＲＣＫ２）ＷＣＫ２＝ＣＫ１（＝ＷＣＫ１１＝ＲＣＫ１３＝ＲＣＫ３）ＷＣＫ３＝ＣＫ２（＝ＷＣＫ１２＝ＲＣＫ１１＝ＲＣＫ１）このようにして、クロックＣＫ１，ＣＫ２，ＣＫ３や出
力許可信号ＥＮ１，ＥＮ２，ＥＮ３が導出される信号ラ
イン６１，６２と、ＦＩＦＯメモリ３１Ａ，３１Ｂ，３
１Ｃ；３２Ａ，３２Ｂ，３２Ｃやバッファ３３Ａ，３３
Ｂ，３３Ｃ；３４Ａ，３４Ｂ，３４Ｃとの接続態様を、
個々のラインメモリ３１，３２ごとに適宜設定すること
により、異なるラインメモリ３１，３２などに対して共
通のラインメモリ制御回路４０からのクロックＣＫ１，
ＣＫ２，ＣＫ３および出力許可信号ＥＮ１，ＥＮ２，Ｅ
Ｎ３を与えて、各ラインメモリ３１，３２の書込および
読出を良好に制御することができる。このことは、さら
に多数のラインメモリが備えられている場合も同様であ
り、任意の数のラインメモリの制御を１個のラインメモ
リ制御回路４０により達成できる。すなわち、各画像処
理回路において、水平同期信号ＨＳＹＮＣに対して所定
のタイミングで画像データの取り込みを行わせ、水平同
期信号ＨＳＹＮＣにより各画像処理回路がリセットされ
る期間には、１ライン分のデータをその前後のラインメ
モリに退避させることができる。

【００６７】以上のように本実施例のメモリ制御装置で
は、書込のタイミングが異なる複数のラインメモリに対
して共通のラインメモリ制御回路４０を用いることがで
き、各ラインメモリごとに個々に制御回路を設ける必要
がない。このため構成が極めて簡素化され、コストを大
幅に低減することができる。しかも、多数のラインメモ
リが用いられる場合であっても、各ラインメモリのＦＩ
ＦＯメモリに書込クロックおよび読出クロックを与える
ためにラインメモリ制御回路４０から導出される６本の
信号ライン６１，６２と、この６本の信号ライン６１，
６２を各ラインメモリを構成するＦＩＦＯメモリに接続
する信号ラインとが必要とされるに過ぎない。すなわ
ち、従来のように個々のラインメモリごとに制御回路が
必要な構成では、各制御回路と各ラインメモリを構成す
るＦＩＦＯメモリとを接続する信号ラインが必要である
ため、多数のラインメモリが必要な場合には信号ライン
が極めて多くなり、基板面積が増大するという問題が生
じていたのに対して、本実施例の構成では、このような
問題が生じない。

【００６８】さらに、個々のラインメモリごとに制御回
路が必要であった従来の構成に比較して、複数のライン
メモリに対する制御装置をＡＳＩＣ（Application Spec
ificIntegrated Circuit）化した場合に、ピン数を格段
に削減できるから、このＡＳＩＣのパッケージを小型化
できる。これによって、画像処理装置の基板面積を一層
少なくすることができる。

【００６９】また、ラインメモリ制御回路４０は、３個
のＦＩＦＯメモリに対して循環的に読出および書込を行
うためのクロックＣＫ１，ＣＫ２，ＣＫ３を生成し、ま
た３個のバッファ３３Ａ，３３Ｂ，３３Ｃ；３４Ａ，３
４Ｂ，３４Ｃに対して循環的に出力を許可するための出
力許可信号ＥＮ１，ＥＮ２，ＥＮ３を生成すればよいか
ら、大きな数を計数することができるカウンタなどを要
することがない。すなわち、シフトレジスタ４２および
フリップフロップ５１，５２，５３などを含む簡単でし
かも安価な回路構成で実現できる。

【００７０】さらに、１ラインのデータ数が多いために
４個以上のＦＩＦＯメモリでラインメモリを構成する必
要があるときには、たとえば４個のＦＩＦＯメモリを循
環的に選択することができる４クロック周期の読出また
は書込のためのクロックを生成させればよく、このよう
な場合でも回路構成が過度に複雑化することがない。し
たがって、１ラインのデータ数の変更に容易に対応する
ことができる。

【００７１】なお、本発明は上記の実施例に限定される
ものではない。たとえば、上記の実施例では、ＦＩＦＯ
メモリ３１Ａ，３１Ｂ，３１Ｃ；３２Ａ，３２Ｂ，３２
Ｃとして、出力を非同期に制御できないものを用いてい
るため、これらの出力の衝突を防ぐためにバッファ３３
Ａ，３３Ｂ，３３Ｃ；３４Ａ，３４Ｂ，３４Ｃを用いて
いるが、出力を非同期に制御できるＦＩＦＯメモリを用
いた場合には、このバッファは省かれてもよい。

【００７２】また、上記の実施例では、ラインメモリ制
御回路４０が出力するクロックＣＫ１，ＣＫ２，ＣＫ３
を書込クロックおよび読出クロックとして共通に用いて
いるが、書込クロックと読出クロックとを各別の構成に
より生成させることとしてもよい。さらに、上記の実施
例では、各ラインメモリ３１，３２に対して共通の読出
許可信号ＭＲＥを用い、複数のラインメモリからのデー
タの読出が共通のタイミングで行われる場合について説
明したが、各ラインメモリごとにタイミングの異なる読
出許可信号を与えてもよい。ただし、この場合でも、個
々のラインメモリごとに、最初にデータの読出が行われ
るＦＩＦＯメモリに対して最初にデータの書込が行われ
るように、書込クロックと読出クロックとの関係を設定
する必要がある。

【００７３】また、上記の実施例では、ディジタル複写
機における画像処理を例にとっているが、本発明はたと
えばファクシミリ装置などの他の画像処理装置おける画
像データ処理装置に適用できるほか、画像データ以外に
も直列に転送されるデータに対する一連の処理を複数の
機能回路で行う必要があり、しかも機能回路間に複数の
ＦＩＦＯメモリで構成される記憶手段が介挿される構成
に対して広く適用することができるものである。その
他、本発明の要旨を変更しない範囲で種々の設計変更を
施すことが可能である。

【００７４】

【発明の効果】以上のように本発明のメモリ制御装置に
よれば、複数のＦＩＦＯメモリに循環的にデータ書込が
行われるような書込クロックを生成し、複数のＦＩＦＯ
メモリの記憶データが循環的に読み出されるような読出
クロックを生成することによって、複数のＦＩＦＯメモ
リを含むラインメモリの制御を良好に行うことができ
る。このように複数のＦＩＦＯメモリを循環的に選択す
るようなクロックは、カウンタなどの複雑な構成の回路
を用いることなく、簡単な回路構成で実現でき、これに
より、コストを大幅に低減することができる。

【００７５】また、複数の機能回路のそれぞれの間にラ
インメモリを介挿する場合に、書込クロックおよび読出
クロックを各ラインメモリに対して共通に用いることが
できるので、このようなクロックを発生させる回路はラ
インメモリの個数に依らずに１個で足りることになる。
これにより、構成が極めて簡素化される。しかも、従来
のように個々のラインメモリごとに制御回路を設けてい
た構成に比較して、上記の書込クロックおよび読出クロ
ックの生成のための構成を複数のラインメモリで共有で
きる本発明の構成では、信号ラインが格段に削減され、
上記複数の機能回路を含む装置が形成される基板の面積
を格段に縮小できるという利点もある。このようにし
て、構成が簡素化されることで、コストの低減にも寄与
することができる。

【図面の簡単な説明】

【図１】本発明の一実施例のメモリ制御装置を適用した
画像データ処理装置の基本構成を示すブロック図であ
る。

【図２】ラインメモリ制御回路の構成例を示すブロック
図である。

【図３】ラインメモリ制御回路の動作を説明するための
タイミングチャートである。

【図４】ラインメモリからの画像データの読出動作を説
明するためのタイミングチャートである。

【図５】ラインメモリに対する画像データの書込動作を
説明するためのタイミングチャートである。

【図６】複数の画像処理回路間にラインメモリを介挿し
て構成されている画像データ処理装置の基本構成を示す
ブロック図である。

【図７】白黒反転処理のための画像処理回路の構成例を
示すブロック図である。

【図８】図６に示された構成の動作を説明するためのタ
イミングチャートである。

【図９】従来のメモリ制御装置の構成を示すブロック図
である。

【図１０】その動作を説明するためのタイミングチャー
トである。

【符号の説明】

２１，２２，２３画像処理回路３１，３２，３３ラインメモリ 31Ａ，31Ｂ，31ＣＦＩＦＯメモリ 32Ａ，32Ｂ，32ＣＦＩＦＯメモリ 33Ａ，33Ｂ，33Ｃバッファ 34Ａ，34Ｂ，34Ｃバッファ３５，３６ラッチ回路４０ラインメモリ制御回路４１シフトレジスタ４２ＮＡＮＤゲート５１，５２，５３フリップフロップ

フロントページの続き (58)調査した分野(Int.Cl.⁶，ＤＢ名) H04N 1/21 G06F 3/09 - 3/12 G06F 12/00

Claims

(57)【特許請求の範囲】

【請求項１】複数のＦＩＦＯメモリで構成されている記
憶手段に対するデータの書込および読出を制御するため
のメモリ制御装置において、データ転送のための基準クロックに基づいて、上記複数
のＦＩＦＯメモリに対してデータを循環的に書き込むた
めの書込クロックを生成する手段と、上記基準クロックに基づいて、上記複数のＦＩＦＯメモ
リの記憶データを循環的に読み出すための読出クロック
を生成する手段とを含み、上記書込クロックによる循環的なデータ書込によって個
々のＦＩＦＯメモリに飛び飛びに書き込まれたデータ
を、上記読出クロックによる循環的なデータ読出によっ
て、入力順に整列した状態で読み出すことを特徴とする
メモリ制御装置。
【請求項２】第１の機能回路と第２の機能回路との間に
介装され、この第１の機能回路と第２の機能回路との間
で転送されるデータを記憶することができる複数のＦＩ
ＦＯメモリで構成されている記憶手段に対する上記デー
タの書込および読出を制御するためのメモリ制御装置に
おいて、データ転送のための基準クロックに基づいて、上記複数
のＦＩＦＯメモリに対してデータを循環的に書き込むた
めの書込クロックを生成する手段と、上記基準クロックに基づいて、上記複数のＦＩＦＯメモ
リの記憶データを循環的に読み出すための読出クロック
を生成する手段と、上記複数のＦＩＦＯメモリに対して、データの書込を許
容するための書込許可信号を共通に与える手段と、上記複数のＦＩＦＯメモリに対して、データの読出を許
容するための読出許可信号を共通に与える手段と、上記読出許可信号に応答して最初にデータの読出が行わ
れるＦＩＦＯメモリに、上記書込許可信号に応答して最
初のデータが書き込まれるように、上記読出クロックと
書込クロックとの関係を制御する手段とを含み、上記書込クロックによる循環的なデータ書込によって個
々のＦＩＦＯメモリに飛び飛びに書き込まれたデータ
を、上記読出クロックによる循環的なデータ読出によっ
て、入力順に整列した状態で読み出すことを特徴とする
メモリ制御装置。