JPH047965A - プリンタコントローラ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、ホストからの画像データを同期をとって印字
部へ送る画像同期回路を備えたプリンタコントローラＩ
こ関する。

（従来の技術） レーザプリンタなどのドツトプリンタでは、フリントコ
ントローラがホストコンピュータなどのホストから文字
コードなどの画像情報を受信し、その情報に従って画像
イメージを展開し、ビットマツプメモリに記憶する。そ
してたとえは１頁分の画像イメージが記憶されると、そ
のデータを印字部に出力して紙への印字を行う。

（発明が解決しようとする課題） レーザプリンタの低価格化に伴い、プリンタコントロー
ラの低価格化が求められる。

プリンタコントローラには、メモリへのドツトイメージ
の描画のためにハードウェア回路が用いられていた。従
来のハードウェア回路には高価な画像制御用ＬＳＩと付
加回路が用いられているものがある。また、ハードウェ
アのロジック回路によりＣＰｔＪを介さずにＤＭＡ転送
で画像との同期をとっているものがある（つまりライン
バッファは備えていない。）。従ってプリンタコントロ
ーラの低価格化のため、ハードウェア回路の簡素化が望
まれる。

そこで、プリントコントローラを制御するＣＰＵが、印
字部への画像データの転送についても制御すると、ハー
ドウェア構成を簡素化できると考えられる。このとき、
最もタイミングの条件がきびしい印字部との画像同期の
部分についてＣＰＵの負荷を小さくしなければ、ＣＰＵ
が他の処理を実行できなくなってしまう。従って、この
点を解決しなければ、ＣＰＵに印字部への画像データの
転送を制御させることはできない。

いま印字速度が毎分６枚、解像度が３００ドツト／イン
チ程度のプリンタを考える。この場合、画像データの同
期クロックＶＣＬＫは、１．５〜２　Ｍ　Ｈｚの周波数
（６６０−５００ｎｓの周期）を持つ。

ＣＰＵがこの速度で画像データを出力することは困難で
ある。そこで、同期回路が必要になる。

いま、ＣＰＵが８ビツトパラレルの画像データをパラレ
ルシリアル変換器に書き込み、シリアルデータとして印
字部に出力することを考えると、ＣＰＵの書き込みタイ
ミングのＷＲＲＥＱＭ％は４〜５．３μｓ周期の信号と
なり、一般的なＣＰＵが十分にデータを転送できる周期
である。しかし、書き込みは、タイミング信号ＷＲＲＥ
Ｑが発生されてからｌ同期クロックＶＣＬＫの間に行わ
ねばならない。このＷＲＲＥＱ信号をソフトウェアで検
出し、同期をとることは困難である。そこで、ソフトウ
ェアを介在させない方式が必要である。

たとえば、ビットマツプメモリ読出専用のロジック回路
を設けることが考えられるが、ＣＰＵとロジック回路の
２回路がビットマ・ンプメモリをアクセスするため、回
路が複雑になる。また、ＣＰＵに設けられているＲＥＡ
ＤＹ信号を使用することも考えられる。この場合、ＷＲ
ＲＥＱ信号はそのままＣＰＵのＲＥＡＤＹ信号として使
い、パラレルシリアル変換器にデータを書く際にＷＲＲ
Ｅ　Ｑ信号が“Ｌ″レベルあるときは、ＣＰＵに待ち状
態が挿入され、印字部との同期がとられる。こうして、
ＣＰＵより印字部に画像データが出力されるが、画像デ
ータ出力中は、１頁の印字中は、ＣＰＵが他の処理を行
うことができない。従って、印字中にホストからの通信
を止めたり、緊急を要するエラー処理が不可能となった
りする。

以上に説明した問題は、印字部への画像データ出力にお
いて１バイト単位で同期をとっているために生じる。そ
こで、本出願人は、ラインバッファを用いてｌライン単
位で同期をとりＣＰＵの負担を小さくすることを提案し
た。

ところで、ＤＲＡＭからなるラインバッファを用いる。

！−１ＤＲＡＭは集積度が高いためプリントコントロー
ラのコンパクト化に有用であると考えられる。しかし、
一般には、ＤＲＡＭはリフレッシュ専用回路を付加しな
ければならない。また、読出しと書き込みがおこなわれ
ていないときにリフレッシュ動作を行なうようにリフレ
ッンユタイミングを発生させねばならない。従って、Ｄ
ＲＡＭからなるラインバッファを用いても、必ずしもプ
リンタコントローラのコンパクト化をもたらさない。

本発明の目的は、ＤＲＡＭからなるラインバッファを用
い、ＣＰＵにより画像同期をとるプリンタコントローラ
を提供することである。

（課題を解決するための手段） 本発明に係るプリンタコントローラは、ホストから画像
情報を受信し、その情報に従って画像イメージをビット
マツプメモリに展開し、そして展開されたデータを印字
部からの同期信号に応じて印字部に出力するプリンタコ
ントローラにおいて、１９１２分の画像データを記憶し
、書き込みと読出しが非同期で行われ、先に書き込まれ
たデータから読出されるＤＲＡＭからなるラインバッフ
ァと、ビットマツプメモリの１ライン分の画像データを
読出して上記のラインバッファに書き込むデータ書込手
段と、第Ｎラインの画像データのラインバッファへの書
き込みを、第Ｎ−１ラインの画像データの読出しを追い
越さず、第Ｎラインの画像データの読出しに追い越され
ないようにデータ書込要求のタイミング信号を印字部か
らの第Ｎ−１ラインの水平同期信号に対応して所定のタ
イミングで発生し、データ書込手段に送るタイミング発
生回路と、ラインバッファに書き込まれたデータを、Ｄ
ＲＡＭのデータ保持時間内に読み出すデータ読出手段を
設けたことを特徴とする。

（作用） 書き込みと読出しを非同期で行い、１９１２分のデータ
を記憶できるラインバッファを設ける。

データ書込手段は、タイミング発生手段からタイミング
信号を受信すると、読出しと非同期にビットマツプメモ
リの１ライン分のデータをラインノく。

ファに書き込む。一方、ラインバッファからのデータ読
出しは、印字部からの水平同期信号に対応して、書き込
みと非同期に行われる。ここで、ラインバッファを構成
するＤＲＡＭについてはりフレッシュ動作を行なわず、
リフレツシユ、動作の規定時間内に読み出して印字部に
出力するようにする。

以下余白 （実施例） 以下、添付の図面を参照して本発明の詳細な説明する。

レーザプリンタなどのドツトプリンタは、第１図に示す
ように、ホストコンピュータなどのホストから受信した
文字コード等の情報をドツトイメージに変換するコント
ローラ（画像発生部）１と、そのドツトイメージを印字
するプリンタエンジン（印字部）２とからなる。本実施
例では、プリンタエンジン２は、レーザー光学系を用い
た電子写真プロセスにより印字を行う。

コントローラｌは、ＣＰＵ３により制御され、ＣＰＵ３
はホストコンピュータから受信した情報を画像イメージ
に展開し、ビットマツプメモリ４に記憶する。印字する
ときは、ＣＰＵ３はあらかじめビットマツプメモリ４に
記憶されている画像データを読み、ラインバッファ５に
書き込む。ラインバッファ５は、ＣＰＵ３が１ライン単
位の同期をとるために用いられるものである。１ノ（イ
ト単位の同期ではないので、ＣＰＵ３は、印字中審；も
他の処理が行える。ラインバッファ５に記憶されｔ；デ
ータは、プリンタエンジン２から送られる同期信号にあ
わせて画像同期部６により読み出され、画像同期部６で
シリアルデータに変換して、プリンタエンジン２のレー
ザの変調用データとしてプリンタエンジン２に出力され
る。この画像データの出力は、プリンタエンジン２内の
感光体を走査するレーザビームの変調用データとして使
用されるため、一定速度で回転するポリゴンミラーと感
光体に同期させる必要がある。このとき同期精度は画像
の精度となる。

第２図は、プリンタの印字部から出力される同期信号と
それに対する画像データのタイミングを示す。第３図は
、第２図のタイミングチャートに示した各同期信号と印
字結果との対応を示す。ここに、ＰＳＹＮＣは、垂直同
期信号（頁同期信号）であり、１頁の印字の開始の前に
垂直方向（用紙送り方向）に用紙２１の外で立下る。Ｌ
ＳＹＮＣは、水平同期信号（ライン同期信号）であり、
ＰＳＹＮＣの立下りの後の７１時間経過後に垂直方向に
用紙の印字エリア２２に達したときに水平方向に用紙２
１の外で立下り、その後、同様にＮＶ個の各ラインの印
字開始の前に立下る。ＶＣＬＫは画像データの同期クロ
ックであり、ＬＳＹＮＣの立下りの後の１４時間後に立
下り、その後、用紙の印字エリアの水平方向の画素数Ｎ
Ｈだけ立下る。

ＶＤＡＴＡ　（ｄｉ、ｄ２・・・ｄＮＨ）は、画像デー
タでであり、ＬＳＹＮＣの立下りに同期して出力される
。時間Ｔ５　（ＬＳＹＮＣ信号周期）と７６（ＶＣＬＫ
信号周期）はそれぞれプリンタにより規定されるマージ
ンに対応する長さである。

第３図に示すように、印字は、副走査方向（用紙送り方
向）に用紙２１に達する前にＰＳＹＮＣ信号が発生され
ることにより開始される。印字は、用紙２１内の斜線で
示す印字エリア２２内で行われる。なお、上下、左右の
余白部分２３の大きさはプリンタにより規定される。各
ラインの始めに用紙２１外で同期信号ＬＳＹＮＣが発生
され、印字エリア２２内では各画素に対応してＶＣＬＫ
信号が発生され、それに対応してデータＶＤＡＴＡが送
られ、印字が行われる。

茶４図は、ラインバッファ５と画像同期部６の回路図で
ある。

ラインバッファ５としては、周辺回路を簡単にするため
にファーストインファーストアウトメモリ　（以下ＦＩ
ＦＯメそりという）４１を用いる。

ＦＩＦＯメモリ４１は、読出側と書込側が非同期で動作
し、先に書き込まれたデータがら読出される。ここに使
用するＦＩＦＯメモリ４１は、アドレス信号は内部で発
生し、アドレスを０にした後は書込み動作、読み出し動
作が１回行われる度にアドレスが１ずつインクリメント
される。このためＦＩＦＯメモリ４１をアクセスする際
にアドレス信号を発生する必要はない。また、読み出し
側と書き込み側が独立しているため、ＣＰＵ３はビット
マツプメモリ４の１ライン分の画像データを読み出しと
無関係に書き込めばよい。読み出し側は、プリンタエン
ジン２からの同期信号ＬＳＹＮＣに合わせて画像データ
をＦＩＦＯメモリ４１がら読み出し、プリンタエンジン
２より送られる同期信号ＶＣＬＫに同期してシリアルに
変換しｔ；ビデオデータＶＤＡＴＡを出力すれば良い。

画像同期部６は、ＦＩＦＯメモリ４１より読出された画
像データ（８ビツトパラレル）をシリアルビデオクロッ
クＶＣＬＫに同期してシリアルビデオ信号ＶＤＡＴＡに
変換するシフトレジスタ４２と、シリアルビデオクロッ
クＶＣＬＫを８分周してＦＩＦＯメモリ４１の読出信号
ＲＤ−を発生するリードタイミング発生回路４３と、水
平同期信号ＬＳＹＮＣに基いてＦＩＦＯメモリ４Ｉへの
書き込みのタイミング信号ＷＲＲＥＱを発生するＦｒＦ
Ｏ制御タイミング発生回路４４とから構成される。

第５図は、リードタイミング発生回路４３の回路図であ
り、リードタイミング発生回路４３は、３ビツトのカウ
ンタ６１とＡＮＤゲート６２とから構成される。カウン
タ６１はＶＣＬＫを計数し、３桁の２進信号Ｑ２．Ｑ１
．ＱＯを出力する。また、カウンタ６１は、各ラインの
初めにＬＳＹＮＣ信号でリセットされる。次にＶＣＬＫ
信号が入力されると、カウンタ６１はＩづつインクリメ
ントされる。ＡＮＤゲート６２は、２進出力信号司２、
Ｑｌ、ＱＯとの積を求め、ＲＤを出力する。

即ち計数値が“ｌ”のときのみＲＤ−“ｏ″を出方する
。これにより、８ビツト（１バイト）ごとにリードタイ
ミング信号ＲＤが発生される。

ＦＩＦＯ制御タイミング発生回路４４は、カウンタを備
え、水平同期信号ＬＳＹＮＣを受信すると、後に説明す
るように所定の数のＶＣＬＫ信号を計数してＷＲＲＥＱ
信号をＣＰＵ３に出方する遅延回路であり、ＦＩＦＯメ
モリ４Ｉの書き込みタイミング信号ＷＲＲＥ　ＱをＣＰ
Ｕ３に出力する。

なお、簡易な方法として、ワンショットマルチバイブレ
ータをＬＳＹＮＣ信号でトリガーしてもよい。

ここで、第６図はＦＩＦＯメモリ４１への書き込みと読
み出しのタイミングを示し、第７図と第８ｒｇＪは、そ
れぞれＦＩＦＯメモリ４１への書き込みと読み出しのタ
イミングをさらに詳細に示す。

ＦＩＦＯメモリ４】への１ライン分のデータの書込の開
始の後に、その１ライン分のデータの読出が開始される
。

ＦＩＦＯメモリ４１の書込み側では、ＣＰＵ３がＷＲＲ
ＥＱ信号がアクティブになっていることを検出すると、
ＦＩＦＯメモリ４１の書込みアドレスをＯにし、１９４
２分の画像データをＦＩＦＯメモリ４１に書込む（第７
図参照）。

なお、ＷＲ，ＷＲＣＬＲ信号としては、それぞれＦＩＦ
○メモリ４１の書込みのためのアドレス、ＦＩＦＯメモ
リ４１の書込みアドレスをクリアするためのアドレスを
ＣＰＵ３のメモリ空間に割当てておき、ＣＰＵ３のＷＲ
傷信号それぞれのアドレスとを検出した時にアクティブ
となる信号の論理積をどった信号を用いればよい。ＣＰ
Ｕ３は、まず書込みアドレスをクリアした後、１９４２
分のデータを順次書込むが、書込みアドレスはＷＲ傷信
号立上がりでインクリメントされる。

読み出し側は、ＬＳＹＮＣ，ＶＣＬＫに同期してＦＩＦ
Ｏメモリ４１より画像データを読み出す（第８図参照）
。ＬＳＹＮＣ信号が入力されると、初期化のためＦＩＦ
Ｏメモリ４１の読み出し側のアドレスが０となり、また
ＲＤＩ号を発生させるための３ビツトカウンタ６１もク
リアされ、さらに、シフトレジスタ４２もクリアされる
。そして、１バイト目（アドレス０）の画像データがシ
フトレジスタ４２にロードされる。

カウンタ６１は以後ＶＣＬＫ信号の立ち下がりでインク
リメントされ、計数値が１のときＲＤ倍信号アクティブ
となる。この信号はＦＩＦＯメモリ４■を読み出すため
のタロツクとして、またシフトレジスタ４２にＦＩＦＯ
メモリ４１から読み出されたデータを８ビツトごとにロ
ードするために使われる。

シフトレジスタ４２ではＦＩＦＯメモリ４１から読み出
した８ビツトパラレルデータをシリアルビデオ信号に変
換しプリンタエンジン２に出力する。すなわち、このシ
フトレジスタ４２は、ＬＳＹＮＣが入力されるとクリア
（白データ）され、ＲＤ倍信号Ｌレベルのときは、ＶＣ
ＬＫの立上がりでＦＩＦＯメモリ４１からのデータをロ
ードし、ＲＤ倍信号ＨレベルのときはＶＣＬＫの立上が
りでデータを１ビツトずつシフトする。

このようにラインバッファ５を用いライン単位の同期と
することにより、ＣＰＵ３はプリンタエンジン２との同
期をとることが容易となり、ＣＰＵ３の負荷を減らすこ
とが出来る。例えば８ＭＨ２の動作クロックで動作する
ＣＰＵ１８０８６では、最も高速なデータ転送命令ＭＯ
ＶＳＢを使うとｎバイトのデータ転送時間は９＋（１７
Ｘｎ）タロツクであり、解像度を３００ｄｐｉ、主走査
方向の長さを８．５インチとすると１ライン（＝３１９
バイト）のデータ転送時間は、９＋（１７Ｘ３１９）−
２２４２クロツクなので２８０μｓとなる。これは１バ
イト単位で同期をとった場合の１．３〜１．７ｍｓに比
べ非常に小さな値となっている。従って、ＬＳＹＮＣの
周期が２−２．５ｍｓ程度であることを考えると画像デ
ータの転送に要する時間は１０％程度であり、ＣＰＵ３
は他の処理も充分出来ることになる。

しかもラインバッファ５へ書き込むタイミングは、一定
である必要はなく、読み出される前に書くという条件さ
え満たせばよい。つまり第Ｎラインの書き込みが、第Ｎ
ラインの読み出しに追い越されなければよい。

この様に１ライン分のＦＩＦＯメモリ４１を用いること
により、バイト単位で同期させるための無駄を省略でき
る上に、柔軟な書き込みが可能となる。

次に書き込み開始タイミングの決定について説明する。

第６図のタイミングチャートでは、理解が容易な様に、
第Ｎラインの読み出し開始の一定時間後に第Ｎ＋１ライ
ンの書き込みを開始しているが、必らずしも一定時間を
待つ必要はなく、＊Ｎラインの第ｍバイトの読み出しが
終了すれば、第ｎ＋１ラインの第ｍバイトのデータを書
いてもよい。つまり第Ｎラインの読み出しを、第Ｎ−１
−１ラインの書き込みが追い越さなければよい。

１９４２分のデータを書き込むのに要する時間ｔｗは、
ｌラインの印字期間よりも短い場合も長い場合もありえ
る。

先に述べた条件を合わせると、第Ｎラインの書き込みの
条件は、■第Ｎ−１ラインの読み出しを追い越さないこ
とと、■第Ｎラインの読み出しに追い越されないことで
ある。

以上の条件を満たす極端な例を第９図に示す。

この場合、第Ｎラインの読み出し中に第Ｎ＋１ラインの
書き込みを開始したが他の割り込み処理（ハツチング部
分参照）により２度中断している。しかし、先に述べた
「読み出し処理に追い越されない」という条件も満ｔ；
シている場合である。

書き込みタイミングにおいて、最も読み出しに対して余
裕のあるタイミングは、第Ｎラインの第ｍバイトの読み
出し終了を検出し、第Ｎ＋１ラインのｔＪｍバイトの書
き込みを行なうことである。

しかし、この方法は結局バイト単位の同期を行っている
にすぎず、非常に無駄な時間を消費するとともに第ｍバ
イトを読んでいることを検出する必要がある。この無駄
な時間は他の処理に回すことができる時間であり処理効
率が悪い。

そこで本発明では以下の方法を用いる。

まずｌライ２分の画像データを最小時間で書く時の所要
時間Ｔを求める。各ラインの読み出しが終了するタイミ
ングｔＮｅｎｄを求める。以上の２つから第Ｎ＋１ライ
ンの書き込み開始タイミングを以下の様に設定する。す
なわち、第Ｎ＋１ラインの書き込み開始タイミング時刻
ｔＮ　＋　１　ｓｔ　ｒ　ｔは第Ｎラインの読み出し終
了タイミングｔＮｅｎｄよりもＴだけ前の時刻にする（
　ｔＮ＋　１ｓ　ｔ　ｒ　ｔ　＋　Ｔ　）　ｔＮｅｎｄ
　）。

この設定により条件■は必ず満足し、条件■に対しても
充分余裕があり、しかもＣＰＵ３は、時刻ｔＮ、５ｔｒ
ｔを検出した後は最も効率のよい方法で連続してデータ
をＦＩＦＯメモリ４１に書き込むことが可能となり、他
の処理に費す時間が充分とれる。

ＦＩＦＯタイミング発生回路４４は、このように決定さ
れたタイミングを、印字部からの読み出しの同期信号Ｌ
ＳＹＮＣからクロックＶＣＬＫを所定の回数だけ計数し
て、発生する。

なお、第９図や後述の第１３図のデータ書き込みのよう
に書き込みの中断などを行なう場合は、条件■を満たす
ように考慮する。

次にラインバッファ５にＤＲＡＭからなるＦＩＦＯメモ
リを用いる実施例を説明する。

ＤＲＡＭは集積度が高く、コンパクトなシステムに向い
ている。従って、プリンタコントローラのハードウェア
構成の簡素化にとって好ましい。

しかし、一般には以下の理由により回路が複雑となり、
ある程度の記憶容量を必要とする部分でなければ、ＳＲ
ＡＭの方がよりコンパクトなシステムとなる。そこで、
ＤＲＡＭを用いる場合は回路のコンパクト化を考慮しな
ければ、プリントコントローラには使用できない。

ＤＲＡＭは、記憶する単位の１つ１つがコンデンサを持
ち、コンデンサに蓄えられた電荷の有無により情報を記
憶する。この電尚は、時間がたつにつれてリークするた
め、規定の時間以内に電荷を再充電する必要がある。こ
れをりフレッシュ動作という。一般的にこの規定時間は
、２５６にビットＤＲＡＭで４ｍｓ、ＩＭビットＤＲＡ
Ｍで８ｍｓ程度となっている。また特殊な例では、１ｆ
ｆｌｓシか保証されない場合もある。

このリフレッシュ動作についてはいろいろな方法がある
が、回路のパフォーマンスを落とさないためにはリフレ
ッシュ専用の回路を付加することが考えられる。しかし
本発明の様な読み出し側と書込み側が非同期で動作して
いるラインバッファ回路では、読み出しも書込みも行な
われていないタイミングを検出し、その間にリフレッシ
ュ動作を行なう必要があり、そのタイミングを検出する
ためには複雑な回路が必要となる欠点がある。

ところで本発明の様に記憶されるデータが一時的に必要
なだけの場合、す７レツシユ動作そのものを省略するこ
とが出来る。つまりラインバッファ５に書込んだデータ
を、規定時間内に、プリンタエンジン２に出力すれば良
い。

すなわち、リフレッシュ動作を不必要とするため、書込
み側は書込制御タイミングを検出すると、ｌライン分の
データを出来るだけ速く連続してうインバッファ５に書
く。読み出し側は、プリンタエンジン２から送られる同
期信号に合せラインバッファ５を読み出す。この時に、
画像データを書込んでから、そのデータを読み出すまで
の時間がつねにＤＲＡＭのデータ保持時間内であるよう
に、書込みと読出しのタイミングを制御する。

ところでＤＲＡＭのりフレッシュをまったく行なわない
場合、ＤＲＡＭを構成するコンデンサに蓄えられた電荷
はすべて放電することになる。ここで放電した時の各ビ
ットの出力を、画像では“白−データ″になるように極
性を決定すると、全くリフレッシュしない時、印字結果
は黒く印字されるべき所が白くなることはあっても、そ
の逆は無い。従って、複数ラインにわたって自データが
つづく時は、１度ラインバッファ５に白データを書けば
、次に黒データが現れるまではす７レツシユを行なうこ
とも、各ラインで白データを書込むことも必要が無い。

この間には、プリントコントローラのＣＰＵ３はライン
数をカウントし、管理する必要はあるが、画像データを
ラインバッファ５に書込む必要はないため、他の処理を
行なうことが出来る。例えば、第１１図に示す例では、
印字は用紙上の斜線部分にのみ行なわれる。従ってＡ。

Ｂ、Ｃ，Ｄで示す部分の各ラインでは、白データのみを
含むので、リフレッシュを行なわなくてもよい。特に各
ページの最後の黒データのあるラインのデータを出力し
た後は（第１１図ではＤの部分では）、ラインバッファ
５に関しては制御する必要が無く、例えば次のページの
データの編集を開始することができる。

実際のＤＲＡＭではりフレッシュしないときの出力は、
全てのビットが同じものもあれば第１表の様に、アドレ
ス信号によって決定されるものもある。

以下余白 第１表 データの極性 第１表に示したＤＲＡＭは、リフレッシュしないときに
は（ＤＲＡＭのデータはすべて“ｏ″となる）、アドレ
ス信号ＡＯ−Ａ７のうち、Ａ７とＡＯの信号の極性が同
じであれば”ｏ″を出力し、Ａ７とＡＯの信号の極性が
異なるときは、１″を出力する。

第１表に示されるＤＲＡＭの場合には、第１０図のよう
な回路を設けることにより、リフレッシュしない時の出
力の極性をそろえることができる。

第１Ｏ図の回路ではＤＲＡＭとしてＦＩＦＯメモリ８０
を用い、ＦＩＦＯメモリ８ｏの入力端子とデータ入力Ｄ
ＩＮとの間に３−ステートのバッファ８１とインバータ
８２を並列に接続し、同様にＦＩＦＯメモリ８０の出力
端子とデータ出力ＤＯＴＪＴの間に３−ステートのバッ
ファ８３とインバータ８４を並列に接続する。一方ＣＰ
Ｕ３からのアドレス信号Ａ７、ＡＯがＥＸＯＲゲート８
５に入力され、その出力が３−ステートバッファ８１゜
８３のＥＮ端子に反転入力され、まＩ；インバータ８６
を介して３−ステートインバータ８２．８４のＥＮ端子
に反転入力される。

リフレッシュしているときは、第１表に示すように、入
力データはそのまま出力される。

すなわち、アドレス信号Ａ７、ＡＯの信号の極性が一致
しないとき、ＥＸＯＲゲート８５の出力はＨ１″である
ので、３−ステートインバータ８２のＥＮ端子に”１″
が入力され、３−ステートバッファ８１のＥＮ端子には
Ｏｎが入力されるため、データ入力ＤＩＮに入力された
データは３−ステートインバータ８２で反転され、ＰＩ
Ｆ０８０メモリに入力される。従ってＦＩＦＯメモリ８
０には反転されたデータが記憶され、出力時には３−ス
テートインバータ８４で再び反転され、もとの形に戻さ
れ、データ出力ＤＯＵＴに出力される。

一方、アドレスＡ７、ＡＤの信号の極性が一致するとき
、ＥＸＯＲゲート８５の出力はｎｏ＃であるので、３−
ステートインバータ８２．８４は動作せず、データ入力
ＤＩＮに入力されたデータは３−ステートバッファ８１
を経てそのままＦｌＦＯメモリに入力され、３−ステー
トバッファ８３を経てそのままデータ出力ＤＯＵＴに出
力される。

また、データをリフレッシュしない時（ラインバッファ
８０のデータはすべてＯ″となる）、ＦＩＦＯメモリ８
０はＡ７とＡＯの信号の極性が一致しないアドレスでは
、′ビを出力するが、３−ステートインバータ８４で反
転されデータ出力ＤＯＵＴには、°′０”を出力し、Ａ
７とＡＯの信号の極性が一致するアドレスでは、”０”
を出力し、３−ステートバッファ８３を経てそのままパ
ＯＨがデータ出力ＤＯＵＴに出力されるため、リフレッ
シュが行われない時には全てのアドレスにおいてデータ
出力ＤＯＵＴには＃０″が出力される。

次に、ＤＲＡＭからなるＦＩＦ○メモリ８０の場合につ
いて書込み開始タイミングの決定の仕方を以下に述べる
。この場合、上記の条件■、■の他に、リフレッシュの
規定時間ｔｏも考慮しなければならない。書き込みはで
きるだけ連続して行なうものとする。

（１）　ｌライン分の画像データの書込みに要する時間
【Ｗが、１２４２分のデータの読み出しに要する時間ｔ
Ｒよりも短い場合（第１２図参照）。

各ラインの一番最後のデータが読み出される時刻よりも
ＤＲＡＭのデータ保持時間ｔ０だけ前の時刻以後に各ラ
インのデータ書込みが終了すれば、リフレッシュ動作は
不用となる。従って、各ラインの一番Ｒ後のデータが書
き込まれる時刻からそのデータが読み出される時刻まで
の時間り、を、ｔ。

く【。となるように設定する。そして、書込開始時刻は
、この書込終了時刻よりｌライン分のデータを書込むの
に要する時間ｔＷだけ前とすれば良い。

また書き込みに要する時間Ｔ−１か過ぎる場合、この条
件を満たす書込開始時刻が各ラインでの読出開始時刻以
後になり、条件■に反する場合がある（ｔＲ）ｔｗ＋ｔ
、）。この場合は各ラインでの書込処理を複数に分割し
、それぞれの処理で先に述べた条件■、■を満たすよう
に、それぞれの書込開始時刻を決定すれば良い。たとえ
ば、第１３図に示すように、ｌライン分の画像データの
書込みに要する時間【Ｗを２つの区間ｔＷｌ　”Ｗ２　
ＧＷｌ十Ｌｗ２−ｔｗ　）に分割し、それぞれに対応し
て遅延回路を設けて書込要求タイミング信号ＷＲＲＥＱ
Ｉ。

ＷＲＲＥＱ２を発生させる。ＣＰＵ３は、この２つのタ
イミング信号に対応して、書込処理を２つの区間で行う
。

（２）　ｌラインの画像データの書込みに要する時間ｔ
、が、ｌラインのデータの読み出しに要する時間し、よ
りも長い場合（第１４図参照）。

各ラインの読出開始時刻よりも、ＤＲＡＭのデータ保持
時間ｔ０より短い時間し、たけ前を各ラインのデータ書
込開始時刻とする。

（発明の効果） 従来、ハードウェアのロジック回路あるいは、専用ＬＳ
Ｉが必要となっていたプリンタの印字部との画像の同期
について、ラインバッファを用いてラインごとの同期を
とって、ＣＰＵの制御によりデータの転送が可能となっ
た。また、ＤＲＡＭからなるラインバッファを用いリフ
レッシュ動作を行なわずに使用するので、ラインバッフ
ァをコンパクトに構成できる。このため回路がシンプル
になり、信頼性の向上とコストダウンが突環できる。

【図面の簡単な説明】

第２図は、プリンタの構成を示すブロック図である。 第２図は、各種同期信号のタイミングチャートである。 第３図は、同期信号と印字用紙との関係を示す図である
。 第４図は、ラインバッファと画像同期部の回路図である
。 第５図は、リードタイミング発生回路の回路図である。 第６図は、ＦＩＦＯメモリへの書き込みと読み出しのタ
イミングチャートである。 第７図と第８ｒ！！Ｊは、それぞれ、ＦＩＦＯメモリへ
の書き込みと読み出しのタイミングチャートである。 第９図は、書込みと読出しの関係を説明するためのタイ
ミングチャートである。 第ｉ０図は、ＤＲＡＭ極性揃え回路の図である。 第１１図は、印字の一例の図である。 第１２図、第１３図、第１４因は、いずれも、ラインバ
ッファへの書込みと読出しのタイミングチャートである
。 ｌ・・・コントローラ、　　　２・・・プリンタエンジ
ン、３・・・ＣＰＵ、　　　５・・・ラインバッファ（
Ｄ　ＲＡＭ）、６・・・画像同期部。 特許出願人　ミノルタカメラ株式会社 代理人　弁理士　前出　葆　ほか２名

Claims (1)

【特許請求の範囲】
1. （１）ホストから画像情報を受信し、その情報に従って
   画像イメージをビットマップメモリに展開し、そして展
   開されたデータを印字部に出力するプリンタコントロー
   ラにおいて、 １ライン分の画像データをＤＲＡＭに記憶し、書き込み
   と読出しが非同期で行われ、先に書き込まれたデータか
   ら読出されるラインバッファと、ビットマップメモリか
   ら１ライン分の画像データを読出してラインバッファに
   書き込むデータ書込手段と、 第Ｎ−１ラインの画像データの読出しを追い越さず、第
   Ｎラインの画像データの読出しに追い越されないように
   第Ｎラインの画像データのラインバッファへの書き込み
   を行うためのデータ書込要求のタイミング信号を印字部
   からの第Ｎ−１ラインの水平同期信号に対応して所定の
   タイミングで発生し、データ書込手段に送るタイミング
   発生回路と、 印字部から各ラインの印字に先立って出力される水平同
   期信号に応じてラインバッファに書き込まれたデータを
   ＤＲＡＭのデータ保持時間内に読み出すデータ読出手段
   を備えたことを特徴とするプリンタコントローラ。