JPH0997307A - イメージデータの書込制御機構 - Google Patents
イメージデータの書込制御機構Info
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- JPH0997307A JPH0997307A JP7253326A JP25332695A JPH0997307A JP H0997307 A JPH0997307 A JP H0997307A JP 7253326 A JP7253326 A JP 7253326A JP 25332695 A JP25332695 A JP 25332695A JP H0997307 A JPH0997307 A JP H0997307A
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Abstract
(57)【要約】
【課題】 イメージメモリにおける動作を、センサクロ
ックから独立させて高速化する。 【解決手段】 帳票２の反射光が、レンズ３２を介して
受像素子３３に与えられる。受像素子３３はセンサクロ
ックＣ１に同期した光電変換を行なって帳票２に対応す
るアナログセンサデータＳＡを順次出力し、Ａ／Ｄ変換
部３４がそれをデジタルセンサデータＳＤに変換してセ
ンサ制御部３５に転送する。センサ制御部３５には、入
出力が非同期の先入れ先出型のラインメモリが設けられ
ている。データＳＤは、受像素子３３の性能に適合させ
て与えられたクロックＣ１に同期してそのラインメモリ
に順に書込まれる。ラインメモリに書込まれたデータＳ
Ｄは、クロックＣ１とは独立したイメージメモリ３６に
依存するイメージメモリクロックＣ２に同期して読出さ
れて、イメージメモリ３６に書込まれる。
ックから独立させて高速化する。 【解決手段】 帳票２の反射光が、レンズ３２を介して
受像素子３３に与えられる。受像素子３３はセンサクロ
ックＣ１に同期した光電変換を行なって帳票２に対応す
るアナログセンサデータＳＡを順次出力し、Ａ／Ｄ変換
部３４がそれをデジタルセンサデータＳＤに変換してセ
ンサ制御部３５に転送する。センサ制御部３５には、入
出力が非同期の先入れ先出型のラインメモリが設けられ
ている。データＳＤは、受像素子３３の性能に適合させ
て与えられたクロックＣ１に同期してそのラインメモリ
に順に書込まれる。ラインメモリに書込まれたデータＳ
Ｄは、クロックＣ１とは独立したイメージメモリ３６に
依存するイメージメモリクロックＣ２に同期して読出さ
れて、イメージメモリ３６に書込まれる。
Description
【０００１】
【発明の属する技術分野】本発明は、光学式文字読取装
置（以下、ＯＣＲ）における書込み制御回路に関するも
のである。
置（以下、ＯＣＲ）における書込み制御回路に関するも
のである。
【０００２】
【従来の技術】図２は、従来のＯＣＲの基本構成を示す
ブロック図である。このＯＣＲは、上位装置１からの指
示に基づき、帳票２に記載された事項の文字認識を行う
ものであり、光源３と、集光用レンズ４と、例えばＣＣ
Ｄセンサ等のラインセンサで構成された受像素子５と
を、備えている。光源３が帳票２に投光し、帳票２の反
射光がレンズ４を介して受像素子５に与えられる構成で
ある。受像素子５は光電変換を行うものであり、帳票２
のイメージに対応するアナログセンサデータＳＡを順に
出力するようになっている。受像素子５の出力側は、ア
ナログデータＳＡをデジタルセンサデータＳＤに変換す
るアナログ／ディジタル変換部（以下、Ａ／Ｄ変換部と
いう）６を介して、イメージメモリ７に接続されてい
る。イメージメモリ７の出力側に前処理部８が接続さ
れ、その前処理部８の出力側が文字認識部９に接続され
ている。文字認識部９の出力する文字認識結果が、主制
御部１０に与えられ、主制御部１０が文字認識結果を上
位装置１に与える構成になっている。主制御部１０は上
位装置１の命令に応じて機構制御部１１に指示を与え、
機構制御部１１が駆動系１２を制御し、駆動系１２が帳
票２を搬送する構成である。また、機構制御部１１は、
イメージメモリ７の動作も制御するようになっている。
ブロック図である。このＯＣＲは、上位装置１からの指
示に基づき、帳票２に記載された事項の文字認識を行う
ものであり、光源３と、集光用レンズ４と、例えばＣＣ
Ｄセンサ等のラインセンサで構成された受像素子５と
を、備えている。光源３が帳票２に投光し、帳票２の反
射光がレンズ４を介して受像素子５に与えられる構成で
ある。受像素子５は光電変換を行うものであり、帳票２
のイメージに対応するアナログセンサデータＳＡを順に
出力するようになっている。受像素子５の出力側は、ア
ナログデータＳＡをデジタルセンサデータＳＤに変換す
るアナログ／ディジタル変換部（以下、Ａ／Ｄ変換部と
いう）６を介して、イメージメモリ７に接続されてい
る。イメージメモリ７の出力側に前処理部８が接続さ
れ、その前処理部８の出力側が文字認識部９に接続され
ている。文字認識部９の出力する文字認識結果が、主制
御部１０に与えられ、主制御部１０が文字認識結果を上
位装置１に与える構成になっている。主制御部１０は上
位装置１の命令に応じて機構制御部１１に指示を与え、
機構制御部１１が駆動系１２を制御し、駆動系１２が帳
票２を搬送する構成である。また、機構制御部１１は、
イメージメモリ７の動作も制御するようになっている。
【０００３】図３は、図２中のイメージメモリの内部を
示す構成ブロック図である。イメージメモリ７は、帳票
２全体に対応するセンサデータＳＤを、イメージデータ
Ｉm として格納するイメージメモリ回路２０と、Ａ／Ｄ
変換部６からのセンサデータＳＤをセンサクロックＣ１
に同期してラッチするラッチ回路（ラッチ）２１とを備
えている。ラッチ回路２１の出力側が、イメージメモリ
回路２０に接続されている。また、イメージメモリ７に
は、イメージメモリ回路２０にセンサデータＳＤを書込
む際のアドレスを設定するライトＸアドレスカウンタ
（ライトＸアドレス）２２及びライトＹアドレスカウン
タ（ライトＹアドレス）２３と、データＩm を読出す際
のアドレスを設定するリードＸアドレスカウンタ（リー
ドＸアドレス）２４及びリードＹアドレスカウンタ（リ
ードＹアドレス）２５とが、設けられている。
示す構成ブロック図である。イメージメモリ７は、帳票
２全体に対応するセンサデータＳＤを、イメージデータ
Ｉm として格納するイメージメモリ回路２０と、Ａ／Ｄ
変換部６からのセンサデータＳＤをセンサクロックＣ１
に同期してラッチするラッチ回路（ラッチ）２１とを備
えている。ラッチ回路２１の出力側が、イメージメモリ
回路２０に接続されている。また、イメージメモリ７に
は、イメージメモリ回路２０にセンサデータＳＤを書込
む際のアドレスを設定するライトＸアドレスカウンタ
（ライトＸアドレス）２２及びライトＹアドレスカウン
タ（ライトＹアドレス）２３と、データＩm を読出す際
のアドレスを設定するリードＸアドレスカウンタ（リー
ドＸアドレス）２４及びリードＹアドレスカウンタ（リ
ードＹアドレス）２５とが、設けられている。
【０００４】各カウンタ２２〜２５は、入力された該セ
ンサクロックＣ１に同期してカウント動作をそれぞれ行
うようになっている。ライトＸアドレスカウンタ２２及
びライトＹアドレスカウンタ２３の出力側は、セレクタ
２６とセンサ制御回路２７に接続されている。リードＸ
アドレスカウンタ２４及びリードＹアドレスカウンタ２
５には、機構制御部１１を介してＸアドレスＡｘ及びＹ
アドレスＡｙが与えられる構成であり、これらのカウン
タ２４，２５の出力側は、読出し制御回路２８とセレク
タ２６に接続されている。セレクタ２６は、書込み用ア
ドレスと読出し用アドレスを切り替えて、イメージメモ
リ回路２０に与えるものであり、該セレクタ２６には、
書込みと読出しの切り替え信号Ｗ／Ｒが入力される構成
になっている。センサ制御回路２７は、センサデータＳ
Ｄの転送開始を指示するシフトゲート信号ＳＧを受像素
子５に送出すると共に、ライトＸアドレスカウンタ２２
をクリアするクリア信号ＣＬＲ1 を供給する機能を有し
ている。
ンサクロックＣ１に同期してカウント動作をそれぞれ行
うようになっている。ライトＸアドレスカウンタ２２及
びライトＹアドレスカウンタ２３の出力側は、セレクタ
２６とセンサ制御回路２７に接続されている。リードＸ
アドレスカウンタ２４及びリードＹアドレスカウンタ２
５には、機構制御部１１を介してＸアドレスＡｘ及びＹ
アドレスＡｙが与えられる構成であり、これらのカウン
タ２４，２５の出力側は、読出し制御回路２８とセレク
タ２６に接続されている。セレクタ２６は、書込み用ア
ドレスと読出し用アドレスを切り替えて、イメージメモ
リ回路２０に与えるものであり、該セレクタ２６には、
書込みと読出しの切り替え信号Ｗ／Ｒが入力される構成
になっている。センサ制御回路２７は、センサデータＳ
Ｄの転送開始を指示するシフトゲート信号ＳＧを受像素
子５に送出すると共に、ライトＸアドレスカウンタ２２
をクリアするクリア信号ＣＬＲ1 を供給する機能を有し
ている。
【０００５】次に、図２の基本動作を説明する。ＯＣＲ
は上位装置１からの読取り指示に基づき、機構制御部１
１によって駆動系１２を制御し、これにより、帳票２が
搬送路を搬送される。帳票２が光源３の下を通過すると
き、光源３からの光が帳票２の表面で反射し、帳票２の
イメージがレンズ４を介して受像素子５に集められる。
受像素子５により、帳票のイメージがアナログセンサデ
ータＳＡに変換される。アナログセンサデータＳＡは、
Ａ／Ｄ変換部６でデジタルセンサデータＳＤに変換され
る。それがシフトゲート信号ＳＧの指示するタイミング
でイメージメモリ７に転送される。
は上位装置１からの読取り指示に基づき、機構制御部１
１によって駆動系１２を制御し、これにより、帳票２が
搬送路を搬送される。帳票２が光源３の下を通過すると
き、光源３からの光が帳票２の表面で反射し、帳票２の
イメージがレンズ４を介して受像素子５に集められる。
受像素子５により、帳票のイメージがアナログセンサデ
ータＳＡに変換される。アナログセンサデータＳＡは、
Ａ／Ｄ変換部６でデジタルセンサデータＳＤに変換され
る。それがシフトゲート信号ＳＧの指示するタイミング
でイメージメモリ７に転送される。
【０００６】図４は、図２によるセンサデータの転送タ
イミングを説明するタイムチャートである。シフトゲー
ト信号ＳＧは、Ａ／Ｄ変換部６及び受像素子５に対し
て、受像素子５の１ライン分のデータの転送の開始を指
示する信号であり、この信号ＳＧをトリガとして、Ａ／
Ｄ変換部６を介して、受像素子５に入力するセンサクロ
ックＣ１に同期して１ライン分のセンサデータＳＤが、
イメージメモリ７に順に転送される。転送されたセンサ
データＳＤは、センサクロックＣ１に同期してラッチ回
路２１にラッチされる。シフトゲート信号ＳＧは、イメ
ージメモリ７中のセンサ制御回路２７にて生成されてい
る。センサ制御回路２７は、センサデータＳＤが有効に
なるタイミングに、クリア信号ＣＬＲ1 を出力する。こ
れにより、ライトＸアドレスカウンタ２２がクリアされ
て０になる。
イミングを説明するタイムチャートである。シフトゲー
ト信号ＳＧは、Ａ／Ｄ変換部６及び受像素子５に対し
て、受像素子５の１ライン分のデータの転送の開始を指
示する信号であり、この信号ＳＧをトリガとして、Ａ／
Ｄ変換部６を介して、受像素子５に入力するセンサクロ
ックＣ１に同期して１ライン分のセンサデータＳＤが、
イメージメモリ７に順に転送される。転送されたセンサ
データＳＤは、センサクロックＣ１に同期してラッチ回
路２１にラッチされる。シフトゲート信号ＳＧは、イメ
ージメモリ７中のセンサ制御回路２７にて生成されてい
る。センサ制御回路２７は、センサデータＳＤが有効に
なるタイミングに、クリア信号ＣＬＲ1 を出力する。こ
れにより、ライトＸアドレスカウンタ２２がクリアされ
て０になる。
【０００７】ライトＸアドレスカウンタ２２が０になっ
てから、イメージメモリ回路２０に対するイメージデー
タＩm の書込みが開始される。イメージメモリ回路２０
に書込まれるイメージデータＩm は、ラッチ回路２１の
ラッチしたセンサデータＳＤであり、その書込みアドレ
スは、カウンタ２２，２３のカウント値に対応する。ラ
イトＸアドレスカウンタ２２は、センサクロックＣ１に
同期してカウント動作し、イメージメモリ回路２０のＸ
アドレスを変更し、１ライン分のセンサデータＳＤがイ
メージデータＩm としてそのイメージメモリ回路２０に
順次書込まれる。１ライン分のデータＳＤの書込が終了
すると、ライトＹアドレス２３の値をプラス１する。以
上の動作を繰り返すことで、帳票２の全体のイメージデ
ータＩmが、イメージメモリ回路２０に書込まれる。
てから、イメージメモリ回路２０に対するイメージデー
タＩm の書込みが開始される。イメージメモリ回路２０
に書込まれるイメージデータＩm は、ラッチ回路２１の
ラッチしたセンサデータＳＤであり、その書込みアドレ
スは、カウンタ２２，２３のカウント値に対応する。ラ
イトＸアドレスカウンタ２２は、センサクロックＣ１に
同期してカウント動作し、イメージメモリ回路２０のＸ
アドレスを変更し、１ライン分のセンサデータＳＤがイ
メージデータＩm としてそのイメージメモリ回路２０に
順次書込まれる。１ライン分のデータＳＤの書込が終了
すると、ライトＹアドレス２３の値をプラス１する。以
上の動作を繰り返すことで、帳票２の全体のイメージデ
ータＩmが、イメージメモリ回路２０に書込まれる。
【０００８】前処理部８は、イメージメモリ回路２０に
対するＸアドレスＡx とＹアドレスＡy とを、リードＸ
アドレスカウンタ２４とリードＹアドレスカウンタ２５
とにそれぞれセットすると共に、センサクロックＣ１に
同期して、読出し制御回路２８を介して、読出し領域の
イメージデータＩm を読出す。そして、前処理部８は、
読出したデータから１文字分の文字パターンのデータを
切出す。なお、書込と読出しは独立しているため、ライ
ト動作のときのアドレスとリード動作のときのアドレス
とは、セレクタ２６によって切り替えてイメージメモリ
回路２０に与えられる。セレクタ２６は、信号Ｗ／Ｒに
基づいて、その切り替えを行う。前処理部８によって切
出された文字パターンは、文字認識部９に送られ、文字
認識部９が文字認識を行う。文字認識結果は、主制御部
１０を介して、上位装置１に連絡される。
対するＸアドレスＡx とＹアドレスＡy とを、リードＸ
アドレスカウンタ２４とリードＹアドレスカウンタ２５
とにそれぞれセットすると共に、センサクロックＣ１に
同期して、読出し制御回路２８を介して、読出し領域の
イメージデータＩm を読出す。そして、前処理部８は、
読出したデータから１文字分の文字パターンのデータを
切出す。なお、書込と読出しは独立しているため、ライ
ト動作のときのアドレスとリード動作のときのアドレス
とは、セレクタ２６によって切り替えてイメージメモリ
回路２０に与えられる。セレクタ２６は、信号Ｗ／Ｒに
基づいて、その切り替えを行う。前処理部８によって切
出された文字パターンは、文字認識部９に送られ、文字
認識部９が文字認識を行う。文字認識結果は、主制御部
１０を介して、上位装置１に連絡される。
【０００９】
【発明が解決しようとする課題】しかしながら、従来の
ＯＣＲでは、次のような課題があった。イメージメモリ
７内の書込動作及び読出し動作は、センサクロックＣ１
に同期して行われている。そのため、次の（１）〜
（３）に示すような課題がある。 （１） センサクロックＣ１は、受像素子５の性能によ
って決定され、イメージメモリ７における書込及び読出
し動作は、そのセンサクロックＣ１の周波数に依存して
いる。そのため、その書込動作及び読出し動作は、受像
素子５の性能に依存し、それ以上高速化する事ができな
かった。 （２） Ａ／Ｄ変換部６を介したセンサデータＳＤは、
センサクロックＣ１に同期して転送されるので、途中で
その転送を中断することができない。よって、イメージ
メモリ回路２０に、ダイナミックランダムアクセスメモ
リ（以下、ＤＲＡＭという）を使用した場合、一般的な
リフレッシュ方式のＣＢＲ（CAS BEFORERAS REFRESH）
が採用できないという課題がある。 （３） ライトＸアドレスカウンタ２２をセンサ制御回
路２８とイメージメモリ回路２０とで兼用しているの
で、使用する受像素子５が変更になった場合、それに伴
って変更する回路構成が大きく成る。即ち、イメージメ
モリ回路２０の周辺回路も変更する必要があり、汎用回
路として設計することができないという問題もある。
ＯＣＲでは、次のような課題があった。イメージメモリ
７内の書込動作及び読出し動作は、センサクロックＣ１
に同期して行われている。そのため、次の（１）〜
（３）に示すような課題がある。 （１） センサクロックＣ１は、受像素子５の性能によ
って決定され、イメージメモリ７における書込及び読出
し動作は、そのセンサクロックＣ１の周波数に依存して
いる。そのため、その書込動作及び読出し動作は、受像
素子５の性能に依存し、それ以上高速化する事ができな
かった。 （２） Ａ／Ｄ変換部６を介したセンサデータＳＤは、
センサクロックＣ１に同期して転送されるので、途中で
その転送を中断することができない。よって、イメージ
メモリ回路２０に、ダイナミックランダムアクセスメモ
リ（以下、ＤＲＡＭという）を使用した場合、一般的な
リフレッシュ方式のＣＢＲ（CAS BEFORERAS REFRESH）
が採用できないという課題がある。 （３） ライトＸアドレスカウンタ２２をセンサ制御回
路２８とイメージメモリ回路２０とで兼用しているの
で、使用する受像素子５が変更になった場合、それに伴
って変更する回路構成が大きく成る。即ち、イメージメ
モリ回路２０の周辺回路も変更する必要があり、汎用回
路として設計することができないという問題もある。
【００１０】
【課題を解決するための手段】第１の発明は、帳票の光
学的イメージを光電変換して画素毎のアナログセンサデ
ータを生成し、それをセンサクロックに同期して順次出
力することで主走査されたアナログセンサデータを出力
する受像素子と、前記各アナログセンサデータをデジタ
ルセンサデータに変換して転送するアナログ／デジタル
変換部と、前記転送されたデジタルセンサデータを格納
するイメージメモリとを備え、前記帳票全面の画素の前
記デジタルセンサデータをイメージデータとして前記イ
メージメモリに書込むイメージデータの書込制御機構に
おいて、次のようなセンサ制御部を設けている。前記セ
ンサ制御部は、前記アナログ／デジタル変換部と前記イ
メージメモリとの間に接続され、前記受像素子における
主走査分のアドレスを前記センサクロックに基づき生成
するセンサアドレス手段と、該主走査分のアドレスに基
づき前記転送のタイミングを制御する制御回路と、入出
力が非同期で行える機能を有し前記アナログ／デジタル
変換部からのデジタルセンサデータを複数格納するライ
ンメモリとを備えている。そして、前記ラインメモリ
は、前記センサクロックに同期して前記デジタルセンサ
データを順に書込み、前記センサクロックとは異なる速
度であり前記イメージメモリにおける動作を司るイメー
ジメモリクロックに同期してその書込まれたデジタルセ
ンサデータを順に読出す構成としている。また、前記イ
メージメモリは、前記ラインメモリから読出されたデジ
タルセンサデータを前記イメージメモリクロックに同期
して書込む構成にしている。
学的イメージを光電変換して画素毎のアナログセンサデ
ータを生成し、それをセンサクロックに同期して順次出
力することで主走査されたアナログセンサデータを出力
する受像素子と、前記各アナログセンサデータをデジタ
ルセンサデータに変換して転送するアナログ／デジタル
変換部と、前記転送されたデジタルセンサデータを格納
するイメージメモリとを備え、前記帳票全面の画素の前
記デジタルセンサデータをイメージデータとして前記イ
メージメモリに書込むイメージデータの書込制御機構に
おいて、次のようなセンサ制御部を設けている。前記セ
ンサ制御部は、前記アナログ／デジタル変換部と前記イ
メージメモリとの間に接続され、前記受像素子における
主走査分のアドレスを前記センサクロックに基づき生成
するセンサアドレス手段と、該主走査分のアドレスに基
づき前記転送のタイミングを制御する制御回路と、入出
力が非同期で行える機能を有し前記アナログ／デジタル
変換部からのデジタルセンサデータを複数格納するライ
ンメモリとを備えている。そして、前記ラインメモリ
は、前記センサクロックに同期して前記デジタルセンサ
データを順に書込み、前記センサクロックとは異なる速
度であり前記イメージメモリにおける動作を司るイメー
ジメモリクロックに同期してその書込まれたデジタルセ
ンサデータを順に読出す構成としている。また、前記イ
メージメモリは、前記ラインメモリから読出されたデジ
タルセンサデータを前記イメージメモリクロックに同期
して書込む構成にしている。
【００１１】第２の発明は、第１の発明における前記セ
ンサクロックの周期Ｔ１と前記イメージメモリクロック
の周期Ｔ２の関係は、次の（１）式の条件を満たし、前
記ラインメモリは、前記デジタルセンサデータの前記受
像素子の前記主走査における最終有効画素が書込まれた
後、該書込まれた１ライン分のデジタルセンサデータを
順に読出す構成にしている。 Ｔ１＞Ｔ２ ・・・（１） 第３の発明は、第１の発明のイメージデータの書込制御
機構において、前記ラインメモリからのデジタルセンサ
データの読出しと、前記イメージメモリにおける該デジ
タルセンサデータの書込とをウエイトさせるために、前
記イメージクロックを一時的に止めるウエイト手段を設
けている。第４の発明は、第３の発明における前記セン
サクロックの周期Ｔ１と前記イメージメモリクロックの
周期Ｔ２の関係は、前記主走査における有効画素数をＧ
１、無効画素数をＧ２、前記ラインメモリにおける１ラ
イン当たりのウエイト数をＷｔとすると、次の（２）式
を満たし、前記ラインメモリは、前記デジタルセンサデ
ータの前記受像素子の前記主走査における最終有効画素
が書込まれた後、該書込まれた１ライン分のデジタルセ
ンサデータを順に読出す構成にしている。 Ｔ１×（Ｇ１＋Ｇ２）＞Ｔ２×（Ｇ１＋Ｗｔ）・・・（２） 第１の発明は、以上のようにイメージデータの書込制御
機構を構成しているので、受像素子からは、帳票の光学
的イメージに対応する主走査されたアナログセンサデー
タが順に出力される。アナログセンサデータは、アナロ
グ／デジタル変換部によってデジタルセンサデータに変
換されて転送される。そして、転送された帳票全面の画
素に対応するデジタルセンサデータが、イメージデータ
としてイメージメモリ中に書込まれる。ここで、前記ア
ナログ／デジタル変換部と前記イメージメモリとの間に
接続されたセンサ制御部中のセンスアドレス手段におい
て、センサクロックに同期して受像素子における主走査
分のアドレスが生成され、そのアドレスに基づき、アナ
ログ／デジタル変換部を介した転送のタイミングが、制
御回路によって制御される。また、センサクロックに同
期してデジタルセンサデータが一度ラインメモリに順に
書込まれる。そして、センサクロックとは異なる速度の
イメージメモリクロックに同期して、そのラインメモリ
に格納されたデジタルセンサデータが、順に読出され
る。即ち、センサクロックとイメージメモリクロック間
の速度差が、この段階で吸収される。ラインメモリから
読出されたデジタルセンサデータは、イメージメモリク
ロックに同期してイメージメモリ中に書込まれる。つま
り、イメージメモリにおける動作は、受像素子の性能に
依存するセンサクロックから独立する。
ンサクロックの周期Ｔ１と前記イメージメモリクロック
の周期Ｔ２の関係は、次の（１）式の条件を満たし、前
記ラインメモリは、前記デジタルセンサデータの前記受
像素子の前記主走査における最終有効画素が書込まれた
後、該書込まれた１ライン分のデジタルセンサデータを
順に読出す構成にしている。 Ｔ１＞Ｔ２ ・・・（１） 第３の発明は、第１の発明のイメージデータの書込制御
機構において、前記ラインメモリからのデジタルセンサ
データの読出しと、前記イメージメモリにおける該デジ
タルセンサデータの書込とをウエイトさせるために、前
記イメージクロックを一時的に止めるウエイト手段を設
けている。第４の発明は、第３の発明における前記セン
サクロックの周期Ｔ１と前記イメージメモリクロックの
周期Ｔ２の関係は、前記主走査における有効画素数をＧ
１、無効画素数をＧ２、前記ラインメモリにおける１ラ
イン当たりのウエイト数をＷｔとすると、次の（２）式
を満たし、前記ラインメモリは、前記デジタルセンサデ
ータの前記受像素子の前記主走査における最終有効画素
が書込まれた後、該書込まれた１ライン分のデジタルセ
ンサデータを順に読出す構成にしている。 Ｔ１×（Ｇ１＋Ｇ２）＞Ｔ２×（Ｇ１＋Ｗｔ）・・・（２） 第１の発明は、以上のようにイメージデータの書込制御
機構を構成しているので、受像素子からは、帳票の光学
的イメージに対応する主走査されたアナログセンサデー
タが順に出力される。アナログセンサデータは、アナロ
グ／デジタル変換部によってデジタルセンサデータに変
換されて転送される。そして、転送された帳票全面の画
素に対応するデジタルセンサデータが、イメージデータ
としてイメージメモリ中に書込まれる。ここで、前記ア
ナログ／デジタル変換部と前記イメージメモリとの間に
接続されたセンサ制御部中のセンスアドレス手段におい
て、センサクロックに同期して受像素子における主走査
分のアドレスが生成され、そのアドレスに基づき、アナ
ログ／デジタル変換部を介した転送のタイミングが、制
御回路によって制御される。また、センサクロックに同
期してデジタルセンサデータが一度ラインメモリに順に
書込まれる。そして、センサクロックとは異なる速度の
イメージメモリクロックに同期して、そのラインメモリ
に格納されたデジタルセンサデータが、順に読出され
る。即ち、センサクロックとイメージメモリクロック間
の速度差が、この段階で吸収される。ラインメモリから
読出されたデジタルセンサデータは、イメージメモリク
ロックに同期してイメージメモリ中に書込まれる。つま
り、イメージメモリにおける動作は、受像素子の性能に
依存するセンサクロックから独立する。
【００１２】第２の発明によれば、第１の発明における
センサクロックの周期Ｔ１とイメージメモリクロックの
周期Ｔ２の関係は、（１）式を満たしている。そして、
ラインメモリは、デジタルセンサデータの受像素子の主
走査における最終有効画素が書込まれた後、該書込まれ
た１ライン分のデジタルセンサデータを順に読出す。そ
のため、ラインメモリに書込まれたセンサデータが、上
書きされる前に読出される。第３の発明によれば、ウエ
イト手段により、第１の発明におけるイメージクロック
が一時的に止められ、ラインメモリからのデジタルセン
サデータの読出しと、イメージメモリにおけるデジタル
センサデータの書込とをウエイト状態にできる。第４の
発明によれば、第３の発明におけるセンサクロックの周
期Ｔ１とイメージメモリクロックの周期Ｔ２の関係は、
主走査における有効画素数をＧ１、無効画素数をＧ２、
ラインメモリにおける１ライン当たりのウエイト数をＷ
ｔとすると、（２）式を満たしている。そして、ライン
メモリは、デジタルセンサデータの受像素子の主走査に
おける最終有効画素が書込まれた後、該書込まれた１ラ
イン分のデジタルセンサデータを順に読出す。そのた
め、ラインメモリに書込まれたセンサデータが、上書き
される前に読出すことができる。従って、前記課題を解
決できるのである。
センサクロックの周期Ｔ１とイメージメモリクロックの
周期Ｔ２の関係は、（１）式を満たしている。そして、
ラインメモリは、デジタルセンサデータの受像素子の主
走査における最終有効画素が書込まれた後、該書込まれ
た１ライン分のデジタルセンサデータを順に読出す。そ
のため、ラインメモリに書込まれたセンサデータが、上
書きされる前に読出される。第３の発明によれば、ウエ
イト手段により、第１の発明におけるイメージクロック
が一時的に止められ、ラインメモリからのデジタルセン
サデータの読出しと、イメージメモリにおけるデジタル
センサデータの書込とをウエイト状態にできる。第４の
発明によれば、第３の発明におけるセンサクロックの周
期Ｔ１とイメージメモリクロックの周期Ｔ２の関係は、
主走査における有効画素数をＧ１、無効画素数をＧ２、
ラインメモリにおける１ライン当たりのウエイト数をＷ
ｔとすると、（２）式を満たしている。そして、ライン
メモリは、デジタルセンサデータの受像素子の主走査に
おける最終有効画素が書込まれた後、該書込まれた１ラ
イン分のデジタルセンサデータを順に読出す。そのた
め、ラインメモリに書込まれたセンサデータが、上書き
される前に読出すことができる。従って、前記課題を解
決できるのである。
【００１３】
【発明の実施の形態】第１の実施形態 図１は、本発明の第１の実施形態を示すＯＣＲの構成ブ
ロック図である。このＯＣＲは、従来と同様に、上位装
置１からの指示に基づき、帳票２上の記載事項に対する
文字認識を行うものであり、光源３１と、集光用レンズ
３２と、例えばラインセンサであるＣＣＤセンサ等で形
成された受像素子３３を備えている。光源３１が走行中
の帳票２に投光し、その投光された光が帳票２で反射
し、それがレンズ３２を介して集光されて受像素子３３
に与えられる構成である。受像素子３３は光電変換を行
うものであり、帳票２のイメージに対応するアナログセ
ンサデータＳＡを出力するようになっている。受像素子
３３の出力側は、センサデータＳＡをデジタルセンサデ
ータＳＤに変換して転送するＡ／Ｄ変換部（Ａ／Ｄ）３
４に接続されている。Ａ／Ｄ変換部３４の出力側には、
該Ａ／Ｄ変換部３４の転送したセンサデータＳＤと受像
素子３３の制御を行うと共に、１ライン分のセンサデー
タＳＤを蓄える機能を有したセンサ制御部３５が、接続
されている。センサ制御部３５の出力側に、イメージメ
モリ３６が接続されている。イメージメモリ３６の出力
側には前処理部３７が接続され、その前処理部３７の出
力側が文字認識部３８に接続されている。文字認識部３
８の出力する文字認識結果が、主制御部３９に与えられ
る構成であり、その主制御部３９が、その文字認識結果
を上位装置１に与える構成になっている。主制御部３９
は、上位装置１との通信及び該ＯＣＲ全体を制御する機
能を有している。主制御部３９には機構制御部４０が接
続され、主制御部３９は上位装置１の命令に応じてその
機構制御部４０に指示を与え、機構制御部４０が駆動系
４１を制御する構成である。駆動系４１は、帳票２を搬
送するようになっている。また、機構制御部４０は、イ
メージメモリ３６の動作も制御するようになっている。
ロック図である。このＯＣＲは、従来と同様に、上位装
置１からの指示に基づき、帳票２上の記載事項に対する
文字認識を行うものであり、光源３１と、集光用レンズ
３２と、例えばラインセンサであるＣＣＤセンサ等で形
成された受像素子３３を備えている。光源３１が走行中
の帳票２に投光し、その投光された光が帳票２で反射
し、それがレンズ３２を介して集光されて受像素子３３
に与えられる構成である。受像素子３３は光電変換を行
うものであり、帳票２のイメージに対応するアナログセ
ンサデータＳＡを出力するようになっている。受像素子
３３の出力側は、センサデータＳＡをデジタルセンサデ
ータＳＤに変換して転送するＡ／Ｄ変換部（Ａ／Ｄ）３
４に接続されている。Ａ／Ｄ変換部３４の出力側には、
該Ａ／Ｄ変換部３４の転送したセンサデータＳＤと受像
素子３３の制御を行うと共に、１ライン分のセンサデー
タＳＤを蓄える機能を有したセンサ制御部３５が、接続
されている。センサ制御部３５の出力側に、イメージメ
モリ３６が接続されている。イメージメモリ３６の出力
側には前処理部３７が接続され、その前処理部３７の出
力側が文字認識部３８に接続されている。文字認識部３
８の出力する文字認識結果が、主制御部３９に与えられ
る構成であり、その主制御部３９が、その文字認識結果
を上位装置１に与える構成になっている。主制御部３９
は、上位装置１との通信及び該ＯＣＲ全体を制御する機
能を有している。主制御部３９には機構制御部４０が接
続され、主制御部３９は上位装置１の命令に応じてその
機構制御部４０に指示を与え、機構制御部４０が駆動系
４１を制御する構成である。駆動系４１は、帳票２を搬
送するようになっている。また、機構制御部４０は、イ
メージメモリ３６の動作も制御するようになっている。
【００１４】図５は、図１中のセンサ制御部とイメージ
メモリの構成ブロック図である。本実施形態のＯＣＲの
特徴は、センサ制御部３５を設けたことである。センサ
制御部３５は、ラッチ回路（ラッチ）３５1 と、Ａ／Ｄ
変換部３４からのセンサデータＳＤを１ライン分格納す
るラインメモリ３５2 と、ラッチ回路（ラッチ）３５3
と、カウンタで形成されたセンサアドレス手段（センサ
アドレス）３５4と、センサ制御回路３５5 とを、備え
ている。ラッチ回路３５1 は、受像素子３３の性能に対
応するように機構制御部４０で設定されたセンサクロッ
クＣ１に同期して、センサデータＳＤをラッチするもの
であり、該ラッチ回路３５1 の出力側に、ラインメモリ
３５2 が接続されている。ラインメモリ３５2 は、非同
期にセンサデータＳＤを入出力する先入れ先出し型（Ｆ
ＩＦＯ）メモリであり、そのライト動作とリード動作を
独立して行うために、センサクロックＣ１と、該センサ
クロックＣ１とは独立したイメージメモリクロックＣ２
とを入力する構成になっている。即ち、ラインメモリ３
５2 の図示しない内部アドレスカウンタにおいて、セン
サクロックＣ１がラインメモリ３５2 のライトクロック
となり、イメージメモリクロックＣ２がリードクロック
となっている。また、ラインメモリ３５2 の内部アドレ
スカウンタは、独立のリセット機構を有し、各クロック
によって１番地ずつ増加し、リセットによって０番地に
戻る機能を有している。
メモリの構成ブロック図である。本実施形態のＯＣＲの
特徴は、センサ制御部３５を設けたことである。センサ
制御部３５は、ラッチ回路（ラッチ）３５1 と、Ａ／Ｄ
変換部３４からのセンサデータＳＤを１ライン分格納す
るラインメモリ３５2 と、ラッチ回路（ラッチ）３５3
と、カウンタで形成されたセンサアドレス手段（センサ
アドレス）３５4と、センサ制御回路３５5 とを、備え
ている。ラッチ回路３５1 は、受像素子３３の性能に対
応するように機構制御部４０で設定されたセンサクロッ
クＣ１に同期して、センサデータＳＤをラッチするもの
であり、該ラッチ回路３５1 の出力側に、ラインメモリ
３５2 が接続されている。ラインメモリ３５2 は、非同
期にセンサデータＳＤを入出力する先入れ先出し型（Ｆ
ＩＦＯ）メモリであり、そのライト動作とリード動作を
独立して行うために、センサクロックＣ１と、該センサ
クロックＣ１とは独立したイメージメモリクロックＣ２
とを入力する構成になっている。即ち、ラインメモリ３
５2 の図示しない内部アドレスカウンタにおいて、セン
サクロックＣ１がラインメモリ３５2 のライトクロック
となり、イメージメモリクロックＣ２がリードクロック
となっている。また、ラインメモリ３５2 の内部アドレ
スカウンタは、独立のリセット機構を有し、各クロック
によって１番地ずつ増加し、リセットによって０番地に
戻る機能を有している。
【００１５】ラインメモリ３５2 の出力側には、イメー
ジメモリクロックＣ２に同期して、該ラインメモリ３５
2 から読出したセンサデータＳＤをラッチするラッチ回
路３５3 が、接続されている。センサアドレス手段３５
4 は、センサクロックＣ１をカウントすることで、受像
素子３３における主走査分のアドレスを生成してセンサ
制御回路３５5 へ与えるものである。センサ制御回路３
５5 はその主走査分のアドレスに基づき、受像素子３３
を制御するシフトゲート信号ＳＧを生成すると共に、セ
ンサアドレス手段３５4 をクリアするクリア信号ＣＬＲ
2 と、イメージメモリ３６に対するライトＸアドレスク
リア信号ＣＬＲ3 とを、生成して出力する機能を有して
いる。イメージメモリ３６は、センサ制御部３５中のラ
ッチ回路３５3 の出力側に接続され、帳票２全体のセン
サデータＳＤをイメージデータＩm として格納するイメ
ージメモリ回路３６1 と、イメージメモリクロックＣ２
を発生する発振器（ＯＳＣ）３６2 とを、備えている。
また、イメージメモリ３６には、イメージメモリ回路３
６1 にセンサデータＳＤを書込む際の、Ｘアドレスを設
定するライトＸアドレスカウンタ（ライトＸアドレス）
３６3 及びＹアドレスを設定するライトＹアドレスカウ
ンタ（ライトＹアドレス）３６4 と、データＩm を読出
す際のアドレスを設定するリードＸアドレスカウンタ
（リードＸアドレス）３６5 及びリードＹアドレスカウ
ンタ（リードＹアドレス）３６6 とが、設けられてい
る。
ジメモリクロックＣ２に同期して、該ラインメモリ３５
2 から読出したセンサデータＳＤをラッチするラッチ回
路３５3 が、接続されている。センサアドレス手段３５
4 は、センサクロックＣ１をカウントすることで、受像
素子３３における主走査分のアドレスを生成してセンサ
制御回路３５5 へ与えるものである。センサ制御回路３
５5 はその主走査分のアドレスに基づき、受像素子３３
を制御するシフトゲート信号ＳＧを生成すると共に、セ
ンサアドレス手段３５4 をクリアするクリア信号ＣＬＲ
2 と、イメージメモリ３６に対するライトＸアドレスク
リア信号ＣＬＲ3 とを、生成して出力する機能を有して
いる。イメージメモリ３６は、センサ制御部３５中のラ
ッチ回路３５3 の出力側に接続され、帳票２全体のセン
サデータＳＤをイメージデータＩm として格納するイメ
ージメモリ回路３６1 と、イメージメモリクロックＣ２
を発生する発振器（ＯＳＣ）３６2 とを、備えている。
また、イメージメモリ３６には、イメージメモリ回路３
６1 にセンサデータＳＤを書込む際の、Ｘアドレスを設
定するライトＸアドレスカウンタ（ライトＸアドレス）
３６3 及びＹアドレスを設定するライトＹアドレスカウ
ンタ（ライトＹアドレス）３６4 と、データＩm を読出
す際のアドレスを設定するリードＸアドレスカウンタ
（リードＸアドレス）３６5 及びリードＹアドレスカウ
ンタ（リードＹアドレス）３６6 とが、設けられてい
る。
【００１６】各カウンタ３６3 〜３６6 には、イメージ
メモリクロックＣ２が入力され、各カウンタ３６3 〜３
６6 がそのイメージメモリクロックＣ２に同期してそれ
ぞれカウント動作を行うようになっている。ライトＸア
ドレスカウンタ３６3 及びライトＹアドレスカウンタ３
６4 の出力側は、セレクタ３６7 とメモリ制御回路３６
8 に接続されている。リードＸアドレスカウンタ３６5
及びリードＹアドレスカウンタ３６6 には、機構制御部
４０を介してＸアドレスＡｘとＹアドレスＡｙがそれぞ
れ与えられる構成であり、これらのカウンタ３６5 ，３
６6 の出力側が、読出し制御回路３６9 とセレクタ３６
7 に接続されている。セレクタ３６7 は、書込み用アド
レスと読出し用アドレスとを切り替えて、イメージメモ
リ３６1に与えるものであり、セレクタ３６7 は、入力
された書込みと読出しの切り替え信号Ｗ／Ｒに基づい
て、その切り替えを行う構成になっている。メモリ制御
回路３６8 は、ライトＸアドレスカウンタ３６3 をクリ
アするアドレスクリア信号ＣＬＲ4 を送出すると共に、
後述するデータエンド信号Ｄend を送出する機能を有し
ている。アドレスクリア信号ＣＬＲ4 とライトＸアドレ
スクリア信号ＣＬＲ3とは、ゲート３６10を介してライ
トＸアドレスカウンタ３６3 に与えられる接続である。
即ち、受像素子３３、Ａ／Ｄ変換部３４、センサ制御部
３５、カウンタ５３６3 〜５０6 及びメモリ制御回路３
６8 がイメージデータの書込み制御機構を形成してい
る。
メモリクロックＣ２が入力され、各カウンタ３６3 〜３
６6 がそのイメージメモリクロックＣ２に同期してそれ
ぞれカウント動作を行うようになっている。ライトＸア
ドレスカウンタ３６3 及びライトＹアドレスカウンタ３
６4 の出力側は、セレクタ３６7 とメモリ制御回路３６
8 に接続されている。リードＸアドレスカウンタ３６5
及びリードＹアドレスカウンタ３６6 には、機構制御部
４０を介してＸアドレスＡｘとＹアドレスＡｙがそれぞ
れ与えられる構成であり、これらのカウンタ３６5 ，３
６6 の出力側が、読出し制御回路３６9 とセレクタ３６
7 に接続されている。セレクタ３６7 は、書込み用アド
レスと読出し用アドレスとを切り替えて、イメージメモ
リ３６1に与えるものであり、セレクタ３６7 は、入力
された書込みと読出しの切り替え信号Ｗ／Ｒに基づい
て、その切り替えを行う構成になっている。メモリ制御
回路３６8 は、ライトＸアドレスカウンタ３６3 をクリ
アするアドレスクリア信号ＣＬＲ4 を送出すると共に、
後述するデータエンド信号Ｄend を送出する機能を有し
ている。アドレスクリア信号ＣＬＲ4 とライトＸアドレ
スクリア信号ＣＬＲ3とは、ゲート３６10を介してライ
トＸアドレスカウンタ３６3 に与えられる接続である。
即ち、受像素子３３、Ａ／Ｄ変換部３４、センサ制御部
３５、カウンタ５３６3 〜５０6 及びメモリ制御回路３
６8 がイメージデータの書込み制御機構を形成してい
る。
【００１７】次に、図１のＯＣＲの動作を説明する。Ｏ
ＣＲは上位装置１からの読取り指示に基づき、機構制御
部４０で駆動系４１を制御する。この駆動系４１の制御
により、帳票２が搬送路を搬送される。帳票２が光源３
１の下を通過するとき、光源３１から投光された光が帳
票２の表面で反射し、帳票２のイメージがレンズ３２を
介して受像素子３３に集められる。受像素子３３によ
り、帳票２のイメージがアナログセンサデータＳＡに変
換される。Ａ／Ｄ変換部３４において、センサデータＳ
ＡはデジタルセンサデータＳＤに変換され、従来の図２
と同様、シフトゲート信号ＳＧの指示するタイミング
で、センサ制御部３５に順に転送される。シフトゲート
信号ＳＧは、Ａ／Ｄ変換部３４及び受像素子３３に対し
て、受像素子３３の１ライン分のデータの転送の開始を
指示する信号であり、この信号ＳＧがトリガとなり、受
像素子３３に入力するセンサクロックＣ１に同期して、
１ライン分のセンサデータＳＤがＡ／Ｄ変換部３４を介
して、センサ制御部３５に転送される。転送されたセン
サデータＳＤは、センサクロックＣ１に同期してラッチ
回路３５1 にラッチされる。シフトゲート信号ＳＧは、
センサ制御部３５中のセンサ制御回路３５5 で生成され
たものである。そのラッチされたセンサデータＳＤは、
センサクロックＣ１に同期してラインメモリ３５2 に順
に書込まれる。１ライン分のセンサデータＳＤがライン
メモリ３５2 に書込まれた時点で、そのセンサデータＳ
Ｄのうちの有効画素のデータが、イメージデータＩm と
してイメージメモリ３６に順に転送される。
ＣＲは上位装置１からの読取り指示に基づき、機構制御
部４０で駆動系４１を制御する。この駆動系４１の制御
により、帳票２が搬送路を搬送される。帳票２が光源３
１の下を通過するとき、光源３１から投光された光が帳
票２の表面で反射し、帳票２のイメージがレンズ３２を
介して受像素子３３に集められる。受像素子３３によ
り、帳票２のイメージがアナログセンサデータＳＡに変
換される。Ａ／Ｄ変換部３４において、センサデータＳ
ＡはデジタルセンサデータＳＤに変換され、従来の図２
と同様、シフトゲート信号ＳＧの指示するタイミング
で、センサ制御部３５に順に転送される。シフトゲート
信号ＳＧは、Ａ／Ｄ変換部３４及び受像素子３３に対し
て、受像素子３３の１ライン分のデータの転送の開始を
指示する信号であり、この信号ＳＧがトリガとなり、受
像素子３３に入力するセンサクロックＣ１に同期して、
１ライン分のセンサデータＳＤがＡ／Ｄ変換部３４を介
して、センサ制御部３５に転送される。転送されたセン
サデータＳＤは、センサクロックＣ１に同期してラッチ
回路３５1 にラッチされる。シフトゲート信号ＳＧは、
センサ制御部３５中のセンサ制御回路３５5 で生成され
たものである。そのラッチされたセンサデータＳＤは、
センサクロックＣ１に同期してラインメモリ３５2 に順
に書込まれる。１ライン分のセンサデータＳＤがライン
メモリ３５2 に書込まれた時点で、そのセンサデータＳ
Ｄのうちの有効画素のデータが、イメージデータＩm と
してイメージメモリ３６に順に転送される。
【００１８】図６は、図１のセンサ制御部からイメージ
メモリへのデータ転送を説明するタイムチャートであ
る。センサ制御部３５中のセンサ制御回路３５5 は、１
ライン分のセンサデータＳＤにおける最終有効画素がラ
インメモリ３５2 に書込まれたタイミングで、ラインメ
モリ３５2 からデータを読出してよいことを示すデータ
セット信号Ｄset を有効にする。データセット信号Ｄse
t が有効になることにより、センサ制御回路３５5 は、
イメージメモリ３６内のライトＸアドレス３６3 を０に
クリアするライトＸアドレスクリア信号ＣＬＲ3 を、イ
メージメモリクロックＣ２の１パルス分出力すると共
に、ラインメモリ３５2 のデータが有効であることを示
すデータイネーブル信号Ｅを有効にする。
メモリへのデータ転送を説明するタイムチャートであ
る。センサ制御部３５中のセンサ制御回路３５5 は、１
ライン分のセンサデータＳＤにおける最終有効画素がラ
インメモリ３５2 に書込まれたタイミングで、ラインメ
モリ３５2 からデータを読出してよいことを示すデータ
セット信号Ｄset を有効にする。データセット信号Ｄse
t が有効になることにより、センサ制御回路３５5 は、
イメージメモリ３６内のライトＸアドレス３６3 を０に
クリアするライトＸアドレスクリア信号ＣＬＲ3 を、イ
メージメモリクロックＣ２の１パルス分出力すると共
に、ラインメモリ３５2 のデータが有効であることを示
すデータイネーブル信号Ｅを有効にする。
【００１９】データイネーブル信号Ｅが有効な期間、イ
メージメモリクロックＣ２に同期して、ラインメモリ３
５2 上のセンサデータＳＤが順に読出されてラッチ回路
３５3 にラッチされる。ラッチ回路３５3 にラッチされ
たセンサデータＳＤは、イメージメモリクロックＣ２に
同期して、イメージメモリ回路３６1 に順に書込まれ
る。このデータイネーブル信号Ｅが有効な期間におい
て、ライトＸアドレスカウンタ３６3 は、イメージメモ
リ回路３６1 のアドレスをインクリメントしながら設定
していく共に、書込画素をカウントすることになるの
で、該ライトＸアドレスカウンタ３６3 のアドレスをデ
コードすることにより、メモリ制御回路３６8は、１ラ
イン分の最後のデータを書込んでいることを認識するこ
とができる。最後のデータを書込んでいることを認識し
た場合、メモリ制御回路３６8 は、ラッチ回路３５3 か
ら読出しているデータがその最後のデータであることを
示すデータエンド信号Ｄend を有効にする。センサ制御
回路３５5 はデータエンド信号Ｄend が有効になったこ
とを検出してデータイネーブル信号Ｅを無効にする。こ
れにより、１ライン分のセンサデータＳＤの有効分が、
イメージメモリ回路３６1に書込まれる。
メージメモリクロックＣ２に同期して、ラインメモリ３
５2 上のセンサデータＳＤが順に読出されてラッチ回路
３５3 にラッチされる。ラッチ回路３５3 にラッチされ
たセンサデータＳＤは、イメージメモリクロックＣ２に
同期して、イメージメモリ回路３６1 に順に書込まれ
る。このデータイネーブル信号Ｅが有効な期間におい
て、ライトＸアドレスカウンタ３６3 は、イメージメモ
リ回路３６1 のアドレスをインクリメントしながら設定
していく共に、書込画素をカウントすることになるの
で、該ライトＸアドレスカウンタ３６3 のアドレスをデ
コードすることにより、メモリ制御回路３６8は、１ラ
イン分の最後のデータを書込んでいることを認識するこ
とができる。最後のデータを書込んでいることを認識し
た場合、メモリ制御回路３６8 は、ラッチ回路３５3 か
ら読出しているデータがその最後のデータであることを
示すデータエンド信号Ｄend を有効にする。センサ制御
回路３５5 はデータエンド信号Ｄend が有効になったこ
とを検出してデータイネーブル信号Ｅを無効にする。こ
れにより、１ライン分のセンサデータＳＤの有効分が、
イメージメモリ回路３６1に書込まれる。
【００２０】なお、ラインメモリ３５2 からデータを読
出しを行っている場合も、Ａ／Ｄ変換部３４を介した受
像素子３３からのセンサデータＳＤを止めることができ
ないので、センサデータＳＤはラインメモリ３５2 に継
続的に書込まれていく。ここで、本実施形態では、セン
サクロックＣ１よりもイメージメモリクロックＣ２の方
が動作速度が早いという条件を満足するようにしてい
る。即ち、センサクロックＣ１の周期Ｔ１とイメージメ
モリクロックＣ２の周期Ｔ２の関係は、次の（１）式を
満たすようにしている。 Ｔ１＞Ｔ２ ・・・（１） このようにすると、ラインメモリ３５2 からセンサデー
タＳＤを読出す前に、そのデータが上書されることがな
い。即ち、先にラインメモリ３５2 の０番地からイメー
ジメモリクロックＣ２に同期して読出しが始まった後
に、センサクロックＣ１に同期してラインメモリ３５2
の０番地からの書込が始まるので、センサクロックＣ１
がイメージメモリクロックＣ２よりも遅ければ、ライン
メモリ３５2の書込アドレスが読出しアドレスに追付く
ことは有り得ない。即ち、センサデータＳＤが上書され
ない。
出しを行っている場合も、Ａ／Ｄ変換部３４を介した受
像素子３３からのセンサデータＳＤを止めることができ
ないので、センサデータＳＤはラインメモリ３５2 に継
続的に書込まれていく。ここで、本実施形態では、セン
サクロックＣ１よりもイメージメモリクロックＣ２の方
が動作速度が早いという条件を満足するようにしてい
る。即ち、センサクロックＣ１の周期Ｔ１とイメージメ
モリクロックＣ２の周期Ｔ２の関係は、次の（１）式を
満たすようにしている。 Ｔ１＞Ｔ２ ・・・（１） このようにすると、ラインメモリ３５2 からセンサデー
タＳＤを読出す前に、そのデータが上書されることがな
い。即ち、先にラインメモリ３５2 の０番地からイメー
ジメモリクロックＣ２に同期して読出しが始まった後
に、センサクロックＣ１に同期してラインメモリ３５2
の０番地からの書込が始まるので、センサクロックＣ１
がイメージメモリクロックＣ２よりも遅ければ、ライン
メモリ３５2の書込アドレスが読出しアドレスに追付く
ことは有り得ない。即ち、センサデータＳＤが上書され
ない。
【００２１】ライトＹアドレスカウンタ３６4 を１つ増
加させて、以上のような動作を繰り返すことで、帳票２
のイメージ全体のイメージデータＩm が、イメージメモ
リ３６に格納される。前処理部３７は、帳票２のイメー
ジデータＩm の格納されたイメージメモリ３６から、１
文字分の文字パターンを切出す。即ち、前処理部３７
は、リードＸアドレスカウンタ３６5 リードＹアドレス
カウンタ３６6 に、ＸアドレスＡｘとＹアドレスＡｙを
それぞれセットし、所望の領域のイメージデータＩm を
読出し制御回路３６9 を介して読出し、その読出したイ
メージデータＩmから、１文字分の文字パターンデータ
を切出す。なお、イメージメモリ回路３６1 に対する書
込と読出し動作は独立であるため、セレクタ３６7 は切
り替え信号Ｗ／Ｒ信号に基づき、ライトアドレスとリー
ドアドレスを切り替えてイメージメモリ回路３６1 に与
える。前処理部３７は切出した文字パターンデータを文
字認識部３８に送り、文字認識部３８が文字認識を行
う。文字認識結果は、主制御部３９を介して上位装置１
に通信される。
加させて、以上のような動作を繰り返すことで、帳票２
のイメージ全体のイメージデータＩm が、イメージメモ
リ３６に格納される。前処理部３７は、帳票２のイメー
ジデータＩm の格納されたイメージメモリ３６から、１
文字分の文字パターンを切出す。即ち、前処理部３７
は、リードＸアドレスカウンタ３６5 リードＹアドレス
カウンタ３６6 に、ＸアドレスＡｘとＹアドレスＡｙを
それぞれセットし、所望の領域のイメージデータＩm を
読出し制御回路３６9 を介して読出し、その読出したイ
メージデータＩmから、１文字分の文字パターンデータ
を切出す。なお、イメージメモリ回路３６1 に対する書
込と読出し動作は独立であるため、セレクタ３６7 は切
り替え信号Ｗ／Ｒ信号に基づき、ライトアドレスとリー
ドアドレスを切り替えてイメージメモリ回路３６1 に与
える。前処理部３７は切出した文字パターンデータを文
字認識部３８に送り、文字認識部３８が文字認識を行
う。文字認識結果は、主制御部３９を介して上位装置１
に通信される。
【００２２】以上のように、この第１の実施形態によれ
ば、イメージメモリ３６とＡ／Ｄ変換部３４の間にセン
サ制御部３５を設け、そのセンサ制御部３５には、１ラ
イン分のセンサデータＳＤを格納するラインメモリ３５
2 を備えている。そして、同センサクロックＣ１に同期
してラインメモリ３５2 にセンサデータＳＤを格納し、
イメージメモリクロックＣ２に同期して、ラインメモリ
３５2 からセンサデータＳＤを読出してイメージメモリ
回路３６1 に格納するようにしている。そのため、イメ
ージメモリ３６の動作を、受像素子３３の性能に依存し
たセンサクロックＣ１から独立させることができ、イメ
ージメモリ３６の動作を高速化できる。また、使用する
受像素子３３を変更する場合にも、センサ制御部３５が
受像素子３３に依存する部分を吸収しているので、変更
回路規模は少なくてすみ、イメージメモリ３６の汎用化
が可能である。なお、センサクロックＣ１の速度をイメ
ージメモリクロックＣ２よりも遅くしておけば、ライン
メモリ３５2 に書込まれたセンサデータＳＤが、読出さ
れる前に上書されることがないので、ラインメモリ３５
2 は１ライン分だけのセンサデータＳＤを格納すればよ
うにしておけばよい。つまり、ラインメモリを二つ用意
して、その二つに交互に書込みと読出しをするトグル制
御を行なわずともよい。即ち、ラインメモリ３５2 の規
模を最小にできる。
ば、イメージメモリ３６とＡ／Ｄ変換部３４の間にセン
サ制御部３５を設け、そのセンサ制御部３５には、１ラ
イン分のセンサデータＳＤを格納するラインメモリ３５
2 を備えている。そして、同センサクロックＣ１に同期
してラインメモリ３５2 にセンサデータＳＤを格納し、
イメージメモリクロックＣ２に同期して、ラインメモリ
３５2 からセンサデータＳＤを読出してイメージメモリ
回路３６1 に格納するようにしている。そのため、イメ
ージメモリ３６の動作を、受像素子３３の性能に依存し
たセンサクロックＣ１から独立させることができ、イメ
ージメモリ３６の動作を高速化できる。また、使用する
受像素子３３を変更する場合にも、センサ制御部３５が
受像素子３３に依存する部分を吸収しているので、変更
回路規模は少なくてすみ、イメージメモリ３６の汎用化
が可能である。なお、センサクロックＣ１の速度をイメ
ージメモリクロックＣ２よりも遅くしておけば、ライン
メモリ３５2 に書込まれたセンサデータＳＤが、読出さ
れる前に上書されることがないので、ラインメモリ３５
2 は１ライン分だけのセンサデータＳＤを格納すればよ
うにしておけばよい。つまり、ラインメモリを二つ用意
して、その二つに交互に書込みと読出しをするトグル制
御を行なわずともよい。即ち、ラインメモリ３５2 の規
模を最小にできる。
【００２３】第２の実施形態 図７は、本発明の第２の実施形態を示すＯＣＲの構成ブ
ロック図であり、図１中の要素と共通の要素には共通の
符号が付されている。このＯＣＲは、従来と同様に、上
位装置１からの指示に基づき、帳票２上の記載事項に対
する文字認識を行うものであり、第１の実施形態と同様
の光源３１と、集光用レンズ３２と、受像素子３３とを
備えている。光源３１が走行中の帳票２に投光し、その
投光された光が帳票２で反射し、それがレンズ３２を介
して集光されて受像素子３３に与えられる構成である。
受像素子３３は光電変換を行うものであり、帳票２のイ
メージに対応するアナログセンサデータＳＡを順に出力
するようになっている。受像素子３３の出力側は、セン
サデータＳＡをデジタルセンサデータＳＤに変換して転
送するＡ／Ｄ変換部３４に接続されている。Ａ／Ｄ変換
部３４の出力側には、該Ａ／Ｄ変換部３４の出力データ
ＳＤと受像素子３３の制御を行うと共に、１ライン分の
センサデータＳＤを蓄えるセンサ制御部３５が、接続さ
れている。センサ制御部３５の出力側に、第１の実施形
態とは異なる動作を行うイメージメモリ５０が接続され
ている。イメージメモリ５０の出力側に、第１の実施形
態と同様の前処理部３７が接続され、その前処理部３７
の出力側が文字認識部３８に接続されている。文字認識
部３８の出力する文字認識結果が、主制御部３９に与え
られる構成であり、該主制御部３９が、その文字認識結
果を上位装置１に与える構成になっている。主制御部３
９は、上位装置１との通信及び該ＯＣＲ全体を制御する
機能を有している。主制御部３９には機構制御部４０が
接続され、主制御部３９は上位装置１の命令に応じて機
構制御部４０に指示を与え、機構制御部４０が駆動系４
１を制御する構成である。駆動系４１は、帳票２を搬送
するようになっている。また、機構制御部４０は、イメ
ージメモリ５０の動作も制御するようになっている。
ロック図であり、図１中の要素と共通の要素には共通の
符号が付されている。このＯＣＲは、従来と同様に、上
位装置１からの指示に基づき、帳票２上の記載事項に対
する文字認識を行うものであり、第１の実施形態と同様
の光源３１と、集光用レンズ３２と、受像素子３３とを
備えている。光源３１が走行中の帳票２に投光し、その
投光された光が帳票２で反射し、それがレンズ３２を介
して集光されて受像素子３３に与えられる構成である。
受像素子３３は光電変換を行うものであり、帳票２のイ
メージに対応するアナログセンサデータＳＡを順に出力
するようになっている。受像素子３３の出力側は、セン
サデータＳＡをデジタルセンサデータＳＤに変換して転
送するＡ／Ｄ変換部３４に接続されている。Ａ／Ｄ変換
部３４の出力側には、該Ａ／Ｄ変換部３４の出力データ
ＳＤと受像素子３３の制御を行うと共に、１ライン分の
センサデータＳＤを蓄えるセンサ制御部３５が、接続さ
れている。センサ制御部３５の出力側に、第１の実施形
態とは異なる動作を行うイメージメモリ５０が接続され
ている。イメージメモリ５０の出力側に、第１の実施形
態と同様の前処理部３７が接続され、その前処理部３７
の出力側が文字認識部３８に接続されている。文字認識
部３８の出力する文字認識結果が、主制御部３９に与え
られる構成であり、該主制御部３９が、その文字認識結
果を上位装置１に与える構成になっている。主制御部３
９は、上位装置１との通信及び該ＯＣＲ全体を制御する
機能を有している。主制御部３９には機構制御部４０が
接続され、主制御部３９は上位装置１の命令に応じて機
構制御部４０に指示を与え、機構制御部４０が駆動系４
１を制御する構成である。駆動系４１は、帳票２を搬送
するようになっている。また、機構制御部４０は、イメ
ージメモリ５０の動作も制御するようになっている。
【００２４】図８は、図７中のセンサ制御部とイメージ
メモリの構成ブロック図である。本実施形態のＯＣＲの
特徴は、第１の実施形態と同様のセンサ制御部３５を設
けていることと、イメージデータをイメージメモリに書
込む際に、その動作を中断する機能を付加したことにあ
る。センサ制御部３５は、ラッチ回路３５1 と、Ａ／Ｄ
変換部３４からのセンサデータＳＤを１ライン分格納す
るラインメモリ３５2 と、ラッチ回路３５3 と、カウン
タで形成されたセンサアドレス手段３５4と、センサ制
御回路３５5 とを、備えている。ラッチ回路３５1 は、
受像素子３３の性能に対応するように機構制御部４０で
設定されたセンサクロックＣ１に同期して、センサデー
タＳＤをラッチするものであり、該ラッチ回路３５1 の
出力側に、ラインメモリ３５2 が接続されている。ライ
ンメモリ３５2 は、非同期にセンサデータＳＤを入出力
する先入れ先出し型（ＦＩＦＯ）メモリであり、そのラ
イト動作とリード動作を独立して行うために、センサク
ロックＣ１と、該センサクロックＣ１とは独立したイメ
ージメモリクロックＣ２とを入力する構成になってい
る。即ち、ラインメモリ３５2 の図示しない内部アドレ
スカウンタにおいて、センサクロックＣ１がラインメモ
リ３５2 のライトクロックとなり、イメージメモリクロ
ックＣ２がリードクロックとなっている。また、ライン
メモリ３５2 の内部アドレスカウンタは、独立のリセッ
ト機構を有し、各クロックによって１番地ずつ増加し、
リセットによって０番地に戻る機能を有している。
メモリの構成ブロック図である。本実施形態のＯＣＲの
特徴は、第１の実施形態と同様のセンサ制御部３５を設
けていることと、イメージデータをイメージメモリに書
込む際に、その動作を中断する機能を付加したことにあ
る。センサ制御部３５は、ラッチ回路３５1 と、Ａ／Ｄ
変換部３４からのセンサデータＳＤを１ライン分格納す
るラインメモリ３５2 と、ラッチ回路３５3 と、カウン
タで形成されたセンサアドレス手段３５4と、センサ制
御回路３５5 とを、備えている。ラッチ回路３５1 は、
受像素子３３の性能に対応するように機構制御部４０で
設定されたセンサクロックＣ１に同期して、センサデー
タＳＤをラッチするものであり、該ラッチ回路３５1 の
出力側に、ラインメモリ３５2 が接続されている。ライ
ンメモリ３５2 は、非同期にセンサデータＳＤを入出力
する先入れ先出し型（ＦＩＦＯ）メモリであり、そのラ
イト動作とリード動作を独立して行うために、センサク
ロックＣ１と、該センサクロックＣ１とは独立したイメ
ージメモリクロックＣ２とを入力する構成になってい
る。即ち、ラインメモリ３５2 の図示しない内部アドレ
スカウンタにおいて、センサクロックＣ１がラインメモ
リ３５2 のライトクロックとなり、イメージメモリクロ
ックＣ２がリードクロックとなっている。また、ライン
メモリ３５2 の内部アドレスカウンタは、独立のリセッ
ト機構を有し、各クロックによって１番地ずつ増加し、
リセットによって０番地に戻る機能を有している。
【００２５】ラインメモリ３５2 の出力側に、イメージ
メモリクロックＣ２に同期して、該ラインメモリ３５2
から読出したセンサデータＳＤをラッチするラッチ回路
３５3 が接続されている。センサアドレス手段３５
4 は、センサクロックＣ１をカウントすることで、受像
素子３３における主走査分のアドレスを生成してセンサ
制御回路３５5 へ与えるものである。センサ制御回路３
５5 は、その主走査分のアドレスに基づき、受像素子３
３を制御するシフトゲート信号ＳＧを生成すると共に、
センサアドレス手段３５4 をクリアするクリア信号ＣＬ
Ｒ2 と、イメージメモリ５０に対するライトＸアドレス
クリア信号ＣＬＲ3 とを、生成して出力する機能を有し
ている。イメージメモリ５０は、センサ制御部３５中の
ラッチ回路３５3 の出力側に接続されて帳票２全体のセ
ンサデータＳＤをイメージデータＩm として格納するイ
メージメモリ回路５０1 と、イメージメモリクロックＣ
２を発生する発振器（ＯＳＣ）５０2 とを、備えてい
る。また、イメージメモリ５０には、イメージメモリ回
路５０1 にセンサデータＳＤを書込む際のＸアドレスを
設定するライトＸアドレスカウンタ５０3 及びＹアドレ
スを設定するライトＹアドレスカウンタ５０4 と、イメ
ージデータＩm を読出す際のアドレスを設定するリード
Ｘアドレスカウンタ５０5 及びリードＹアドレスカウン
タ５０6 とが、設けられている。
メモリクロックＣ２に同期して、該ラインメモリ３５2
から読出したセンサデータＳＤをラッチするラッチ回路
３５3 が接続されている。センサアドレス手段３５
4 は、センサクロックＣ１をカウントすることで、受像
素子３３における主走査分のアドレスを生成してセンサ
制御回路３５5 へ与えるものである。センサ制御回路３
５5 は、その主走査分のアドレスに基づき、受像素子３
３を制御するシフトゲート信号ＳＧを生成すると共に、
センサアドレス手段３５4 をクリアするクリア信号ＣＬ
Ｒ2 と、イメージメモリ５０に対するライトＸアドレス
クリア信号ＣＬＲ3 とを、生成して出力する機能を有し
ている。イメージメモリ５０は、センサ制御部３５中の
ラッチ回路３５3 の出力側に接続されて帳票２全体のセ
ンサデータＳＤをイメージデータＩm として格納するイ
メージメモリ回路５０1 と、イメージメモリクロックＣ
２を発生する発振器（ＯＳＣ）５０2 とを、備えてい
る。また、イメージメモリ５０には、イメージメモリ回
路５０1 にセンサデータＳＤを書込む際のＸアドレスを
設定するライトＸアドレスカウンタ５０3 及びＹアドレ
スを設定するライトＹアドレスカウンタ５０4 と、イメ
ージデータＩm を読出す際のアドレスを設定するリード
Ｘアドレスカウンタ５０5 及びリードＹアドレスカウン
タ５０6 とが、設けられている。
【００２６】各カウンタ５０3 〜５０6 には、ゲート５
０7 を介したイメージメモリクロックＣ２が入力され、
各カウンタ５０3 〜５０6 がそのイメージメモリクロッ
クＣ２に同期してそれぞれカウント動作を行うようにな
っている。ライトＸアドレスカウンタ５０3 及びライト
Ｙアドレスカウンタ５０4 の出力側は、セレクタ５０8
とメモリ制御回路５０9 に接続されている。リードＸア
ドレスカウンタ５０5及びリードＹアドレスカウンタ５
０6 には、機構制御部４０を介してＸアドレスＡｘとＹ
アドレスＡｙが与えられる構成であり、これらのカウン
タ５０5 ，５０6 の出力側は、読出し制御回路５０10と
セレクタ５０8 に接続されている。セレクタ５０8 は、
書込み用アドレスと読出し用アドレスとを切り替えて、
イメージメモリ５０1 に与えるものであり、セレクタ５
０8 は、書込みと読出しの切り替え信号Ｗ／Ｒに基づい
て、その切り替えを行う構成になっている。メモリ制御
回路５０9 は、ライトＸアドレスカウンタ５０3 をクリ
アするアドレスクリア信号ＣＬＲ4 と、データエンド信
号Ｄend を送出すると共に、イメージメモリ回路５０1
をリフレッシュするときに、ウエイト信号Ｓｗを有効に
して出力する機能を有している。アドレスクリア信号Ｃ
ＬＲ4 とライトＸアドレスクリア信号ＣＬＲ3 とは、ゲ
ート５０11を介してライトＸアドレスカウンタ５０3 に
与えられる接続である。前述のゲート５０7 は、ウエイ
ト信号Ｓｗが有効なときに、イメージメモリクロックＣ
２を送出する接続である。即ち、受像素子３３、Ａ／Ｄ
変換部３４、センサ制御部３５、及びカウンタ５０3 〜
５０6 及びメモリ制御回路５０9 がイメージデータの書
込み制御機構を形成し、メモリ制御回路５０9 とゲート
５０7 は、イメージメモリ回路５０1 に対する書込を、
一時的に止めるウエイト手段を形成している。
０7 を介したイメージメモリクロックＣ２が入力され、
各カウンタ５０3 〜５０6 がそのイメージメモリクロッ
クＣ２に同期してそれぞれカウント動作を行うようにな
っている。ライトＸアドレスカウンタ５０3 及びライト
Ｙアドレスカウンタ５０4 の出力側は、セレクタ５０8
とメモリ制御回路５０9 に接続されている。リードＸア
ドレスカウンタ５０5及びリードＹアドレスカウンタ５
０6 には、機構制御部４０を介してＸアドレスＡｘとＹ
アドレスＡｙが与えられる構成であり、これらのカウン
タ５０5 ，５０6 の出力側は、読出し制御回路５０10と
セレクタ５０8 に接続されている。セレクタ５０8 は、
書込み用アドレスと読出し用アドレスとを切り替えて、
イメージメモリ５０1 に与えるものであり、セレクタ５
０8 は、書込みと読出しの切り替え信号Ｗ／Ｒに基づい
て、その切り替えを行う構成になっている。メモリ制御
回路５０9 は、ライトＸアドレスカウンタ５０3 をクリ
アするアドレスクリア信号ＣＬＲ4 と、データエンド信
号Ｄend を送出すると共に、イメージメモリ回路５０1
をリフレッシュするときに、ウエイト信号Ｓｗを有効に
して出力する機能を有している。アドレスクリア信号Ｃ
ＬＲ4 とライトＸアドレスクリア信号ＣＬＲ3 とは、ゲ
ート５０11を介してライトＸアドレスカウンタ５０3 に
与えられる接続である。前述のゲート５０7 は、ウエイ
ト信号Ｓｗが有効なときに、イメージメモリクロックＣ
２を送出する接続である。即ち、受像素子３３、Ａ／Ｄ
変換部３４、センサ制御部３５、及びカウンタ５０3 〜
５０6 及びメモリ制御回路５０9 がイメージデータの書
込み制御機構を形成し、メモリ制御回路５０9 とゲート
５０7 は、イメージメモリ回路５０1 に対する書込を、
一時的に止めるウエイト手段を形成している。
【００２７】次に、図７のＯＣＲの動作を説明する。Ｏ
ＣＲは上位装置１からの読取り指示に基づき、機構制御
部４０で駆動系４１を制御する。制御された駆動系４１
は帳票２を搬送し、帳票２が搬送路上を移動する。帳票
２が光源３１の下を通過するとき、光源３１から投光さ
れた光が帳票２の表面で反射し、帳票２のイメージがレ
ンズ３２を介して受像素子３３に集められる。受像素子
３３により、帳票２のイメージがアナログセンサデータ
ＳＡに変換される。Ａ／Ｄ変換部３４において、センサ
データＳＡはデジタルセンサデータＳＤに変換され、第
１の実施形態と同様、図２のシフトゲート信号ＳＧの指
示するタイミングで、センサ制御部３５に転送される。
シフトゲート信号ＳＧは、受像素子３３に対して１ライ
ン分のデータの転送の開始を指示する信号であり、この
信号ＳＧがトリガとなり、受像素子３３に入力するセン
サクロックＣ１に同期して１ライン分のセンサデータＳ
Ｄが、Ａ／Ｄ変換部３４を介してセンサ制御部３５に順
に転送される。転送されたセンサデータＳＤは、センサ
クロックＣ１に同期してラッチ回路３５1 にラッチされ
る。そのラッチされたセンサデータＳＤは、センサクロ
ックＣ１に同期してラインメモリ３５2 に順に書込まれ
る。
ＣＲは上位装置１からの読取り指示に基づき、機構制御
部４０で駆動系４１を制御する。制御された駆動系４１
は帳票２を搬送し、帳票２が搬送路上を移動する。帳票
２が光源３１の下を通過するとき、光源３１から投光さ
れた光が帳票２の表面で反射し、帳票２のイメージがレ
ンズ３２を介して受像素子３３に集められる。受像素子
３３により、帳票２のイメージがアナログセンサデータ
ＳＡに変換される。Ａ／Ｄ変換部３４において、センサ
データＳＡはデジタルセンサデータＳＤに変換され、第
１の実施形態と同様、図２のシフトゲート信号ＳＧの指
示するタイミングで、センサ制御部３５に転送される。
シフトゲート信号ＳＧは、受像素子３３に対して１ライ
ン分のデータの転送の開始を指示する信号であり、この
信号ＳＧがトリガとなり、受像素子３３に入力するセン
サクロックＣ１に同期して１ライン分のセンサデータＳ
Ｄが、Ａ／Ｄ変換部３４を介してセンサ制御部３５に順
に転送される。転送されたセンサデータＳＤは、センサ
クロックＣ１に同期してラッチ回路３５1 にラッチされ
る。そのラッチされたセンサデータＳＤは、センサクロ
ックＣ１に同期してラインメモリ３５2 に順に書込まれ
る。
【００２８】１ライン分のセンサデータＳＤがラインメ
モリ３５2 に書込まれた時点で、そのセンサデータＳＤ
のうちの有効画素のデータが、イメージデータＩm とし
てイメージメモリ５０に転送される。センサ制御部３５
からイメージメモリ５０へのデータ転送は、第１の実施
形態と同様、図６のタイミングで行なわれる。センサ制
御部３５中のセンサ制御回路３５5 は、１ライン分のセ
ンサデータＳＤにおける最終有効画素がラインメモリ３
５2 に書込まれたタイミングで、ラインメモリ３５2 か
らデータを読出してよいことを示すデータセット信号Ｄ
set を有効にする。データセット信号Ｄset が有効にな
ることにより、センサ制御回路３５5 は、イメージメモ
リ５０内のライトＸアドレス５０3 を０にクリアするラ
イトＸアドレスクリア信号ＣＬＲ3 を、イメージメモリ
クロックＣ２の１パルス分出力すると共に、ラインメモ
リ３５2 のデータが有効であることを示すデータイネー
ブル信号Ｅを有効にする。
モリ３５2 に書込まれた時点で、そのセンサデータＳＤ
のうちの有効画素のデータが、イメージデータＩm とし
てイメージメモリ５０に転送される。センサ制御部３５
からイメージメモリ５０へのデータ転送は、第１の実施
形態と同様、図６のタイミングで行なわれる。センサ制
御部３５中のセンサ制御回路３５5 は、１ライン分のセ
ンサデータＳＤにおける最終有効画素がラインメモリ３
５2 に書込まれたタイミングで、ラインメモリ３５2 か
らデータを読出してよいことを示すデータセット信号Ｄ
set を有効にする。データセット信号Ｄset が有効にな
ることにより、センサ制御回路３５5 は、イメージメモ
リ５０内のライトＸアドレス５０3 を０にクリアするラ
イトＸアドレスクリア信号ＣＬＲ3 を、イメージメモリ
クロックＣ２の１パルス分出力すると共に、ラインメモ
リ３５2 のデータが有効であることを示すデータイネー
ブル信号Ｅを有効にする。
【００２９】データイネーブル信号Ｅが有効な期間、イ
メージメモリクロックＣ２に同期して、ラインメモリ３
５2 上のセンサデータＳＤが順に読出されてラッチ回路
３５3 にラッチされる。ラッチ回路３５3 にラッチされ
たセンサデータＳＤは、イメージメモリクロックＣ２に
同期して順に、イメージメモリ回路５０1 のライトＸア
ドレスカウンタ５０3 及びライトＹアドレスカウンタ５
０4 によって設定されたアドレスに書込まれる。ただ
し、この書込時に、イメージメモリ回路５０1 のリフレ
ッシュサイクルに入った場合、リフレッシュが優先され
るので、メモリ制御回路５０9 は、ウエイト信号Ｓｗを
有効にする。これにより、イメージメモリクロックＣ２
が停止し、ラッチ回路３５3 とライトＸアドレスカウン
タ５０3 及びライトＹアドレスカウンタ５０4 の動作が
停止し、書込がウエイト状態となる。このウエイト状態
で、イメージメモリ回路５０1 のリフレッシュが行なわ
れる。
メージメモリクロックＣ２に同期して、ラインメモリ３
５2 上のセンサデータＳＤが順に読出されてラッチ回路
３５3 にラッチされる。ラッチ回路３５3 にラッチされ
たセンサデータＳＤは、イメージメモリクロックＣ２に
同期して順に、イメージメモリ回路５０1 のライトＸア
ドレスカウンタ５０3 及びライトＹアドレスカウンタ５
０4 によって設定されたアドレスに書込まれる。ただ
し、この書込時に、イメージメモリ回路５０1 のリフレ
ッシュサイクルに入った場合、リフレッシュが優先され
るので、メモリ制御回路５０9 は、ウエイト信号Ｓｗを
有効にする。これにより、イメージメモリクロックＣ２
が停止し、ラッチ回路３５3 とライトＸアドレスカウン
タ５０3 及びライトＹアドレスカウンタ５０4 の動作が
停止し、書込がウエイト状態となる。このウエイト状態
で、イメージメモリ回路５０1 のリフレッシュが行なわ
れる。
【００３０】データイネーブル信号Ｅが有効な期間にお
いて、ライトＸアドレスカウンタ５０3 は、イメージメ
モリ回路５０1 のアドレスをインクリメントしながら設
定していく共に、書込画素をカウントすることになるの
で、該ライトＸアドレスカウンタ５０3 のアドレスをデ
コードすることにより、メモリ制御回路５０9 は、１ラ
イン分の最後のデータを書込んでいることを認識するこ
とができる。最後のデータを書込んでいることを認識し
た場合、メモリ制御回路５０9 は、ラッチ回路３５3 か
ら読出しているデータがその最後のデータであることを
示すデータエンド信号Ｄend を有効にする。センサ制御
回路３５5 はデータエンド信号Ｄend が有効になったこ
とを検出してデータイネーブル信号Ｅを無効にする。こ
れにより、１ライン分のセンサデータＳＤの有効分が、
イメージメモリ回路５０1 に書込まれる。
いて、ライトＸアドレスカウンタ５０3 は、イメージメ
モリ回路５０1 のアドレスをインクリメントしながら設
定していく共に、書込画素をカウントすることになるの
で、該ライトＸアドレスカウンタ５０3 のアドレスをデ
コードすることにより、メモリ制御回路５０9 は、１ラ
イン分の最後のデータを書込んでいることを認識するこ
とができる。最後のデータを書込んでいることを認識し
た場合、メモリ制御回路５０9 は、ラッチ回路３５3 か
ら読出しているデータがその最後のデータであることを
示すデータエンド信号Ｄend を有効にする。センサ制御
回路３５5 はデータエンド信号Ｄend が有効になったこ
とを検出してデータイネーブル信号Ｅを無効にする。こ
れにより、１ライン分のセンサデータＳＤの有効分が、
イメージメモリ回路５０1 に書込まれる。
【００３１】なお、ラインメモリ３５2 からデータを読
出しを行っている場合も、Ａ／Ｄ変換部３４を介した受
像素子３３からのセンサデータＳＤを止めることができ
ないので、センサデータＳＤはラインメモリ３５2 に継
続的に書込まれていく。ここで本実施形態では、センサ
クロックＣ１の周期Ｔ１とイメージメモリクロックＣ２
の周期Ｔ２の関係を、次の（２）式の条件を満足するよ
うにしている。 Ｔ１×（Ｇ１＋Ｇ２）＞Ｔ２×（Ｇ１＋Ｗｔ） ・・・（２） 但し、Ｇ１；受像素子３３の主走査の有効画素数 Ｇ２；受像素子３３の主走査の無効画素数 Ｗｔ；１ライン当たりのウエイト数 このようにすると、ラインメモリ３５2 からセンサデー
タＳＤを読出す前に、そのデータが上書されること事が
ない。即ち、先にラインメモリ３５2 の０番地からイメ
ージメモリクロックＣ２に同期して読出しが始まった後
に、センサクロックＣ１に同期してラインメモリ３５2
の０番地からの書込が始まるので、書込アドレスが読出
しアドレスに追付くことは有り得ない。即ち、センサデ
ータＳＤが、読出される前に上書されない。
出しを行っている場合も、Ａ／Ｄ変換部３４を介した受
像素子３３からのセンサデータＳＤを止めることができ
ないので、センサデータＳＤはラインメモリ３５2 に継
続的に書込まれていく。ここで本実施形態では、センサ
クロックＣ１の周期Ｔ１とイメージメモリクロックＣ２
の周期Ｔ２の関係を、次の（２）式の条件を満足するよ
うにしている。 Ｔ１×（Ｇ１＋Ｇ２）＞Ｔ２×（Ｇ１＋Ｗｔ） ・・・（２） 但し、Ｇ１；受像素子３３の主走査の有効画素数 Ｇ２；受像素子３３の主走査の無効画素数 Ｗｔ；１ライン当たりのウエイト数 このようにすると、ラインメモリ３５2 からセンサデー
タＳＤを読出す前に、そのデータが上書されること事が
ない。即ち、先にラインメモリ３５2 の０番地からイメ
ージメモリクロックＣ２に同期して読出しが始まった後
に、センサクロックＣ１に同期してラインメモリ３５2
の０番地からの書込が始まるので、書込アドレスが読出
しアドレスに追付くことは有り得ない。即ち、センサデ
ータＳＤが、読出される前に上書されない。
【００３２】ライトＹアドレスカウンタ５０4 を１つ増
加させて、以上のような動作を繰り返すことで、帳票２
のイメージ全体のイメージデータＩm が、イメージメモ
リ５０に格納される。前処理部３７は、帳票２のイメー
ジデータＩm の格納されたイメージメモリ５０から、１
文字分の文字パターンを切出す。即ち、前処理部３７
は、リードＸアドレスカウンタ５０5 とリードＹアドレ
スカウンタ５０6 に、ＸアドレスＡｘとＹアドレスＡｙ
をそれぞれセットし、所望の領域のイメージデータＩm
を読出し制御回路５０10を介して読出し、その読出した
イメージデータＩm から、１文字分の文字パターンデー
タを切出す。なお、イメージメモリ回路５０1 に対する
書込と読出し動作は独立であるため、セレクタ５０8 は
切り替え信号Ｗ／Ｒ信号に基づき、ライトアドレスとリ
ードアドレスを切り替えてイメージメモリ回路５０1 に
与える。前処理部３７は切出した文字パターンデータを
文字認識部３８に送り、文字認識部３８が文字認識を行
う。文字認識結果は、主制御部３９を介して上位装置１
に通信される。
加させて、以上のような動作を繰り返すことで、帳票２
のイメージ全体のイメージデータＩm が、イメージメモ
リ５０に格納される。前処理部３７は、帳票２のイメー
ジデータＩm の格納されたイメージメモリ５０から、１
文字分の文字パターンを切出す。即ち、前処理部３７
は、リードＸアドレスカウンタ５０5 とリードＹアドレ
スカウンタ５０6 に、ＸアドレスＡｘとＹアドレスＡｙ
をそれぞれセットし、所望の領域のイメージデータＩm
を読出し制御回路５０10を介して読出し、その読出した
イメージデータＩm から、１文字分の文字パターンデー
タを切出す。なお、イメージメモリ回路５０1 に対する
書込と読出し動作は独立であるため、セレクタ５０8 は
切り替え信号Ｗ／Ｒ信号に基づき、ライトアドレスとリ
ードアドレスを切り替えてイメージメモリ回路５０1 に
与える。前処理部３７は切出した文字パターンデータを
文字認識部３８に送り、文字認識部３８が文字認識を行
う。文字認識結果は、主制御部３９を介して上位装置１
に通信される。
【００３３】以上のように、この第２の実施形態によれ
ば、イメージメモリ５０とＡ／Ｄ変換部３４の間にセン
サ制御部３５を設け、そのセンサ制御部３５には、１ラ
イン分のセンサデータＳＤを格納するラインメモリ３５
2 を備えている。そして、同センサクロックＣ１に同期
してラインメモリ３５2 にセンサデータＳＤを格納し、
イメージメモリクロックＣ２に同期して、ラインメモリ
３５2 からセンサデータＳＤを読出してイメージメモリ
回路５０1 に格納するようにしている。そのため、イメ
ージメモリ５０の動作を、受像素子３３の性能に依存し
たセンサクロックＣ１から独立させることができ、イメ
ージメモリ５０の動作を高速化できる。また、使用する
受像素子３３を変更する場合にも、センサ制御部３５が
受像素子３３に依存する部分を吸収しているので、変更
回路はセンサ制御部３５だけですみ、イメージメモリ５
０の汎用化が可能である。
ば、イメージメモリ５０とＡ／Ｄ変換部３４の間にセン
サ制御部３５を設け、そのセンサ制御部３５には、１ラ
イン分のセンサデータＳＤを格納するラインメモリ３５
2 を備えている。そして、同センサクロックＣ１に同期
してラインメモリ３５2 にセンサデータＳＤを格納し、
イメージメモリクロックＣ２に同期して、ラインメモリ
３５2 からセンサデータＳＤを読出してイメージメモリ
回路５０1 に格納するようにしている。そのため、イメ
ージメモリ５０の動作を、受像素子３３の性能に依存し
たセンサクロックＣ１から独立させることができ、イメ
ージメモリ５０の動作を高速化できる。また、使用する
受像素子３３を変更する場合にも、センサ制御部３５が
受像素子３３に依存する部分を吸収しているので、変更
回路はセンサ制御部３５だけですみ、イメージメモリ５
０の汎用化が可能である。
【００３４】一方、イメージメモリクロックＣ２を停止
させるために、メモリ制御回路５０9 とゲート５０6 と
でウエイト手段を形成し、イメージメモリ回路５０1 が
リフレッシュサイクルに入った時に、イメージデータを
イメージメモリ５０に書込む動作をウエイトさせるよう
にしたので、イメージメモリ回路５０1 にＤＲＡＭを使
用した場合でも、一般的なリフレッシュ方式のＣＢＲを
採用できる。さらに、センサクロックＣ１の周期Ｔ１と
イメージメモリクロックＣ２の周期Ｔ２の関係を（２）
式の条件に設定しているので、ラインメモリ３５2 に書
込まれたデータが、読出される前に上書されることがな
いので、ラインメモリ３５2 は１ライン分だけのセンサ
データＳＤを格納すればよい。即ち、ラインメモリ３５
2 の規模を小さくできる。なお、本発明は、上記実施形
態に限定されず種々の変形が可能である。上記実施形態
ではＯＣＲについて説明しているが、本発明は、受像素
子を利用してイメージデータメモリに取り込む必要のあ
るＯＡ機器のファイリング装置或いはイメージスキャナ
等にも適用できる。
させるために、メモリ制御回路５０9 とゲート５０6 と
でウエイト手段を形成し、イメージメモリ回路５０1 が
リフレッシュサイクルに入った時に、イメージデータを
イメージメモリ５０に書込む動作をウエイトさせるよう
にしたので、イメージメモリ回路５０1 にＤＲＡＭを使
用した場合でも、一般的なリフレッシュ方式のＣＢＲを
採用できる。さらに、センサクロックＣ１の周期Ｔ１と
イメージメモリクロックＣ２の周期Ｔ２の関係を（２）
式の条件に設定しているので、ラインメモリ３５2 に書
込まれたデータが、読出される前に上書されることがな
いので、ラインメモリ３５2 は１ライン分だけのセンサ
データＳＤを格納すればよい。即ち、ラインメモリ３５
2 の規模を小さくできる。なお、本発明は、上記実施形
態に限定されず種々の変形が可能である。上記実施形態
ではＯＣＲについて説明しているが、本発明は、受像素
子を利用してイメージデータメモリに取り込む必要のあ
るＯＡ機器のファイリング装置或いはイメージスキャナ
等にも適用できる。
【００３５】
【発明の効果】以上詳細に説明したように、第１の発明
によれば、センサアドレス手段と制御回路とラインメモ
リとを備えたセンサ制御部を設け、そのラインメモリ
は、センサクロックに同期してデジタルセンサデータを
順に書込み、イメージメモリクロックに同期してその書
込まれたセンサデータを順に読出す構成としているの
で、イメージメモリはセンサクロックに依存しなくな
り、イメージメモリにおける動作を高速化できる。ま
た、センサクロックに依存する部分が、すべてセンサ制
御部に吸収されるので、イメージメモリが汎用化でき
る。第２の発明によれば、第１の発明におけるセンサク
ロックの周期Ｔ１とイメージメモリクロックの周期Ｔ２
の関係をＴ１＞Ｔ２としているので、センサ制御部にお
けるラインメモリを最小限にすることができる。第３の
発明によれば、第１の発明にウエイト手段を設けている
ので、イメージメモリにＤＲＡＭを用いた場合に、一般
的なリフレッシュ方法のＣＢＲを採用できるようにな
る。第４の発明によれば、第３の発明におけるセンサク
ロックの周期Ｔ１とイメージメモリクロックの周期Ｔ２
の関係を、Ｔ１×（Ｇ１＋Ｇ２）＞Ｔ２×（Ｇ１＋Ｗ
ｔ）にしているので、第３の発明におけるセンサ制御部
中のラインメモリが１ライン分だけで済む。
によれば、センサアドレス手段と制御回路とラインメモ
リとを備えたセンサ制御部を設け、そのラインメモリ
は、センサクロックに同期してデジタルセンサデータを
順に書込み、イメージメモリクロックに同期してその書
込まれたセンサデータを順に読出す構成としているの
で、イメージメモリはセンサクロックに依存しなくな
り、イメージメモリにおける動作を高速化できる。ま
た、センサクロックに依存する部分が、すべてセンサ制
御部に吸収されるので、イメージメモリが汎用化でき
る。第２の発明によれば、第１の発明におけるセンサク
ロックの周期Ｔ１とイメージメモリクロックの周期Ｔ２
の関係をＴ１＞Ｔ２としているので、センサ制御部にお
けるラインメモリを最小限にすることができる。第３の
発明によれば、第１の発明にウエイト手段を設けている
ので、イメージメモリにＤＲＡＭを用いた場合に、一般
的なリフレッシュ方法のＣＢＲを採用できるようにな
る。第４の発明によれば、第３の発明におけるセンサク
ロックの周期Ｔ１とイメージメモリクロックの周期Ｔ２
の関係を、Ｔ１×（Ｇ１＋Ｇ２）＞Ｔ２×（Ｇ１＋Ｗ
ｔ）にしているので、第３の発明におけるセンサ制御部
中のラインメモリが１ライン分だけで済む。
【図１】本発明の第１の実施形態を示すＯＣＲの構成ブ
ロック図である。
ロック図である。
【図２】従来のＯＣＲの基本構成を示すブロック図であ
る。
る。
【図３】図２中のイメージメモリの内部を示す構成ブロ
ック図である。
ック図である。
【図４】図２によるセンサデータの転送タイミングを説
明するタイムチャートである。
明するタイムチャートである。
【図５】図１中のセンサ制御部とイメージメモリの構成
ブロック図である。
ブロック図である。
【図６】図１のセンサ制御部からイメージメモリへのデ
ータ転送を説明するタイムチャートである。
ータ転送を説明するタイムチャートである。
【図７】本発明の第２の実施形態を示すＯＣＲの構成ブ
ロック図である。
ロック図である。
【図８】図７中のセンサ制御部とイメージメモリの構成
ブロック図である。
ブロック図である。
１ 上位装置 ２ 帳票 ３１ 光源 ３２ レンズ ３３ 受像素子 ３４ Ａ／Ｄ変換部 ３５ センサ制御部 ３６，５０ イメージメモリ ３５2 ラインメモリ ３５4 センサアドレス手段 ３５5 センサ制御回路 ３６1 ，５０1 イメージメモリ回路 ３６8 ，５０9 メモリ制御回路 Ｃ１ センサクロック Ｃ２ イメージメモリクロック Ｓｗ ウエイト信号
Claims (4)
- 【請求項１】 帳票の光学的イメージを光電変換して画
素毎のアナログセンサデータを生成し、それをセンサク
ロックに同期して順次出力することで主走査されたアナ
ログセンサデータを出力する受像素子と、前記各アナロ
グセンサデータをデジタルセンサデータに変換して転送
するアナログ／デジタル変換部と、前記転送されたデジ
タルセンサデータを格納するイメージメモリとを備え、
前記帳票全面の画素の前記デジタルセンサデータをイメ
ージデータとして前記イメージメモリに書込むイメージ
データの書込制御機構において、 前記アナログ／デジタル変換部と前記イメージメモリと
の間に接続され、前記受像素子における主走査分のアド
レスを前記センサクロックに基づき生成するセンサアド
レス手段と、該主走査分のアドレスに基づき前記転送の
タイミングを制御する制御回路と、入出力が非同期で行
える機能を有し前記アナログ／デジタル変換部からのデ
ジタルセンサデータを複数格納するラインメモリとを備
えたセンサ制御部を設け、 前記ラインメモリは、前記センサクロックに同期して前
記デジタルセンサデータを順に書込み、前記センサクロ
ックとは異なる速度であり前記イメージメモリにおける
動作を司るイメージメモリクロックに同期してその書込
まれたデジタルセンサデータを順に読出す構成とし、 前記イメージメモリは、前記ラインメモリから読出され
たデジタルセンサデータを前記イメージメモリクロック
に同期して書込む構成にしたことを特徴とするイメージ
データの書込制御機構。 - 【請求項２】 前記センサクロックの周期Ｔ１と前記イ
メージメモリクロックの周期Ｔ２の関係は、 Ｔ１＞Ｔ２ を満たし、前記ラインメモリは、前記デジタルセンサデ
ータの前記受像素子の前記主走査における最終有効画素
が書込まれた後、該書込まれた１ライン分のデジタルセ
ンサデータを順に読出す構成にしたことを特徴とする請
求項１記載のイメージデータの書込制御機構。 - 【請求項３】 前記ラインメモリからのデジタルセンサ
データの読出しと、前記イメージメモリにおける該デジ
タルセンサデータの書込とをウエイトさせるために、前
記イメージクロックを一時的に止めるウエイト手段を設
けたことを特徴とする請求項１記載のイメージデータの
書込制御機構。 - 【請求項４】 前記センサクロックの周期Ｔ１と前記イ
メージメモリクロックの周期Ｔ２の関係は、前記主走査
における有効画素数をＧ１、無効画素数をＧ２、前記ラ
インメモリにおける１ライン当たりのウエイト数をＷｔ
とすると、 Ｔ１×（Ｇ１＋Ｇ２）＞Ｔ２×（Ｇ１＋Ｗｔ） を満たし、 前記ラインメモリは、前記デジタルセンサデータの前記
受像素子の前記主走査における最終有効画素が書込まれ
た後、該書込まれた１ライン分のデジタルセンサデータ
を順に読出す構成にしたことを特徴とする請求項３記載
のイメージデータの書込制御機構。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25332695A JP3152869B2 (ja) | 1995-09-29 | 1995-09-29 | イメージデータの書込み制御機構 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25332695A JP3152869B2 (ja) | 1995-09-29 | 1995-09-29 | イメージデータの書込み制御機構 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0997307A true JPH0997307A (ja) | 1997-04-08 |
| JP3152869B2 JP3152869B2 (ja) | 2001-04-03 |
Family
ID=17249756
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25332695A Expired - Fee Related JP3152869B2 (ja) | 1995-09-29 | 1995-09-29 | イメージデータの書込み制御機構 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3152869B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001283208A (ja) * | 2000-03-31 | 2001-10-12 | Nidec Copal Corp | 画像取込装置 |
-
1995
- 1995-09-29 JP JP25332695A patent/JP3152869B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001283208A (ja) * | 2000-03-31 | 2001-10-12 | Nidec Copal Corp | 画像取込装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3152869B2 (ja) | 2001-04-03 |
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