JPH1075344A - データ処理装置 - Google Patents
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- JPH1075344A JPH1075344A JP8231038A JP23103896A JPH1075344A JP H1075344 A JPH1075344 A JP H1075344A JP 8231038 A JP8231038 A JP 8231038A JP 23103896 A JP23103896 A JP 23103896A JP H1075344 A JPH1075344 A JP H1075344A
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Abstract
(57)【要約】
【課題】 書き込みクロックと読み出しクロックの周波
数が異なるＬＩＦＯメモリのアドレス制御を簡略化す
る。 【解決手段】 読み出しカウンタ２００は比較的高い周
波数の読み出しクロックｆR をカウントし、書き込みカ
ウンタ２０１は比較的低い書き込みクロックｆWをカウ
ントする。除算器２０５はクロック比（ｆR ／ｆW ）を
算出し、コンパレータ２０６はクロックｆR 、ｆW を比
較する。演算回路２０８はクロック比（ｆR ／ｆW ）と
クロックｆR 、ｆW の大小に基づいてＬＩＦＯメモリア
レイ１０１に対する書き込み及び読み出しが可能か否か
を判定し、判定結果に基づいてライトイネーブル信号XL
IFOWE とリードイネーブル信号XLIFORE をアクティブに
する。
数が異なるＬＩＦＯメモリのアドレス制御を簡略化す
る。 【解決手段】 読み出しカウンタ２００は比較的高い周
波数の読み出しクロックｆR をカウントし、書き込みカ
ウンタ２０１は比較的低い書き込みクロックｆWをカウ
ントする。除算器２０５はクロック比（ｆR ／ｆW ）を
算出し、コンパレータ２０６はクロックｆR 、ｆW を比
較する。演算回路２０８はクロック比（ｆR ／ｆW ）と
クロックｆR 、ｆW の大小に基づいてＬＩＦＯメモリア
レイ１０１に対する書き込み及び読み出しが可能か否か
を判定し、判定結果に基づいてライトイネーブル信号XL
IFOWE とリードイネーブル信号XLIFORE をアクティブに
する。
Description
【０００１】
【発明の属する技術分野】本発明は、画像データの１ラ
イン分以上の容量を有するメモリアレイに対してＬＩＦ
Ｏ（Last In First Out ）で書き込み及び読み出しを行
うデータ処理装置に関し、特に書き込みクロックと読み
出しクロックの周波数が異なるＬＩＦＯメモリのデータ
処理装置に関する。
イン分以上の容量を有するメモリアレイに対してＬＩＦ
Ｏ（Last In First Out ）で書き込み及び読み出しを行
うデータ処理装置に関し、特に書き込みクロックと読み
出しクロックの周波数が異なるＬＩＦＯメモリのデータ
処理装置に関する。
【０００２】
【従来の技術】この種のＬＩＦＯメモリとしては、例え
ば三菱電機株式会社のデジタルＡＳＳＰ、Ｍ６６２５０
Ｐ／ＦＰが知られている。このメモリはＦＩＦＯ（Firs
t In First Out）モードとＬＩＦＯモードが切り換え可
能な５１２０ワード長×８ビットで構成され、ＬＩＦＯ
モード時にはデータ読み出し用のリードアドレスカウン
タの初期値がトグル状に設定される。すなわち、先頭ア
ドレス設定無しの場合には先頭の０番地又は最終の５１
１９番地に設定され、先頭アドレスｍが設定された場合
にはｍ番地又は（５１１９−ｍ）番地に設定される。
ば三菱電機株式会社のデジタルＡＳＳＰ、Ｍ６６２５０
Ｐ／ＦＰが知られている。このメモリはＦＩＦＯ（Firs
t In First Out）モードとＬＩＦＯモードが切り換え可
能な５１２０ワード長×８ビットで構成され、ＬＩＦＯ
モード時にはデータ読み出し用のリードアドレスカウン
タの初期値がトグル状に設定される。すなわち、先頭ア
ドレス設定無しの場合には先頭の０番地又は最終の５１
１９番地に設定され、先頭アドレスｍが設定された場合
にはｍ番地又は（５１１９−ｍ）番地に設定される。
【０００３】また、このメモリは、外部からの同期信号
をトリガとして、書き込みイネーブル信号がアクティブ
の時に所定周波数の書き込みクロックにより書き込みア
ドレスを順次更新して書き込みを行うと共に、読み出し
イネーブル信号がアクティブの時に読み出し時には書き
込みクロックとは異なる周波数の読み出しクロックによ
り読み出しアドレスを順次更新して読み出しを行うよう
に構成されている。
をトリガとして、書き込みイネーブル信号がアクティブ
の時に所定周波数の書き込みクロックにより書き込みア
ドレスを順次更新して書き込みを行うと共に、読み出し
イネーブル信号がアクティブの時に読み出し時には書き
込みクロックとは異なる周波数の読み出しクロックによ
り読み出しアドレスを順次更新して読み出しを行うよう
に構成されている。
【０００４】
【発明が解決しようとする課題】しかしながら、上記従
来例では、書き込みクロックと読み出しクロックの周波
数が異なるので、ライン間の上書きが発生しないように
するためにアドレス管理を行わなければならないので、
アドレス制御が煩雑になるという問題点がある。
来例では、書き込みクロックと読み出しクロックの周波
数が異なるので、ライン間の上書きが発生しないように
するためにアドレス管理を行わなければならないので、
アドレス制御が煩雑になるという問題点がある。
【０００５】本発明は上記従来の問題点に鑑み、書き込
みクロックと読み出しクロックの周波数が異なるＬＩＦ
Ｏメモリのアドレス制御を簡略化することができるデー
タ処理装置を提供することを目的とする。
みクロックと読み出しクロックの周波数が異なるＬＩＦ
Ｏメモリのアドレス制御を簡略化することができるデー
タ処理装置を提供することを目的とする。
【０００６】
【課題を解決するための手段】第１の手段は上記目的を
達成するために、少なくとも１ライン分の画像データ容
量を有し、書き込みイネーブル信号がアクティブの時に
所定周波数の書き込みクロックにより書き込みアドレス
を順次更新して書き込みを行うと共に、読み出しイネー
ブル信号がアクティブの時に読み出す時には書き込みク
ロックとは異なる周波数の読み出しクロックにより読み
出しアドレスを順次更新して読み出しを行うＬＩＦＯメ
モリと、前記書き込みクロックと読み出しクロックの速
度比を検出するクロック速度比検出手段と、前記書き込
みクロックと読み出しクロックの速度を比較するクロッ
ク速度比較手段と、前記クロック速度比検出手段の検出
結果及びクロック速度比較手段の比較結果に基づいて前
記ＬＩＦＯメモリに対する書き込み及び読み出しが可能
か否かを判定し、判定結果に基づいて前記書き込みイネ
ーブル信号及び読み出しイネーブル信号をアクティブに
する制御手段とを備えたことを特徴とする。
達成するために、少なくとも１ライン分の画像データ容
量を有し、書き込みイネーブル信号がアクティブの時に
所定周波数の書き込みクロックにより書き込みアドレス
を順次更新して書き込みを行うと共に、読み出しイネー
ブル信号がアクティブの時に読み出す時には書き込みク
ロックとは異なる周波数の読み出しクロックにより読み
出しアドレスを順次更新して読み出しを行うＬＩＦＯメ
モリと、前記書き込みクロックと読み出しクロックの速
度比を検出するクロック速度比検出手段と、前記書き込
みクロックと読み出しクロックの速度を比較するクロッ
ク速度比較手段と、前記クロック速度比検出手段の検出
結果及びクロック速度比較手段の比較結果に基づいて前
記ＬＩＦＯメモリに対する書き込み及び読み出しが可能
か否かを判定し、判定結果に基づいて前記書き込みイネ
ーブル信号及び読み出しイネーブル信号をアクティブに
する制御手段とを備えたことを特徴とする。
【０００７】第２の手段は、第１の手段において前記制
御手段が画像データの１ラインの同期信号毎に書き込み
及び読み出しが可能か否かを判定することを特徴とす
る。
御手段が画像データの１ラインの同期信号毎に書き込み
及び読み出しが可能か否かを判定することを特徴とす
る。
【０００８】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を説明する。図１は本発明んぼ一実施形態に係
るデータ処理装置が適用された複写機を示す構成図、図
２は図１の画像処理部の要部を示すブロック図、図３は
図２の画像処理部に追加されるデータ処理装置を示すブ
ロック図、図４は図３のＬＩＦＯメモリの書き込み及び
読み出しを示す説明図、図５は図３の外部制御回路を詳
細に示すブロック図、図６は図３のデータ処理装置の主
要信号を示すタイミングチャート、図７は図３のデータ
処理装置の書き込み処理及び読み出し処理を説明するた
めのタイミングチャートである。
施の形態を説明する。図１は本発明んぼ一実施形態に係
るデータ処理装置が適用された複写機を示す構成図、図
２は図１の画像処理部の要部を示すブロック図、図３は
図２の画像処理部に追加されるデータ処理装置を示すブ
ロック図、図４は図３のＬＩＦＯメモリの書き込み及び
読み出しを示す説明図、図５は図３の外部制御回路を詳
細に示すブロック図、図６は図３のデータ処理装置の主
要信号を示すタイミングチャート、図７は図３のデータ
処理装置の書き込み処理及び読み出し処理を説明するた
めのタイミングチャートである。
【０００９】図１に示す複写機１は概略的に、原稿を読
み取る画像読み取り部２と、画像読み取り部２により読
み取られた画像信号を処理する信号処理部３と、信号処
理部３により処理された画像信号に基づいて画像を用紙
に印刷する画像印刷部４により構成されている。より詳
細には、画像読み取り部２ではコンタクトガラス５上の
原稿は、ライン光源６と第１反射ミラー７を有する第１
走査ユニット８と、第２反射ミラー９、第３反射ミラー
１０を有する第２走査ユニット１１と、結像光学系１２
とＣＣＤセンサ１３により走査されて光電変換される。
み取る画像読み取り部２と、画像読み取り部２により読
み取られた画像信号を処理する信号処理部３と、信号処
理部３により処理された画像信号に基づいて画像を用紙
に印刷する画像印刷部４により構成されている。より詳
細には、画像読み取り部２ではコンタクトガラス５上の
原稿は、ライン光源６と第１反射ミラー７を有する第１
走査ユニット８と、第２反射ミラー９、第３反射ミラー
１０を有する第２走査ユニット１１と、結像光学系１２
とＣＣＤセンサ１３により走査されて光電変換される。
【００１０】信号処理部３では、ＣＣＤセンサ１３によ
り光電変換された画像信号がアンプ１４を介してＡＤＣ
（Ａ／Ｄコンバータ）１５によりデジタル信号に変換さ
れ、画像処理部１６、バッファメモリ１７、書き込み制
御部１８及びＬＤ（レーザダイオード）変調部１９を介
して画像印刷部４に出力される。
り光電変換された画像信号がアンプ１４を介してＡＤＣ
（Ａ／Ｄコンバータ）１５によりデジタル信号に変換さ
れ、画像処理部１６、バッファメモリ１７、書き込み制
御部１８及びＬＤ（レーザダイオード）変調部１９を介
して画像印刷部４に出力される。
【００１１】画像印刷部４ではＬＤ２０により画像信号
に応じて変調されたレーザ光がコリメータレンズ２１、
シリンドリカルレンズ２２及びポリゴンミラー２３によ
り主走査方向に等角速度で偏向され、次いでｆθレンズ
２４により等速度に補正され、次いで反射ミラー２５に
より感光体２６の方向に反射されて感光体２６上に潜像
が形成される。また、このレーザ光は同期検知器２７に
より検知され、同期検知信号ＤＥＴＰとして書き込み制
御部１８にフィードバックされる。なお、感光体２６上
に形成された潜像は公知の電子写真プロセスによりトナ
ー像に可視化され、用紙に転写されて定着される。
に応じて変調されたレーザ光がコリメータレンズ２１、
シリンドリカルレンズ２２及びポリゴンミラー２３によ
り主走査方向に等角速度で偏向され、次いでｆθレンズ
２４により等速度に補正され、次いで反射ミラー２５に
より感光体２６の方向に反射されて感光体２６上に潜像
が形成される。また、このレーザ光は同期検知器２７に
より検知され、同期検知信号ＤＥＴＰとして書き込み制
御部１８にフィードバックされる。なお、感光体２６上
に形成された潜像は公知の電子写真プロセスによりトナ
ー像に可視化され、用紙に転写されて定着される。
【００１２】このような構成において、画像読み取り部
２により読み取られた画像を画像印刷部４により用紙に
印刷する場合、信号処理部３は画像読み取り部２からの
入力速度と画像印刷部４に対する出力速度を調停する。
具体的には、画像読み取り部２は原稿画像を走査ユニッ
ト８、１１により副走査方向に走査して結像光学系１２
によりＣＣＤセンサ１３の受光面に結像するので、ＣＣ
Ｄセンサ１３は信号処理部３に対し、副走査方向に連続
する主走査ラインとしてドットマトリクスの画像データ
を出力する。
２により読み取られた画像を画像印刷部４により用紙に
印刷する場合、信号処理部３は画像読み取り部２からの
入力速度と画像印刷部４に対する出力速度を調停する。
具体的には、画像読み取り部２は原稿画像を走査ユニッ
ト８、１１により副走査方向に走査して結像光学系１２
によりＣＣＤセンサ１３の受光面に結像するので、ＣＣ
Ｄセンサ１３は信号処理部３に対し、副走査方向に連続
する主走査ラインとしてドットマトリクスの画像データ
を出力する。
【００１３】この時、ＣＣＤセンサ１３は１ラインの画
像データを、ライン同期信号ＬＳＹＮＣによりアドレス
をリセットした後、所定の画像クロックで１画素づつ出
力し、この場合、画像データは信号処理部３に対し、走
査ユニット８、１１の副走査速度やＣＣＤセンサ１３の
主走査方向の読み取り周期などに起因したライン周期で
１ラインずつ出力される。
像データを、ライン同期信号ＬＳＹＮＣによりアドレス
をリセットした後、所定の画像クロックで１画素づつ出
力し、この場合、画像データは信号処理部３に対し、走
査ユニット８、１１の副走査速度やＣＣＤセンサ１３の
主走査方向の読み取り周期などに起因したライン周期で
１ラインずつ出力される。
【００１４】そこで、信号処理部３ではこの１ラインず
つ入力する画像信号をアンプ１４により増幅してＡＤＣ
１５によりデジタル信号に変換した後、画像処理部１６
により明度補正、変倍、編集などの各種画像処理を行っ
てバッファメモリ１７に格納する。そして、書き込み制
御部１８が同期検知信号ＤＥＰＴに基づいてタイミング
制御信号を出力すると、バッファメモリ１７に格納され
た画像データが読み出され、書き込み制御部１８が範囲
制限やパターン合成などの各処理を行って画像印刷部４
の印刷に適正なタイミングでＬＤ変調部１９に出力す
る。
つ入力する画像信号をアンプ１４により増幅してＡＤＣ
１５によりデジタル信号に変換した後、画像処理部１６
により明度補正、変倍、編集などの各種画像処理を行っ
てバッファメモリ１７に格納する。そして、書き込み制
御部１８が同期検知信号ＤＥＰＴに基づいてタイミング
制御信号を出力すると、バッファメモリ１７に格納され
た画像データが読み出され、書き込み制御部１８が範囲
制限やパターン合成などの各処理を行って画像印刷部４
の印刷に適正なタイミングでＬＤ変調部１９に出力す
る。
【００１５】画像処理部１６は図２に示すようにバッフ
ァメモリ１７としてＦＩＦＯメモリ３１と、ＦＩＦＯメ
モリ３１に対してデータ書き込み、書き込みリセットを
行う画像入力部３０と、ＦＩＦＯメモリ３１に対してデ
ータ読み出し、読み出しリセットを行うと共に画像印刷
部４に対して画像書き込みを行う書き込み制御部１８を
有する。また、同期検知器２７により検知された同期検
知信号ＤＥＴＰは、書き込み制御部１８に印加されると
共に、位相変更回路３３を介して画像入力部３０に印加
される。
ァメモリ１７としてＦＩＦＯメモリ３１と、ＦＩＦＯメ
モリ３１に対してデータ書き込み、書き込みリセットを
行う画像入力部３０と、ＦＩＦＯメモリ３１に対してデ
ータ読み出し、読み出しリセットを行うと共に画像印刷
部４に対して画像書き込みを行う書き込み制御部１８を
有する。また、同期検知器２７により検知された同期検
知信号ＤＥＴＰは、書き込み制御部１８に印加されると
共に、位相変更回路３３を介して画像入力部３０に印加
される。
【００１６】ＦＩＦＯメモリ３１はドットマトリクスの
画像データの１ラインに満たない記憶容量を有し、書き
込みアドレスに対応するデータ書き込みと読み出しアド
レスに対応するデータ読み出しが独立して行われる。こ
の場合、画像入力部３０は書き込みアドレスを書き込み
開始信号から所定周期の書き込みクロックで順次インク
リメントすることによりＦＩＦＯメモリ３１に対して画
像データを書き込み、書き込み制御部１８は画像入力部
３０とは独立した読み出しクロックで、読み出しアドレ
スを読み出し開始信号から順次インクリメントすること
によりＦＩＦＯメモリ３１から画像データを読み出す。
画像データの１ラインに満たない記憶容量を有し、書き
込みアドレスに対応するデータ書き込みと読み出しアド
レスに対応するデータ読み出しが独立して行われる。こ
の場合、画像入力部３０は書き込みアドレスを書き込み
開始信号から所定周期の書き込みクロックで順次インク
リメントすることによりＦＩＦＯメモリ３１に対して画
像データを書き込み、書き込み制御部１８は画像入力部
３０とは独立した読み出しクロックで、読み出しアドレ
スを読み出し開始信号から順次インクリメントすること
によりＦＩＦＯメモリ３１から画像データを読み出す。
【００１７】上記構成は、例えば黒データを印刷する場
合に用いられ、図３に示すＬＩＦＯ回路１００は例えば
赤データを追加して２色印刷する場合に追加される。な
お、２色印刷を行う場合には、図１に示す感光体２６に
対して黒現像器と赤現像器が設けられ、図２に示す回路
により黒画像の潜像が感光体２６に形成されて黒現像器
により現像される。更に、例えばＬＥＤ等が設けられて
このＬＥＤが図３に示すＬＩＦＯ回路１００により駆動
されて赤用の潜像が感光体２６に形成され、この潜像が
赤現像器により現像される。そして、感光体２６上に形
成された黒、赤の各トナー像を用紙上で重畳するように
転写することにより、黒及び赤の２色画像が用紙に形成
される。
合に用いられ、図３に示すＬＩＦＯ回路１００は例えば
赤データを追加して２色印刷する場合に追加される。な
お、２色印刷を行う場合には、図１に示す感光体２６に
対して黒現像器と赤現像器が設けられ、図２に示す回路
により黒画像の潜像が感光体２６に形成されて黒現像器
により現像される。更に、例えばＬＥＤ等が設けられて
このＬＥＤが図３に示すＬＩＦＯ回路１００により駆動
されて赤用の潜像が感光体２６に形成され、この潜像が
赤現像器により現像される。そして、感光体２６上に形
成された黒、赤の各トナー像を用紙上で重畳するように
転写することにより、黒及び赤の２色画像が用紙に形成
される。
【００１８】図３に示すＬＩＦＯ回路１００は、１バン
ク構成のメモリアレイ１０１（バンク＃１）とコントロ
ール回路１０３を有し、コントロール回路１０３の制御
によりライトデータが入力バッファ１０４を介してメモ
リアレイ１０１に書き込まれ、また、メモリアレイ１０
１に書き込まれたデータがＬＩＦＯで読み出されてその
リードデータは出力バッファ１０５を介して出力され
る。
ク構成のメモリアレイ１０１（バンク＃１）とコントロ
ール回路１０３を有し、コントロール回路１０３の制御
によりライトデータが入力バッファ１０４を介してメモ
リアレイ１０１に書き込まれ、また、メモリアレイ１０
１に書き込まれたデータがＬＩＦＯで読み出されてその
リードデータは出力バッファ１０５を介して出力され
る。
【００１９】この場合、コントロール回路１０３は外部
制御回路１０６（図１の複写機のメインコントローラ）
から印加される次のような ・ライトリセット信号XLIFWRES ・ライトイネーブル信号XLIFOWE ・リードリセット信号XLIFRRES ・リードイネーブル信号XLIFORE ・ライトクロック信号LIFOWCK ・リードクロック信号LIFORCK に基づいて書き込みと読み出しを制御する。したがっ
て、図４に示すようにメモリアレイ１０１（バンク＃
１）に対して各ラインの画像データをＬＩＦＯで書き込
み、読み出すことができる。ここで、ライト（書き込
み）クロック信号LIFOWCK （以下、ｆW ）とリード（読
み出し）クロック信号LIFORCK （以下、ｆR ）の周波数
は異なる。
制御回路１０６（図１の複写機のメインコントローラ）
から印加される次のような ・ライトリセット信号XLIFWRES ・ライトイネーブル信号XLIFOWE ・リードリセット信号XLIFRRES ・リードイネーブル信号XLIFORE ・ライトクロック信号LIFOWCK ・リードクロック信号LIFORCK に基づいて書き込みと読み出しを制御する。したがっ
て、図４に示すようにメモリアレイ１０１（バンク＃
１）に対して各ラインの画像データをＬＩＦＯで書き込
み、読み出すことができる。ここで、ライト（書き込
み）クロック信号LIFOWCK （以下、ｆW ）とリード（読
み出し）クロック信号LIFORCK （以下、ｆR ）の周波数
は異なる。
【００２０】次に、図５を参照して外部制御回路１０６
について説明する。読み出しカウンタ２００はリセット
信号Ｒによりリセットされると図６、図７に示すように
比較的高い周波数の読み出しクロックｆR のカウントを
開始し、カウント値をＤ−Ｆ／Ｆ２０３のＤ端子に出力
する。また、書き込みカウンタ２０１はリセット信号Ｒ
によりリセットされると図６、図７に示すように比較的
低い書き込みクロックｆW のカウントを開始し、カウン
ト値をＤ−Ｆ／Ｆ２０４のＤ端子に出力する。
について説明する。読み出しカウンタ２００はリセット
信号Ｒによりリセットされると図６、図７に示すように
比較的高い周波数の読み出しクロックｆR のカウントを
開始し、カウント値をＤ−Ｆ／Ｆ２０３のＤ端子に出力
する。また、書き込みカウンタ２０１はリセット信号Ｒ
によりリセットされると図６、図７に示すように比較的
低い書き込みクロックｆW のカウントを開始し、カウン
ト値をＤ−Ｆ／Ｆ２０４のＤ端子に出力する。
【００２１】Ｄ−Ｆ／Ｆ２０３のＱ端子は除算器２０５
の分子入力端子Ａｒとコンパレータ２０６のＰ入力端子
に接続され、Ｄ−Ｆ／Ｆ２０４のＱ端子は除算器２０５
の分母入力端子Ｂｗとコンパレータ２０６のＱ入力端子
に接続されている。また、読み出しカウンタ２００と書
き込みカウンタ２０１の各リップルキャリー信号出力端
子ＲＣは、カウントリセット回路２０７に接続されると
共に、ＮＡＮＤゲート２０２を介してＤ−Ｆ／Ｆ２０
３、２０４のＴ端子と除算器２０５のＥＮ（イネーブ
ル）端子に接続されている。カウントリセット回路２０
７は書き込み／読み出しカウンタ２００、２０１のリッ
プルキャリー信号ＲＣ（パルス信号）が入力するとリセ
ット信号Ｒを書き込み／読み出しカウンタ２００、２０
１に印加する。
の分子入力端子Ａｒとコンパレータ２０６のＰ入力端子
に接続され、Ｄ−Ｆ／Ｆ２０４のＱ端子は除算器２０５
の分母入力端子Ｂｗとコンパレータ２０６のＱ入力端子
に接続されている。また、読み出しカウンタ２００と書
き込みカウンタ２０１の各リップルキャリー信号出力端
子ＲＣは、カウントリセット回路２０７に接続されると
共に、ＮＡＮＤゲート２０２を介してＤ−Ｆ／Ｆ２０
３、２０４のＴ端子と除算器２０５のＥＮ（イネーブ
ル）端子に接続されている。カウントリセット回路２０
７は書き込み／読み出しカウンタ２００、２０１のリッ
プルキャリー信号ＲＣ（パルス信号）が入力するとリセ
ット信号Ｒを書き込み／読み出しカウンタ２００、２０
１に印加する。
【００２２】このような構成において、読み出しカウン
タ２００の方が早くカウントを終了した場合、Ｄ−Ｆ／
Ｆ２０３では読み出しカウンタ２００のリップルキャリ
ー信号ＲＣにより読み出しカウンタ２００のカウント値
を保持し、更に次段の除算器２０５では、読み出しカウ
ンタ２００のカウント値が「ＦＦＦＦ」のときに書き込
みカウンタ２０１のカウント値が「ＣＥ８４」であれ
ば、次の演算式 ＦＦＦＦ／ＣＥ８４ により読み出しクロック／書き込みクロック周波数の
（ｆR ／ｆW ：クロック速度比）が求められる。また、
書き込みカウンタ２０１の方が早くカウントを終了した
場合、Ｄ−Ｆ／Ｆ２０４では書き込みカウンタ２０１の
リップルキャリー信号ＲＣ（パルス信号）により書き込
みカウンタ２０１のカウント値を保持し、更に次段の除
算器２０５ではｆR ／ｆW が求められる。また、コンパ
レータ２０６ではＤ−Ｆ／Ｆ１０３、１０４からの入力
値Ｐ、Ｑを比較することにより、読み出しクロックｆR
と書き込みクロックｆW の速度を比較する。この場合、
コンパレータ２０６は常にデータの比較を行っている
が、本発明ではカウンタ２００、２０１のいずれかのカ
ウントが終了した時点でその比較演算結果が有効になる
ようにし、Ｐ＞Ｑのときに 読み出しクロック周波数ｆR ＞書き込みクロック周波数
ｆW が成立し、他方、Ｐ＞Ｑでないときに 読み出しクロック周波数ｆR ＜書き込みクロック周波数
ｆW が成立する。
タ２００の方が早くカウントを終了した場合、Ｄ−Ｆ／
Ｆ２０３では読み出しカウンタ２００のリップルキャリ
ー信号ＲＣにより読み出しカウンタ２００のカウント値
を保持し、更に次段の除算器２０５では、読み出しカウ
ンタ２００のカウント値が「ＦＦＦＦ」のときに書き込
みカウンタ２０１のカウント値が「ＣＥ８４」であれ
ば、次の演算式 ＦＦＦＦ／ＣＥ８４ により読み出しクロック／書き込みクロック周波数の
（ｆR ／ｆW ：クロック速度比）が求められる。また、
書き込みカウンタ２０１の方が早くカウントを終了した
場合、Ｄ−Ｆ／Ｆ２０４では書き込みカウンタ２０１の
リップルキャリー信号ＲＣ（パルス信号）により書き込
みカウンタ２０１のカウント値を保持し、更に次段の除
算器２０５ではｆR ／ｆW が求められる。また、コンパ
レータ２０６ではＤ−Ｆ／Ｆ１０３、１０４からの入力
値Ｐ、Ｑを比較することにより、読み出しクロックｆR
と書き込みクロックｆW の速度を比較する。この場合、
コンパレータ２０６は常にデータの比較を行っている
が、本発明ではカウンタ２００、２０１のいずれかのカ
ウントが終了した時点でその比較演算結果が有効になる
ようにし、Ｐ＞Ｑのときに 読み出しクロック周波数ｆR ＞書き込みクロック周波数
ｆW が成立し、他方、Ｐ＞Ｑでないときに 読み出しクロック周波数ｆR ＜書き込みクロック周波数
ｆW が成立する。
【００２３】なお、読み出しクロックｆR と書き込みク
ロックｆW の速度の比較については、システムリセット
終了後に書き込み／読み出しカウンタ２００、２０１が
システムリセット終了後に動作を開始するようにして比
較を行うようにしてもよい。そして、演算回路２０８は
外部からのライン同期信号の１周期ｔs 内でＬＩＦＯメ
モリ１００の書き込み、読み出し動作が可能か否かを判
定する。ここで、図示省略されているが、ＬＩＦＯメモ
リ１００は、データ書き込みが終了した時点で、書き込
みアドレスカウンタの最終アドレスを読み出しアドレス
のカウント値に対して直ちにロードし、書き込み制御信
号の終了で読み出し制御信号が有効になるように構成さ
れている。なお、書き込み／読み出し制御の有効信号
は、ＬＩＦＯメモリ１００のイネーブル端子に印加する
方法が考えられるが、他の方法でもよい。
ロックｆW の速度の比較については、システムリセット
終了後に書き込み／読み出しカウンタ２００、２０１が
システムリセット終了後に動作を開始するようにして比
較を行うようにしてもよい。そして、演算回路２０８は
外部からのライン同期信号の１周期ｔs 内でＬＩＦＯメ
モリ１００の書き込み、読み出し動作が可能か否かを判
定する。ここで、図示省略されているが、ＬＩＦＯメモ
リ１００は、データ書き込みが終了した時点で、書き込
みアドレスカウンタの最終アドレスを読み出しアドレス
のカウント値に対して直ちにロードし、書き込み制御信
号の終了で読み出し制御信号が有効になるように構成さ
れている。なお、書き込み／読み出し制御の有効信号
は、ＬＩＦＯメモリ１００のイネーブル端子に印加する
方法が考えられるが、他の方法でもよい。
【００２４】下記のようなパラメータを例にして説明す
る。
る。
【００２５】 ・書き込みクロック周波数 ：ｆW ＝２８ＭＨｚ ・読み出しクロック周波数 ：ｆR ＝３３ＭＨｚ ・外部同期信号の周期 ：ｔs ＝３００μｓ ・クロック速度比 ：ｆR ／ｆW ・コンパレータ２０６の出力：Ｐ＞ＱまたはＰ＜Ｑ ・ＬＩＦＯの１ラインのデータ数：ｗL ＝３０００ワー
ド（データ幅は１ビットとする） 演算回路２０８では上記パラメータが印加されると、外
部からのライン同期信号の１周期ｔs 内でＬＩＦＯメモ
リ１００の書き込み、読み出し動作が可能か否かを下記
の計算式によりおおよそ予測することができる。ここ
で、おおよそとは、図７において外部同期信号（ｔs ）
からＬＩＦＯ書き込み開始までのディレイを無視してい
るからである。
ド（データ幅は１ビットとする） 演算回路２０８では上記パラメータが印加されると、外
部からのライン同期信号の１周期ｔs 内でＬＩＦＯメモ
リ１００の書き込み、読み出し動作が可能か否かを下記
の計算式によりおおよそ予測することができる。ここ
で、おおよそとは、図７において外部同期信号（ｔs ）
からＬＩＦＯ書き込み開始までのディレイを無視してい
るからである。
【００２６】Ｐ＞Ｑ（ｆR ＞ｆW ）のとき、またはＰ＜
Ｑ（ｆR ＜ｆW ）のとき、これを演算開始条件とし、ク
ロックとして書き込みクロックの周波数ｆW を用い、以
下の計算式が成立するか否かを判断する。
Ｑ（ｆR ＜ｆW ）のとき、これを演算開始条件とし、ク
ロックとして書き込みクロックの周波数ｆW を用い、以
下の計算式が成立するか否かを判断する。
【００２７】ｗL ×（１／ｆW ）×｛１＋１／（ｆR ／
ｆW ）｝＜ｔs この計算式に上記パラメータを代入すると、 ３０００×３５．７ｎｓ×｛１＋１／（３３／２８）｝
≒１９８μｓ＜３００ したがって、この場合には外部からのライン同期信号の
１周期ｔs 内でＬＩＦＯメモリ１００の書き込み、読み
出し動作が可能であることを示し、ＬＩＦＯメモリ１０
０を構成するメモリアレイ１０１を１バンクで構成する
ことができることを示している。また、上記計算式の代
わりに、読み出しクロック周波数ｆR を基準にした式 ｗL ×（１／ｆR ）×｛１＋１／（ｆR ／ｆW ）｝＜ｔ
s を用いてもよい。
ｆW ）｝＜ｔs この計算式に上記パラメータを代入すると、 ３０００×３５．７ｎｓ×｛１＋１／（３３／２８）｝
≒１９８μｓ＜３００ したがって、この場合には外部からのライン同期信号の
１周期ｔs 内でＬＩＦＯメモリ１００の書き込み、読み
出し動作が可能であることを示し、ＬＩＦＯメモリ１０
０を構成するメモリアレイ１０１を１バンクで構成する
ことができることを示している。また、上記計算式の代
わりに、読み出しクロック周波数ｆR を基準にした式 ｗL ×（１／ｆR ）×｛１＋１／（ｆR ／ｆW ）｝＜ｔ
s を用いてもよい。
【００２８】上記計算式が成立する場合には、演算回路
２０８の制御によりＬＩＦＯメモリ１００に対するライ
トイネーブル信号XLIFOWE とリードイネーブル信号XLIF
OREをアクティブにすることにより、図７に示すように
外部からのライン同期信号の１周期ｔs 内でＬＩＦＯメ
モリ１００の書き込み、読み出し動作を１バンクで行わ
せる。なお、ライトイネーブル信号XLIFOWE とリードイ
ネーブル信号XLIFOREをアクティブにする回路は図示省
略されているが、ゲート等の回路で構成することができ
る。また、上記計算式が成立しない場合には、演算回路
２０８からシステムに対して警報等を出力することによ
り、データ書き込み完了後にその書き込みデータを読み
出すように制御する。
２０８の制御によりＬＩＦＯメモリ１００に対するライ
トイネーブル信号XLIFOWE とリードイネーブル信号XLIF
OREをアクティブにすることにより、図７に示すように
外部からのライン同期信号の１周期ｔs 内でＬＩＦＯメ
モリ１００の書き込み、読み出し動作を１バンクで行わ
せる。なお、ライトイネーブル信号XLIFOWE とリードイ
ネーブル信号XLIFOREをアクティブにする回路は図示省
略されているが、ゲート等の回路で構成することができ
る。また、上記計算式が成立しない場合には、演算回路
２０８からシステムに対して警報等を出力することによ
り、データ書き込み完了後にその書き込みデータを読み
出すように制御する。
【００２９】なお、本実施形態では図１、図２に示すよ
うなデジタル複写機に適用し、ＣＣＤセンサ１３により
読み取られた画像データをＬＩＦＯメモリに書き込む手
段として画像入力手段３０を用い、データ読み出し手段
として書き込み制御部３２を用いた例に適用したが、本
発明は他の用途にも適用することができる。
うなデジタル複写機に適用し、ＣＣＤセンサ１３により
読み取られた画像データをＬＩＦＯメモリに書き込む手
段として画像入力手段３０を用い、データ読み出し手段
として書き込み制御部３２を用いた例に適用したが、本
発明は他の用途にも適用することができる。
【００３０】
【発明の効果】以上説明したように請求項１記載の発明
によれば、書き込みクロックと読み出しクロックの速度
比と書き込みクロックと読み出しクロックの速度大小に
基づいてＬＩＦＯメモリに対する書き込み及び読み出し
が可能か否かを判定し、判定結果に基づいて書き込み及
び読み出しをイネーブルにするので、書き込みクロック
と読み出しクロックの周波数が異なるＬＩＦＯメモリの
アドレス制御を簡略化することができる。
によれば、書き込みクロックと読み出しクロックの速度
比と書き込みクロックと読み出しクロックの速度大小に
基づいてＬＩＦＯメモリに対する書き込み及び読み出し
が可能か否かを判定し、判定結果に基づいて書き込み及
び読み出しをイネーブルにするので、書き込みクロック
と読み出しクロックの周波数が異なるＬＩＦＯメモリの
アドレス制御を簡略化することができる。
【００３１】請求項２記載の発明によれば、画像データ
の１ラインの同期信号毎に書き込み及び読み出しが可能
か否かを判定するので、画像データの１ライン毎に書き
込み及び読み出しが可能か否かを判定することができ
る。
の１ラインの同期信号毎に書き込み及び読み出しが可能
か否かを判定するので、画像データの１ライン毎に書き
込み及び読み出しが可能か否かを判定することができ
る。
【図１】本発明に係るデータ処理装置の一実施形態が適
用された複写機を示す構成図である。
用された複写機を示す構成図である。
【図２】図１の画像処理部の要部を示すブロック図であ
る。
る。
【図３】図２の画像処理部に追加されるデータ処理装置
を示すブロック図である。
を示すブロック図である。
【図４】図３のＬＩＦＯメモリの書き込み及び読み出し
を示す説明図である。
を示す説明図である。
【図５】図３の外部制御回路を詳細に示すブロック図で
ある。
ある。
【図６】図３のデータ処理装置の主要信号を示すタイミ
ングチャートである。
ングチャートである。
【図７】図３のデータ処理装置の書き込み処理及び読み
出し処理を説明するためのタイミングチャートである。
出し処理を説明するためのタイミングチャートである。
１００ ＬＩＦＯメモリ １０１ メモリアレイ １０３ コントロール回路 １０６ 外部制御回路 ２００ 読み出しカウンタ ２０１ 書き込みカウンタ ２０５ 除算器 ２０６ コンパレータ ２０８ 演算回路
Claims (2)
- 【請求項１】 少なくとも１ライン分の画像データ容量
を有し、書き込みイネーブル信号がアクティブの時に所
定周波数の書き込みクロックにより書き込みアドレスを
順次更新して書き込みを行うと共に、読み出しイネーブ
ル信号がアクティブの時に読み出す時には書き込みクロ
ックとは異なる周波数の読み出しクロックにより読み出
しアドレスを順次更新して読み出しを行うＬＩＦＯメモ
リと、 前記書き込みクロックと読み出しクロックの速度比を検
出するクロック速度比検出手段と、 前記書き込みクロックと読み出しクロックの速度を比較
するクロック速度比較手段と、 前記クロック速度比検出手段の検出結果及びクロック速
度比較手段の比較結果に基づいて前記ＬＩＦＯメモリに
対する書き込み及び読み出しが可能か否かを判定し、判
定結果に基づいて前記書き込みイネーブル信号及び読み
出しイネーブル信号をアクティブにする制御手段と、を
備えたデータ処理装置。 - 【請求項２】 前記制御手段は、画像データの１ライン
の同期信号毎に書き込み及び読み出しが可能か否かを判
定することを特徴とする請求項１記載のデータ処理装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8231038A JPH1075344A (ja) | 1996-08-30 | 1996-08-30 | データ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8231038A JPH1075344A (ja) | 1996-08-30 | 1996-08-30 | データ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1075344A true JPH1075344A (ja) | 1998-03-17 |
Family
ID=16917309
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8231038A Pending JPH1075344A (ja) | 1996-08-30 | 1996-08-30 | データ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1075344A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6898725B2 (en) * | 2002-03-27 | 2005-05-24 | International Business Machines Corporation | Method for adjusting system clocks using dynamic clock ratio detector to detect clock ratio between clock domain of driver and counting receiver clock domain |
-
1996
- 1996-08-30 JP JP8231038A patent/JPH1075344A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6898725B2 (en) * | 2002-03-27 | 2005-05-24 | International Business Machines Corporation | Method for adjusting system clocks using dynamic clock ratio detector to detect clock ratio between clock domain of driver and counting receiver clock domain |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040830 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20041005 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20041206 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20050712 |