JP3152869B2 - イメージデータの書込み制御機構 - Google Patents
イメージデータの書込み制御機構Info
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Description
【０００１】
【発明の属する技術分野】本発明は、光学式文字読取装
置（以下「ＯＣＲ」という。）におけるイメージデータ
の書込み制御機構に関するものである。
置（以下「ＯＣＲ」という。）におけるイメージデータ
の書込み制御機構に関するものである。
【０００２】
【従来の技術】図２は、従来のＯＣＲの基本構成を示す
ブロック図である。このＯＣＲは、上位装置１からの指
示に基づき、帳票２に記載された事項の文字認識を行う
ものであり、光源３と、集光用レンズ４と、例えばＣＣ
Ｄセンサ等のラインセンサで構成された受像素子５と
を、備えている。光源３が帳票２に投光し、帳票２の反
射光がレンズ４を介して受像素子５に与えられる構成に
なっている。受像素子５は光電変換を行うものであり、
帳票２のイメージに対応するアナログセンサデータＳＡ
を順に出力するようになっている。受像素子５の出力側
は、アナログセンサデータＳＡをデジタルセンサデータ
ＳＤに変換するアナログ／ディジタル変換部（以下「Ａ
／Ｄ変換部」という。）６を介して、イメージメモリ７
に接続されている。イメージメモリ７の出力側に前処理
部８が接続され、その前処理部８の出力側が文字認識部
９に接続されている。文字認識部９の出力する文字認識
結果が、主制御部１０に与えられ、主制御部１０が文字
認識結果を上位装置１に与える構成になっている。主制
御部１０は上位装置１の命令に応じて機構制御部１１に
指示を与え、機構制御部１１が駆動系１２を制御し、駆
動系１２が帳票２を搬送する構成になっている。また、
機構制御部１１は、イメージメモリ７の動作も制御する
ようになっている。
ブロック図である。このＯＣＲは、上位装置１からの指
示に基づき、帳票２に記載された事項の文字認識を行う
ものであり、光源３と、集光用レンズ４と、例えばＣＣ
Ｄセンサ等のラインセンサで構成された受像素子５と
を、備えている。光源３が帳票２に投光し、帳票２の反
射光がレンズ４を介して受像素子５に与えられる構成に
なっている。受像素子５は光電変換を行うものであり、
帳票２のイメージに対応するアナログセンサデータＳＡ
を順に出力するようになっている。受像素子５の出力側
は、アナログセンサデータＳＡをデジタルセンサデータ
ＳＤに変換するアナログ／ディジタル変換部（以下「Ａ
／Ｄ変換部」という。）６を介して、イメージメモリ７
に接続されている。イメージメモリ７の出力側に前処理
部８が接続され、その前処理部８の出力側が文字認識部
９に接続されている。文字認識部９の出力する文字認識
結果が、主制御部１０に与えられ、主制御部１０が文字
認識結果を上位装置１に与える構成になっている。主制
御部１０は上位装置１の命令に応じて機構制御部１１に
指示を与え、機構制御部１１が駆動系１２を制御し、駆
動系１２が帳票２を搬送する構成になっている。また、
機構制御部１１は、イメージメモリ７の動作も制御する
ようになっている。
【０００３】図３は、図２中のイメージメモリ７の内部
を示す構成ブロック図である。イメージメモリ７は、帳
票２全体に対応するセンサデータＳＤを、イメージデー
タＩm として格納するイメージメモリ回路２０と、Ａ／
Ｄ変換部６からのセンサデータＳＤをセンサクロックＣ
１に同期してラッチするラッチ回路２１とを備えてい
る。ラッチ回路２１の出力側が、イメージメモリ回路２
０に接続されている。また、イメージメモリ７には、イ
メージメモリ回路２０にセンサデータＳＤを書込む際の
アドレスを設定するライトＸアドレスカウンタ２２及び
ライトＹアドレスカウンタ２３と、データＩm を読出す
際のアドレスを設定するリードＸアドレスカウンタ２４
及びリードＹアドレスカウンタ２５とが、設けられてい
る。
を示す構成ブロック図である。イメージメモリ７は、帳
票２全体に対応するセンサデータＳＤを、イメージデー
タＩm として格納するイメージメモリ回路２０と、Ａ／
Ｄ変換部６からのセンサデータＳＤをセンサクロックＣ
１に同期してラッチするラッチ回路２１とを備えてい
る。ラッチ回路２１の出力側が、イメージメモリ回路２
０に接続されている。また、イメージメモリ７には、イ
メージメモリ回路２０にセンサデータＳＤを書込む際の
アドレスを設定するライトＸアドレスカウンタ２２及び
ライトＹアドレスカウンタ２３と、データＩm を読出す
際のアドレスを設定するリードＸアドレスカウンタ２４
及びリードＹアドレスカウンタ２５とが、設けられてい
る。
【０００４】各カウンタ２２〜２５は、入力された該セ
ンサクロックＣ１に同期してカウント動作をそれぞれ行
うようになっている。ライトＸアドレスカウンタ２２及
びライトＹアドレスカウンタ２３の出力側は、セレクタ
２６とセンサ制御回路２７に接続されている。リードＸ
アドレスカウンタ２４及びリードＹアドレスカウンタ２
５には、機構制御部１１を介してＸアドレスＡｘ及びＹ
アドレスＡｙが与えられる構成になっており、これらの
カウンタ２４，２５の出力側は、読出し制御回路２８と
セレクタ２６に接続されている。セレクタ２６は、書込
み用アドレスと読出し用アドレスを切替えて、イメージ
メモリ回路２０に与えるものであり、該セレクタ２６に
は、書込みと読出しの切替え信号Ｗ／Ｒが入力される構
成になっている。センサ制御回路２７は、センサデータ
ＳＤの転送開始を指示するシフトゲート信号ＳＧを受像
素子５に送出すると共に、ライトＸアドレスカウンタ２
２をクリアするクリア信号ＣＬＲ1 を供給する機能を有
している。
ンサクロックＣ１に同期してカウント動作をそれぞれ行
うようになっている。ライトＸアドレスカウンタ２２及
びライトＹアドレスカウンタ２３の出力側は、セレクタ
２６とセンサ制御回路２７に接続されている。リードＸ
アドレスカウンタ２４及びリードＹアドレスカウンタ２
５には、機構制御部１１を介してＸアドレスＡｘ及びＹ
アドレスＡｙが与えられる構成になっており、これらの
カウンタ２４，２５の出力側は、読出し制御回路２８と
セレクタ２６に接続されている。セレクタ２６は、書込
み用アドレスと読出し用アドレスを切替えて、イメージ
メモリ回路２０に与えるものであり、該セレクタ２６に
は、書込みと読出しの切替え信号Ｗ／Ｒが入力される構
成になっている。センサ制御回路２７は、センサデータ
ＳＤの転送開始を指示するシフトゲート信号ＳＧを受像
素子５に送出すると共に、ライトＸアドレスカウンタ２
２をクリアするクリア信号ＣＬＲ1 を供給する機能を有
している。
【０００５】次に、図２の基本動作を説明する。ＯＣＲ
は上位装置１からの読取り指示に基づき、機構制御部１
１によって駆動系１２を制御し、これにより、帳票２が
搬送路を搬送される。帳票２が光源３の下を通過すると
き、光源３からの光が帳票２の表面で反射し、帳票２の
イメージがレンズ４を介して受像素子５に集められる。
受像素子５により、帳票２のイメージがアナログセンサ
データＳＡに変換される。アナログセンサデータＳＡ
は、Ａ／Ｄ変換部６でデジタルセンサデータＳＤに変換
される。それがシフトゲート信号ＳＧの指示するタイミ
ングでイメージメモリ７に転送される。
は上位装置１からの読取り指示に基づき、機構制御部１
１によって駆動系１２を制御し、これにより、帳票２が
搬送路を搬送される。帳票２が光源３の下を通過すると
き、光源３からの光が帳票２の表面で反射し、帳票２の
イメージがレンズ４を介して受像素子５に集められる。
受像素子５により、帳票２のイメージがアナログセンサ
データＳＡに変換される。アナログセンサデータＳＡ
は、Ａ／Ｄ変換部６でデジタルセンサデータＳＤに変換
される。それがシフトゲート信号ＳＧの指示するタイミ
ングでイメージメモリ７に転送される。
【０００６】図４は、図２によるセンサデータの転送タ
イミングを説明するタイムチャートである。シフトゲー
ト信号ＳＧは、Ａ／Ｄ変換部６及び受像素子５に対し
て、受像素子５の１ライン分のデータの転送の開始を指
示する信号であり、この信号ＳＧをトリガとして、Ａ／
Ｄ変換部６を介して、受像素子５に入力するセンサクロ
ックＣ１に同期して１ライン分のセンサデータＳＤが、
イメージメモリ７に順に転送される。転送されたセンサ
データＳＤは、センサクロックＣ１に同期してラッチ回
路２１にラッチされる。シフトゲート信号ＳＧは、イメ
ージメモリ７中のセンサ制御回路２７にて生成されてい
る。センサ制御回路２７は、センサデータＳＤが有効に
なるタイミングで、クリア信号ＣＬＲ1 を出力する。こ
れにより、ライトＸアドレスカウンタ２２がクリアされ
て０になる。
イミングを説明するタイムチャートである。シフトゲー
ト信号ＳＧは、Ａ／Ｄ変換部６及び受像素子５に対し
て、受像素子５の１ライン分のデータの転送の開始を指
示する信号であり、この信号ＳＧをトリガとして、Ａ／
Ｄ変換部６を介して、受像素子５に入力するセンサクロ
ックＣ１に同期して１ライン分のセンサデータＳＤが、
イメージメモリ７に順に転送される。転送されたセンサ
データＳＤは、センサクロックＣ１に同期してラッチ回
路２１にラッチされる。シフトゲート信号ＳＧは、イメ
ージメモリ７中のセンサ制御回路２７にて生成されてい
る。センサ制御回路２７は、センサデータＳＤが有効に
なるタイミングで、クリア信号ＣＬＲ1 を出力する。こ
れにより、ライトＸアドレスカウンタ２２がクリアされ
て０になる。
【０００７】ライトＸアドレスカウンタ２２が０になっ
てから、イメージメモリ回路２０に対するイメージデー
タＩm の書込みが開始される。イメージメモリ回路２０
に書込まれるイメージデータＩm は、ラッチ回路２１の
ラッチしたセンサデータＳＤであり、その書込みアドレ
スは、カウンタ２２，２３のカウント値に対応する。ラ
イトＸアドレスカウンタ２２は、センサクロックＣ１に
同期してカウント動作し、イメージメモリ回路２０のＸ
アドレスを変更し、１ライン分のセンサデータＳＤがイ
メージデータＩm としてそのイメージメモリ回路２０に
順次書込まれる。１ライン分のデータＳＤの書込が終了
すると、ライトＹアドレスカウンタ２３の値をプラス１
する。以上の動作を繰り返すことで、帳票２の全体のイ
メージデータＩm が、イメージメモリ回路２０に書込ま
れる。
てから、イメージメモリ回路２０に対するイメージデー
タＩm の書込みが開始される。イメージメモリ回路２０
に書込まれるイメージデータＩm は、ラッチ回路２１の
ラッチしたセンサデータＳＤであり、その書込みアドレ
スは、カウンタ２２，２３のカウント値に対応する。ラ
イトＸアドレスカウンタ２２は、センサクロックＣ１に
同期してカウント動作し、イメージメモリ回路２０のＸ
アドレスを変更し、１ライン分のセンサデータＳＤがイ
メージデータＩm としてそのイメージメモリ回路２０に
順次書込まれる。１ライン分のデータＳＤの書込が終了
すると、ライトＹアドレスカウンタ２３の値をプラス１
する。以上の動作を繰り返すことで、帳票２の全体のイ
メージデータＩm が、イメージメモリ回路２０に書込ま
れる。
【０００８】前処理部８は、イメージメモリ回路２０に
対するＸアドレスＡx とＹアドレスＡy とを、リードＸ
アドレスカウンタ２４とリードＹアドレスカウンタ２５
とにそれぞれセットすると共に、センサクロックＣ１に
同期して、読出し制御回路２８を介して、読出し領域の
イメージデータＩm を読出す。そして、前処理部８は、
読出したデータから１文字分の文字パターンのデータを
切出す。なお、書込と読出しは独立しているため、ライ
ト動作のときのアドレスとリード動作のときのアドレス
とは、セレクタ２６によって切替えてイメージメモリ回
路２０に与えられる。セレクタ２６は、信号Ｗ／Ｒに基
づいて、その切替えを行う。前処理部８によって切出さ
れた文字パターンは、文字認識部９に送られ、文字認識
部９が文字認識を行う。文字認識結果は、主制御部１０
を介して、上位装置１に連絡される。
対するＸアドレスＡx とＹアドレスＡy とを、リードＸ
アドレスカウンタ２４とリードＹアドレスカウンタ２５
とにそれぞれセットすると共に、センサクロックＣ１に
同期して、読出し制御回路２８を介して、読出し領域の
イメージデータＩm を読出す。そして、前処理部８は、
読出したデータから１文字分の文字パターンのデータを
切出す。なお、書込と読出しは独立しているため、ライ
ト動作のときのアドレスとリード動作のときのアドレス
とは、セレクタ２６によって切替えてイメージメモリ回
路２０に与えられる。セレクタ２６は、信号Ｗ／Ｒに基
づいて、その切替えを行う。前処理部８によって切出さ
れた文字パターンは、文字認識部９に送られ、文字認識
部９が文字認識を行う。文字認識結果は、主制御部１０
を介して、上位装置１に連絡される。
【０００９】
【発明が解決しようとする課題】しかしながら、従来の
ＯＣＲでは、次のような課題があった。イメージメモリ
７内の書込み動作及び読出し動作は、センサクロックＣ
１に同期して行われている。そのため、次の（１）〜
（３）に示すような課題がある。 （１） センサクロックＣ１は、受像素子５の性能によ
って決定され、イメージメモリ７における書込み及び読
出し動作は、そのセンサクロックＣ１の周波数に依存し
ている。そのため、その書込み動作及び読出し動作は、
受像素子５の性能に依存し、それ以上高速化する事がで
きなかった。 （２） Ａ／Ｄ変換部６を介したセンサデータＳＤは、
センサクロックＣ１に同期して転送されるので、途中で
その転送を中断することができない。よって、イメージ
メモリ回路２０に、ダイナミックランダムアクセスメモ
リ（以下「ＤＲＡＭ」という。）を使用した場合、一般
的なリフレッシュ方式のＣＢＲ（CAS BEFORE RAS REFRE
SH）が採用できないという課題がある。 （３） ライトＸアドレスカウンタ２２をセンサ制御回
路２７とイメージメモリ回路２０とで兼用しているの
で、使用する受像素子５が変更になった場合、それに伴
って変更する回路構成が大きくなる。即ち、イメージメ
モリ回路２０の周辺回路も変更する必要があり、汎用回
路として設計することができないという問題もある。
ＯＣＲでは、次のような課題があった。イメージメモリ
７内の書込み動作及び読出し動作は、センサクロックＣ
１に同期して行われている。そのため、次の（１）〜
（３）に示すような課題がある。 （１） センサクロックＣ１は、受像素子５の性能によ
って決定され、イメージメモリ７における書込み及び読
出し動作は、そのセンサクロックＣ１の周波数に依存し
ている。そのため、その書込み動作及び読出し動作は、
受像素子５の性能に依存し、それ以上高速化する事がで
きなかった。 （２） Ａ／Ｄ変換部６を介したセンサデータＳＤは、
センサクロックＣ１に同期して転送されるので、途中で
その転送を中断することができない。よって、イメージ
メモリ回路２０に、ダイナミックランダムアクセスメモ
リ（以下「ＤＲＡＭ」という。）を使用した場合、一般
的なリフレッシュ方式のＣＢＲ（CAS BEFORE RAS REFRE
SH）が採用できないという課題がある。 （３） ライトＸアドレスカウンタ２２をセンサ制御回
路２７とイメージメモリ回路２０とで兼用しているの
で、使用する受像素子５が変更になった場合、それに伴
って変更する回路構成が大きくなる。即ち、イメージメ
モリ回路２０の周辺回路も変更する必要があり、汎用回
路として設計することができないという問題もある。
【００１０】
【課題を解決するための手段】前記課題を解決するため
に、本発明は、イメージデータの書込み制御機構におい
て、帳票の光学的イメージを光電変換して画素毎のアナ
ログセンサデータを生成し、該アナログセンサデータを
周期Ｔ１のセンサクロックに同期して順次出力すること
で主走査されたアナログセンサデータを出力する受像素
子と、前記各ア ナログセンサデータをデジタルセンサデ
ータに変換して転送するＡ／Ｄ変換部と、前記受像素子
における主走査分のアドレスを前記センサクロックに基
づき生成するセンサアドレス手段と、前記主走査分のア
ドレスに基づき前記転送のタイミングを制御する制御回
路と、ラインメモリと、イメージメモリ回路と、ウエイ
ト手段とを備えている。
に、本発明は、イメージデータの書込み制御機構におい
て、帳票の光学的イメージを光電変換して画素毎のアナ
ログセンサデータを生成し、該アナログセンサデータを
周期Ｔ１のセンサクロックに同期して順次出力すること
で主走査されたアナログセンサデータを出力する受像素
子と、前記各ア ナログセンサデータをデジタルセンサデ
ータに変換して転送するＡ／Ｄ変換部と、前記受像素子
における主走査分のアドレスを前記センサクロックに基
づき生成するセンサアドレス手段と、前記主走査分のア
ドレスに基づき前記転送のタイミングを制御する制御回
路と、ラインメモリと、イメージメモリ回路と、ウエイ
ト手段とを備えている。
【００１１】ここで、前記ラインメモリは、前記センサ
クロックに同期して１ライン分の前記デジタルセンサデ
ータを順に格納し、該デジタルセンサデータの前記受像
素子の前記主走査における最終有効画素が格納された
後、下記の（１）式を有する周期Ｔ２のイメージメモリ
クロックに同期して、該格納された１ライン分のデジタ
ルセンサデータを順に読出すものである。 Ｔ１×（Ｇ１＋Ｇ２）＞Ｔ２×（Ｇ１＋Ｗｔ） ・・・（１） 但し、 Ｇ１；主走査における有効画素数 Ｇ２；主走査における無効画素数 Ｗｔ；ラインメモリにおける１ライン当りのウエイト数 前記イメージメモリ回路は、前記イメージメモリクロッ
クに同期して、前記ラインメモリから読出された前記帳
票全面の画素の前記デジタルセンサデータをイメージデ
ータとして格納する回路である。また、前記ウエイト手
段は、前記ラインメモリからのデジタルセンサデータの
読出しと、前記イメージメモリ回路における該デジタル
センサデータの書込みとをウエイトさせるために、前記
イメージメモリクロックを一時的に止めるものである。
クロックに同期して１ライン分の前記デジタルセンサデ
ータを順に格納し、該デジタルセンサデータの前記受像
素子の前記主走査における最終有効画素が格納された
後、下記の（１）式を有する周期Ｔ２のイメージメモリ
クロックに同期して、該格納された１ライン分のデジタ
ルセンサデータを順に読出すものである。 Ｔ１×（Ｇ１＋Ｇ２）＞Ｔ２×（Ｇ１＋Ｗｔ） ・・・（１） 但し、 Ｇ１；主走査における有効画素数 Ｇ２；主走査における無効画素数 Ｗｔ；ラインメモリにおける１ライン当りのウエイト数 前記イメージメモリ回路は、前記イメージメモリクロッ
クに同期して、前記ラインメモリから読出された前記帳
票全面の画素の前記デジタルセンサデータをイメージデ
ータとして格納する回路である。また、前記ウエイト手
段は、前記ラインメモリからのデジタルセンサデータの
読出しと、前記イメージメモリ回路における該デジタル
センサデータの書込みとをウエイトさせるために、前記
イメージメモリクロックを一時的に止めるものである。
【００１２】本発明は、以上のようにイメージデータの
書込み制御機構を構成しているので、受像素子からは、
帳票の光学的イメージに対応する主走査されたアナログ
センサデータが順に出力される。アナログセンサデータ
は、Ａ／Ｄ変換部によってデジタルセンサデータに変換
されて転送される。そして、転送された帳票全面の画素
に対応するデジタルセンサデータが、イメージデータと
してイメージメモリ回 路中に書込まれる。 ここで、セン
スアドレス手段において、センサクロックに同期して受
像素子における主走査分のアドレスが生成され、そのア
ドレスに基づき、Ａ／Ｄ変換部を介した転送のタイミン
グが、制御回路によって制御される。また、センサクロ
ックに同期してデジタルセンサデータが一度ラインメモ
リに順に書込まれる。そして、センサクロックとは異な
る速度のイメージメモリクロックに同期して、そのライ
ンメモリに格納されたデジタルセンサデータが、順に読
出される。即ち、センサクロックとイメージメモリクロ
ック間の速度差が、この段階で吸収される。ラインメモ
リから読出されたデジタルセンサデータは、イメージメ
モリクロックに同期してイメージメモリ回路中に書込ま
れる。つまり、イメージメモリ回路における動作は、受
像素子の性能に依存するセンサクロックから独立する。
一方、センサクロックの周期Ｔ１とイメージメモリクロ
ックの周期Ｔ２の関係は、主走査における有効画素数を
Ｇ１、無効画素数をＧ２、ラインメモリにおける１ライ
ン当りのウエイト数をＷｔとすると、（１）式を満たし
ている。そして、ラインメモリは、デジタルセンサデー
タの受像素子の主走査における最終有効画素が書込まれ
た後、該書込まれた１ライン分のデジタルセンサデータ
を順に読出す。そのため、ラインメモリに書込まれたセ
ンサデータが、上書きされる前に読出される。 さらに、
ウエイト手段により、イメージメモリクロックが一時的
に止められ、ラインメモリからのデジタルセンサデータ
の読出しと、イメージメモリ回路におけるデジタルセン
サデータの書込とをウエイト状態にできる。
書込み制御機構を構成しているので、受像素子からは、
帳票の光学的イメージに対応する主走査されたアナログ
センサデータが順に出力される。アナログセンサデータ
は、Ａ／Ｄ変換部によってデジタルセンサデータに変換
されて転送される。そして、転送された帳票全面の画素
に対応するデジタルセンサデータが、イメージデータと
してイメージメモリ回 路中に書込まれる。 ここで、セン
スアドレス手段において、センサクロックに同期して受
像素子における主走査分のアドレスが生成され、そのア
ドレスに基づき、Ａ／Ｄ変換部を介した転送のタイミン
グが、制御回路によって制御される。また、センサクロ
ックに同期してデジタルセンサデータが一度ラインメモ
リに順に書込まれる。そして、センサクロックとは異な
る速度のイメージメモリクロックに同期して、そのライ
ンメモリに格納されたデジタルセンサデータが、順に読
出される。即ち、センサクロックとイメージメモリクロ
ック間の速度差が、この段階で吸収される。ラインメモ
リから読出されたデジタルセンサデータは、イメージメ
モリクロックに同期してイメージメモリ回路中に書込ま
れる。つまり、イメージメモリ回路における動作は、受
像素子の性能に依存するセンサクロックから独立する。
一方、センサクロックの周期Ｔ１とイメージメモリクロ
ックの周期Ｔ２の関係は、主走査における有効画素数を
Ｇ１、無効画素数をＧ２、ラインメモリにおける１ライ
ン当りのウエイト数をＷｔとすると、（１）式を満たし
ている。そして、ラインメモリは、デジタルセンサデー
タの受像素子の主走査における最終有効画素が書込まれ
た後、該書込まれた１ライン分のデジタルセンサデータ
を順に読出す。そのため、ラインメモリに書込まれたセ
ンサデータが、上書きされる前に読出される。 さらに、
ウエイト手段により、イメージメモリクロックが一時的
に止められ、ラインメモリからのデジタルセンサデータ
の読出しと、イメージメモリ回路におけるデジタルセン
サデータの書込とをウエイト状態にできる。
【００１３】
【発明の実施の形態】（参考例） 図５は、本発明の参考例を示すＯＣＲの構成ブロック図
である。このＯＣＲは、従来と同様に、上位装置１から
の指示に基づき、帳票２上の記載事項に対する文字認識
を行うものであり、光源３１と、集光用レンズ３２と、
例えばラインセンサであるＣＣＤセンサ等で形成された
受像素子３３を備えている。光源３１が走行中の帳票２
に投光し、その投光された光が帳票２で反射し、それが
レンズ３２を介して集光されて受像素子３３に与えられ
る構成になっている。受像素子３３は光電変換を行うも
のであり、帳票２のイメージに対応するアナログセンサ
データＳＡを出力するようになっている。受像素子３３
の出力側は、センサデータＳＡをデジタルセンサデータ
ＳＤに変換して転送するＡ／Ｄ変換部３４に接続されて
いる。Ａ／Ｄ変換部３４の出力側には、該Ａ／Ｄ変換部
３４の転送したセンサデータＳＤと受像素子３３の制御
を行うと共に、１ライン分のセンサデータＳＤを蓄える
機能を有するセンサ制御部３５が、接続されている。セ
ンサ制御部３５の出力側に、イメージメモリ３６が接続
されている。イメージメモリ３６の出力側には前処理部
３７が接続され、その前処理部３７の出力側が文字認識
部３８に接続されている。文字認識部３８の出力する文
字認識結果が、主制御部３９に与えられる構成になって
おり、その主制御部３９が、その文字認識結果を上位装
置１に与える構成になっている。主制御部３９は、上位
装置１との通信及びＯＣＲ全体を制御する機能を有して
いる。主制御部３９には機構制御部４０が接続され、主
制御部３９は上位装置１の命令に応じてその機構制御部
４０に指示を与え、機構制御部４０が駆動系４１を制御
する構成になっている。駆動系４１は、帳票２を搬送す
るようになっている。また、機構制御部４０は、イメー
ジメモリ３６の動作も制御するようになっている。
である。このＯＣＲは、従来と同様に、上位装置１から
の指示に基づき、帳票２上の記載事項に対する文字認識
を行うものであり、光源３１と、集光用レンズ３２と、
例えばラインセンサであるＣＣＤセンサ等で形成された
受像素子３３を備えている。光源３１が走行中の帳票２
に投光し、その投光された光が帳票２で反射し、それが
レンズ３２を介して集光されて受像素子３３に与えられ
る構成になっている。受像素子３３は光電変換を行うも
のであり、帳票２のイメージに対応するアナログセンサ
データＳＡを出力するようになっている。受像素子３３
の出力側は、センサデータＳＡをデジタルセンサデータ
ＳＤに変換して転送するＡ／Ｄ変換部３４に接続されて
いる。Ａ／Ｄ変換部３４の出力側には、該Ａ／Ｄ変換部
３４の転送したセンサデータＳＤと受像素子３３の制御
を行うと共に、１ライン分のセンサデータＳＤを蓄える
機能を有するセンサ制御部３５が、接続されている。セ
ンサ制御部３５の出力側に、イメージメモリ３６が接続
されている。イメージメモリ３６の出力側には前処理部
３７が接続され、その前処理部３７の出力側が文字認識
部３８に接続されている。文字認識部３８の出力する文
字認識結果が、主制御部３９に与えられる構成になって
おり、その主制御部３９が、その文字認識結果を上位装
置１に与える構成になっている。主制御部３９は、上位
装置１との通信及びＯＣＲ全体を制御する機能を有して
いる。主制御部３９には機構制御部４０が接続され、主
制御部３９は上位装置１の命令に応じてその機構制御部
４０に指示を与え、機構制御部４０が駆動系４１を制御
する構成になっている。駆動系４１は、帳票２を搬送す
るようになっている。また、機構制御部４０は、イメー
ジメモリ３６の動作も制御するようになっている。
【００１４】図６は、図５中のセンサ制御部３５とイメ
ージメモリ３６の構成ブロック図である。本参考例のＯ
ＣＲの特徴は、センサ制御部３５を設けたことである。
センサ制御部３５は、ラッチ回路３５1 と、Ａ／Ｄ変換
部３４からのセンサデータＳＤを１ライン分格納するラ
インメモリ３５2 と、ラッチ回路３５3 と、カウンタで
形成されたセンサアドレス手段３５4 と、センサ制御回
路３５5 とを備えている。ラッチ回路３５1 は、受像素
子３３の性能に対応するように機構制御部４０で設定さ
れたセンサクロックＣ１に同期して、センサデータＳＤ
をラッチするものであり、該ラッチ回路３５1 の出力側
に、ラインメモリ３５2 が接続されている。ラインメモ
リ３５2 は、非同期にセンサデータＳＤを入出力する先
入れ先出し型（ＦＩＦＯ）メモリであり、そのライト動
作とリード動作を独立して行うために、センサクロック
Ｃ１と、該センサクロックＣ１とは独立したイメージメ
モリクロックＣ２とを入力する構成になっている。即
ち、ラインメモリ３５2 の図示しない内部アドレスカウ
ンタにおいて、センサクロックＣ１がラインメモリ３５
2 のライトクロックとなり、イメージメモリクロックＣ
２がリードクロックとなっている。また、ラインメモリ
３５2 の内部アドレスカウンタは、独立のリセット機構
を有し、各クロックによって１番地ずつ増加し、リセッ
トによって０番地に戻る機能を有している。
ージメモリ３６の構成ブロック図である。本参考例のＯ
ＣＲの特徴は、センサ制御部３５を設けたことである。
センサ制御部３５は、ラッチ回路３５1 と、Ａ／Ｄ変換
部３４からのセンサデータＳＤを１ライン分格納するラ
インメモリ３５2 と、ラッチ回路３５3 と、カウンタで
形成されたセンサアドレス手段３５4 と、センサ制御回
路３５5 とを備えている。ラッチ回路３５1 は、受像素
子３３の性能に対応するように機構制御部４０で設定さ
れたセンサクロックＣ１に同期して、センサデータＳＤ
をラッチするものであり、該ラッチ回路３５1 の出力側
に、ラインメモリ３５2 が接続されている。ラインメモ
リ３５2 は、非同期にセンサデータＳＤを入出力する先
入れ先出し型（ＦＩＦＯ）メモリであり、そのライト動
作とリード動作を独立して行うために、センサクロック
Ｃ１と、該センサクロックＣ１とは独立したイメージメ
モリクロックＣ２とを入力する構成になっている。即
ち、ラインメモリ３５2 の図示しない内部アドレスカウ
ンタにおいて、センサクロックＣ１がラインメモリ３５
2 のライトクロックとなり、イメージメモリクロックＣ
２がリードクロックとなっている。また、ラインメモリ
３５2 の内部アドレスカウンタは、独立のリセット機構
を有し、各クロックによって１番地ずつ増加し、リセッ
トによって０番地に戻る機能を有している。
【００１５】ラインメモリ３５2 の出力側には、イメー
ジメモリクロックＣ２に同期して、該ラインメモリ３５
2 から読出したセンサデータＳＤをラッチするラッチ回
路３５3 が、接続されている。センサアドレス手段３５
4 は、センサクロックＣ１をカウントすることで、受像
素子３３における主走査分のアドレスを生成してセンサ
制御回路３５5 へ与えるものである。センサ制御回路３
５5 はその主走査分のアドレスに基づき、受像素子３３
を制御するシフトゲート信号ＳＧを生成すると共に、セ
ンサアドレス手段３５4 をクリアするクリア信号ＣＬＲ
2 と、イメージメモリ３６に対するライトＸアドレスク
リア信号ＣＬＲ3 とを、生成して出力する機能を有して
いる。イメージメモリ３６は、センサ制御部３５中のラ
ッチ回路３５3 の出力側に接続され、帳票２全体のセン
サデータＳＤをイメージデータＩm として格納するイメ
ージメモリ回路３６1 と、イメージメモリクロックＣ２
を発生する発振器（ＯＳＣ）３６2 とを、備えている。
また、イメージメモリ３６には、イメージメモリ回路３
６1 にセンサデータＳＤを書込む際の、Ｘアドレスを設
定するライトＸアドレスカウンタ３６3 及びＹアドレス
を設定するライトＹアドレスカウンタ３６4 と、データ
Ｉm を読出す際のアドレスを設定するリードＸアドレス
カウンタ３６5 及びリードＹアドレスカウンタ３６6 と
が、設けられている。
ジメモリクロックＣ２に同期して、該ラインメモリ３５
2 から読出したセンサデータＳＤをラッチするラッチ回
路３５3 が、接続されている。センサアドレス手段３５
4 は、センサクロックＣ１をカウントすることで、受像
素子３３における主走査分のアドレスを生成してセンサ
制御回路３５5 へ与えるものである。センサ制御回路３
５5 はその主走査分のアドレスに基づき、受像素子３３
を制御するシフトゲート信号ＳＧを生成すると共に、セ
ンサアドレス手段３５4 をクリアするクリア信号ＣＬＲ
2 と、イメージメモリ３６に対するライトＸアドレスク
リア信号ＣＬＲ3 とを、生成して出力する機能を有して
いる。イメージメモリ３６は、センサ制御部３５中のラ
ッチ回路３５3 の出力側に接続され、帳票２全体のセン
サデータＳＤをイメージデータＩm として格納するイメ
ージメモリ回路３６1 と、イメージメモリクロックＣ２
を発生する発振器（ＯＳＣ）３６2 とを、備えている。
また、イメージメモリ３６には、イメージメモリ回路３
６1 にセンサデータＳＤを書込む際の、Ｘアドレスを設
定するライトＸアドレスカウンタ３６3 及びＹアドレス
を設定するライトＹアドレスカウンタ３６4 と、データ
Ｉm を読出す際のアドレスを設定するリードＸアドレス
カウンタ３６5 及びリードＹアドレスカウンタ３６6 と
が、設けられている。
【００１６】各カウンタ３６3 〜３６6 には、イメージ
メモリクロックＣ２が入力され、各カウンタ３６3 〜３
６6 がそのイメージメモリクロックＣ２に同期してそれ
ぞれカウント動作を行うようになっている。ライトＸア
ドレスカウンタ３６3 及びライトＹアドレスカウンタ３
６4 の出力側は、セレクタ３６7 とメモリ制御回路３６
8 に接続されている。リードＸアドレスカウンタ３６5
及びリードＹアドレスカウンタ３６6 には、機構制御部
４０を介してＸアドレスＡｘとＹアドレスＡｙがそれぞ
れ与えられる構成になっており、これらのカウンタ３６
5 ，３６6 の出力側が、読出し制御回路３６9 とセレク
タ３６7 に接続されている。セレクタ３６7 は、書込み
用アドレスと読出し用アドレスとを切替えて、イメージ
メモリ回路３６1 に与えるものであり、セレクタ３６7
は、入力された書込みと読出しの切替え信号Ｗ／Ｒに基
づいて、その切り替えを行う構成になっている。メモリ
制御回路３６8 は、ライトＸアドレスカウンタ３６3 を
クリアするアドレスクリア信号ＣＬＲ4 を送出すると共
に、後述するデータエンド信号Ｄend を送出する機能を
有している。アドレスクリア信号ＣＬＲ4 とライトＸア
ドレスクリア信号ＣＬＲ3 とは、ゲート３６10を介して
ライトＸアドレスカウンタ３６3 に与えられる構成にな
っている。即ち、受像素子３３、Ａ／Ｄ変換部３４、セ
ンサ制御部３５、カウンタ３６ 3 〜３６ 6 及びメモリ制
御回路３６8 がイメージデータの書込み制御機構を構成
している。
メモリクロックＣ２が入力され、各カウンタ３６3 〜３
６6 がそのイメージメモリクロックＣ２に同期してそれ
ぞれカウント動作を行うようになっている。ライトＸア
ドレスカウンタ３６3 及びライトＹアドレスカウンタ３
６4 の出力側は、セレクタ３６7 とメモリ制御回路３６
8 に接続されている。リードＸアドレスカウンタ３６5
及びリードＹアドレスカウンタ３６6 には、機構制御部
４０を介してＸアドレスＡｘとＹアドレスＡｙがそれぞ
れ与えられる構成になっており、これらのカウンタ３６
5 ，３６6 の出力側が、読出し制御回路３６9 とセレク
タ３６7 に接続されている。セレクタ３６7 は、書込み
用アドレスと読出し用アドレスとを切替えて、イメージ
メモリ回路３６1 に与えるものであり、セレクタ３６7
は、入力された書込みと読出しの切替え信号Ｗ／Ｒに基
づいて、その切り替えを行う構成になっている。メモリ
制御回路３６8 は、ライトＸアドレスカウンタ３６3 を
クリアするアドレスクリア信号ＣＬＲ4 を送出すると共
に、後述するデータエンド信号Ｄend を送出する機能を
有している。アドレスクリア信号ＣＬＲ4 とライトＸア
ドレスクリア信号ＣＬＲ3 とは、ゲート３６10を介して
ライトＸアドレスカウンタ３６3 に与えられる構成にな
っている。即ち、受像素子３３、Ａ／Ｄ変換部３４、セ
ンサ制御部３５、カウンタ３６ 3 〜３６ 6 及びメモリ制
御回路３６8 がイメージデータの書込み制御機構を構成
している。
【００１７】次に、図５のＯＣＲの動作を説明する。Ｏ
ＣＲは上位装置１からの読取り指示に基づき、機構制御
部４０で駆動系４１を制御する。この駆動系４１の制御
により、帳票２が搬送路を搬送される。帳票２が光源３
１の下を通過するとき、光源３１から投光された光が帳
票２の表面で反射し、帳票２のイメージがレンズ３２を
介して受像素子３３に集められる。受像素子３３によ
り、帳票２のイメージがアナログセンサデータＳＡに変
換される。Ａ／Ｄ変換部３４において、センサデータＳ
ＡはデジタルセンサデータＳＤに変換され、従来の図２
と同様、シフトゲート信号ＳＧの指示するタイミング
で、センサ制御部３５に順に転送される。シフトゲート
信号ＳＧは、Ａ／Ｄ変換部３４及び受像素子３３に対し
て、受像素子３３の１ライン分のデータの転送の開始を
指示する信号であり、この信号ＳＧがトリガとなり、受
像素子３３に入力するセンサクロックＣ１に同期して、
１ライン分のセンサデータＳＤがＡ／Ｄ変換部３４を介
して、センサ制御部３５に転送される。転送されたセン
サデータＳＤは、センサクロックＣ１に同期してラッチ
回路３５1 にラッチされる。シフトゲート信号ＳＧは、
センサ制御部３５中のセンサ制御回路３５5 で生成され
たものである。そのラッチされたセンサデータＳＤは、
センサクロックＣ１に同期してラインメモリ３５2 に順
に書込まれる。１ライン分のセンサデータＳＤがライン
メモリ３５2 に書込まれた時点で、そのセンサデータＳ
Ｄのうちの有効画素のデータが、イメージデータＩm と
してイメージメモリ３６に順に転送される。
ＣＲは上位装置１からの読取り指示に基づき、機構制御
部４０で駆動系４１を制御する。この駆動系４１の制御
により、帳票２が搬送路を搬送される。帳票２が光源３
１の下を通過するとき、光源３１から投光された光が帳
票２の表面で反射し、帳票２のイメージがレンズ３２を
介して受像素子３３に集められる。受像素子３３によ
り、帳票２のイメージがアナログセンサデータＳＡに変
換される。Ａ／Ｄ変換部３４において、センサデータＳ
ＡはデジタルセンサデータＳＤに変換され、従来の図２
と同様、シフトゲート信号ＳＧの指示するタイミング
で、センサ制御部３５に順に転送される。シフトゲート
信号ＳＧは、Ａ／Ｄ変換部３４及び受像素子３３に対し
て、受像素子３３の１ライン分のデータの転送の開始を
指示する信号であり、この信号ＳＧがトリガとなり、受
像素子３３に入力するセンサクロックＣ１に同期して、
１ライン分のセンサデータＳＤがＡ／Ｄ変換部３４を介
して、センサ制御部３５に転送される。転送されたセン
サデータＳＤは、センサクロックＣ１に同期してラッチ
回路３５1 にラッチされる。シフトゲート信号ＳＧは、
センサ制御部３５中のセンサ制御回路３５5 で生成され
たものである。そのラッチされたセンサデータＳＤは、
センサクロックＣ１に同期してラインメモリ３５2 に順
に書込まれる。１ライン分のセンサデータＳＤがライン
メモリ３５2 に書込まれた時点で、そのセンサデータＳ
Ｄのうちの有効画素のデータが、イメージデータＩm と
してイメージメモリ３６に順に転送される。
【００１８】図７は、図５のセンサ制御部３５からイメ
ージメモリ３６へのデータ転送を説明するタイムチャー
トである。センサ制御部３５中のセンサ制御回路３５5
は、１ライン分のセンサデータＳＤにおける最終有効画
素がラインメモリ３５2 に書込まれたタイミングで、ラ
インメモリ３５2 からデータを読出してよいことを示す
データセット信号Ｄset を有効にする。データセット信
号Ｄset が有効になることにより、センサ制御回路３５
5 は、イメージメモリ３６内のライトＸアドレスカウン
タ３６3 を０にクリアするライトＸアドレスクリア信号
ＣＬＲ3 を、イメージメモリクロックＣ２の１パルス分
出力すると共に、ラインメモリ３５2 のデータが有効で
あることを示すデータイネーブル信号Ｅを有効にする。
ージメモリ３６へのデータ転送を説明するタイムチャー
トである。センサ制御部３５中のセンサ制御回路３５5
は、１ライン分のセンサデータＳＤにおける最終有効画
素がラインメモリ３５2 に書込まれたタイミングで、ラ
インメモリ３５2 からデータを読出してよいことを示す
データセット信号Ｄset を有効にする。データセット信
号Ｄset が有効になることにより、センサ制御回路３５
5 は、イメージメモリ３６内のライトＸアドレスカウン
タ３６3 を０にクリアするライトＸアドレスクリア信号
ＣＬＲ3 を、イメージメモリクロックＣ２の１パルス分
出力すると共に、ラインメモリ３５2 のデータが有効で
あることを示すデータイネーブル信号Ｅを有効にする。
【００１９】データイネーブル信号Ｅが有効な期間、イ
メージメモリクロックＣ２に同期して、ラインメモリ３
５2 上のセンサデータＳＤが順に読出されてラッチ回路
３５3 にラッチされる。ラッチ回路３５3 にラッチされ
たセンサデータＳＤは、イメージメモリクロックＣ２に
同期して、イメージメモリ回路３６1 に順に書込まれ
る。このデータイネーブル信号Ｅが有効な期間におい
て、ライトＸアドレスカウンタ３６3 は、イメージメモ
リ回路３６1 のアドレスをインクリメントしながら設定
していく共に、書込み画素をカウントすることになるの
で、該ライトＸアドレスカウンタ３６3 のアドレスをデ
コードすることにより、メモリ制御回路３６8 は、１ラ
イン分の最後のデータを書込んでいることを認識するこ
とができる。最後のデータを書込んでいることを認識し
た場合、メモリ制御回路３６8 は、ラッチ回路３５3 か
ら読出しているデータがその最後のデータであることを
示すデータエンド信号Ｄend を有効にする。センサ制御
回路３５5 はデータエンド信号Ｄend が有効になったこ
とを検出してデータイネーブル信号Ｅを無効にする。こ
れにより、１ライン分のセンサデータＳＤの有効分が、
イメージメモリ回路３６1 に書込まれる。
メージメモリクロックＣ２に同期して、ラインメモリ３
５2 上のセンサデータＳＤが順に読出されてラッチ回路
３５3 にラッチされる。ラッチ回路３５3 にラッチされ
たセンサデータＳＤは、イメージメモリクロックＣ２に
同期して、イメージメモリ回路３６1 に順に書込まれ
る。このデータイネーブル信号Ｅが有効な期間におい
て、ライトＸアドレスカウンタ３６3 は、イメージメモ
リ回路３６1 のアドレスをインクリメントしながら設定
していく共に、書込み画素をカウントすることになるの
で、該ライトＸアドレスカウンタ３６3 のアドレスをデ
コードすることにより、メモリ制御回路３６8 は、１ラ
イン分の最後のデータを書込んでいることを認識するこ
とができる。最後のデータを書込んでいることを認識し
た場合、メモリ制御回路３６8 は、ラッチ回路３５3 か
ら読出しているデータがその最後のデータであることを
示すデータエンド信号Ｄend を有効にする。センサ制御
回路３５5 はデータエンド信号Ｄend が有効になったこ
とを検出してデータイネーブル信号Ｅを無効にする。こ
れにより、１ライン分のセンサデータＳＤの有効分が、
イメージメモリ回路３６1 に書込まれる。
【００２０】なお、ラインメモリ３５2 からデータの読
出しを行っている場合も、Ａ／Ｄ変換部３４を介した受
像素子３３からのセンサデータＳＤを止めることができ
ないので、センサデータＳＤはラインメモリ３５2 に継
続的に書込まれていく。ここで、本参考例では、センサ
クロックＣ１よりもイメージメモリクロックＣ２の方が
動作速度が早いという条件を満足するようにしている。
即ち、センサクロックＣ１の周期Ｔ１とイメージメモリ
クロックＣ２の周期Ｔ２の関係は、次式を満たすように
している。 Ｔ１＞Ｔ２こ のようにすると、ラインメモリ３５2 からセンサデー
タＳＤを読出す前に、そのデータが上書きされることが
ない。即ち、先にラインメモリ３５2 の０番地からイメ
ージメモリクロックＣ２に同期して読出しが始まった後
に、センサクロックＣ１に同期してラインメモリ３５2
の０番地からの書込が始まるので、センサクロックＣ１
がイメージメモリクロックＣ２よりも遅ければ、ライン
メモリ３５2 の書込みアドレスが読出しアドレスに追付
くことは有り得ない。即ち、センサデータＳＤが上書き
されない。
出しを行っている場合も、Ａ／Ｄ変換部３４を介した受
像素子３３からのセンサデータＳＤを止めることができ
ないので、センサデータＳＤはラインメモリ３５2 に継
続的に書込まれていく。ここで、本参考例では、センサ
クロックＣ１よりもイメージメモリクロックＣ２の方が
動作速度が早いという条件を満足するようにしている。
即ち、センサクロックＣ１の周期Ｔ１とイメージメモリ
クロックＣ２の周期Ｔ２の関係は、次式を満たすように
している。 Ｔ１＞Ｔ２こ のようにすると、ラインメモリ３５2 からセンサデー
タＳＤを読出す前に、そのデータが上書きされることが
ない。即ち、先にラインメモリ３５2 の０番地からイメ
ージメモリクロックＣ２に同期して読出しが始まった後
に、センサクロックＣ１に同期してラインメモリ３５2
の０番地からの書込が始まるので、センサクロックＣ１
がイメージメモリクロックＣ２よりも遅ければ、ライン
メモリ３５2 の書込みアドレスが読出しアドレスに追付
くことは有り得ない。即ち、センサデータＳＤが上書き
されない。
【００２１】ライトＹアドレスカウンタ３６4 を１つ増
加させて、以上のような動作を繰り返すことで、帳票２
のイメージ全体のイメージデータＩm が、イメージメモ
リ３６に格納される。前処理部３７は、帳票２のイメー
ジデータＩm の格納されたイメージメモリ３６から、１
文字分の文字パターンを切出す。即ち、前処理部３７
は、リードＸアドレスカウンタ３６5 とリードＹアドレ
スカウンタ３６6 に、ＸアドレスＡｘとＹアドレスＡｙ
をそれぞれセットし、所望の領域のイメージデータＩm
を読出し制御回路３６9 を介して読出し、その読出した
イメージデータＩm から、１文字分の文字パターンデー
タを切出す。なお、イメージメモリ回路３６1 に対する
書込みと読出し動作は独立であるため、セレクタ３６7
は切替え信号Ｗ／Ｒに基づき、ライトアドレスとリード
アドレスを切替えてイメージメモリ回路３６1 に与え
る。前処理部３７は切出した文字パターンデータを文字
認識部３８に送り、文字認識部３８が文字認識を行う。
文字認識結果は、主制御部３９を介して上位装置１に通
信される。
加させて、以上のような動作を繰り返すことで、帳票２
のイメージ全体のイメージデータＩm が、イメージメモ
リ３６に格納される。前処理部３７は、帳票２のイメー
ジデータＩm の格納されたイメージメモリ３６から、１
文字分の文字パターンを切出す。即ち、前処理部３７
は、リードＸアドレスカウンタ３６5 とリードＹアドレ
スカウンタ３６6 に、ＸアドレスＡｘとＹアドレスＡｙ
をそれぞれセットし、所望の領域のイメージデータＩm
を読出し制御回路３６9 を介して読出し、その読出した
イメージデータＩm から、１文字分の文字パターンデー
タを切出す。なお、イメージメモリ回路３６1 に対する
書込みと読出し動作は独立であるため、セレクタ３６7
は切替え信号Ｗ／Ｒに基づき、ライトアドレスとリード
アドレスを切替えてイメージメモリ回路３６1 に与え
る。前処理部３７は切出した文字パターンデータを文字
認識部３８に送り、文字認識部３８が文字認識を行う。
文字認識結果は、主制御部３９を介して上位装置１に通
信される。
【００２２】以上のように、この参考例によれば、イメ
ージメモリ３６とＡ／Ｄ変換部３４の間にセンサ制御部
３５を設け、そのセンサ制御部３５には、１ライン分の
センサデータＳＤを格納するラインメモリ３５2 を備え
ている。そして、同センサクロックＣ１に同期してライ
ンメモリ３５2 にセンサデータＳＤを格納し、イメージ
メモリクロックＣ２に同期して、ラインメモリ３５2 か
らセンサデータＳＤを読出してイメージメモリ回路３６
1 に格納するようにしている。そのため、イメージメモ
リ３６の動作を、受像素子３３の性能に依存したセンサ
クロックＣ１から独立させることができ、イメージメモ
リ３６の動作を高速化できる。また、使用する受像素子
３３を変更する場合にも、センサ制御部３５が受像素子
３３に依存する部分を吸収しているので、変更回路規模
は少なくてすみ、イメージメモリ３６の汎用化が可能で
ある。なお、センサクロックＣ１の速度をイメージメモ
リクロックＣ２よりも遅くしておけば、ラインメモリ３
５2 に書込まれたセンサデータＳＤが、読出される前に
上書きされることがないので、ラインメモリ３５2 は１
ライン分だけのセンサデータＳＤを格納すればよい。つ
まり、ラインメモリを二つ用意して、その二つに交互に
書込みと読出しをするトグル制御を行なわずともよい。
即ち、ラインメモリ３５2 の規模を最小にできる。
ージメモリ３６とＡ／Ｄ変換部３４の間にセンサ制御部
３５を設け、そのセンサ制御部３５には、１ライン分の
センサデータＳＤを格納するラインメモリ３５2 を備え
ている。そして、同センサクロックＣ１に同期してライ
ンメモリ３５2 にセンサデータＳＤを格納し、イメージ
メモリクロックＣ２に同期して、ラインメモリ３５2 か
らセンサデータＳＤを読出してイメージメモリ回路３６
1 に格納するようにしている。そのため、イメージメモ
リ３６の動作を、受像素子３３の性能に依存したセンサ
クロックＣ１から独立させることができ、イメージメモ
リ３６の動作を高速化できる。また、使用する受像素子
３３を変更する場合にも、センサ制御部３５が受像素子
３３に依存する部分を吸収しているので、変更回路規模
は少なくてすみ、イメージメモリ３６の汎用化が可能で
ある。なお、センサクロックＣ１の速度をイメージメモ
リクロックＣ２よりも遅くしておけば、ラインメモリ３
５2 に書込まれたセンサデータＳＤが、読出される前に
上書きされることがないので、ラインメモリ３５2 は１
ライン分だけのセンサデータＳＤを格納すればよい。つ
まり、ラインメモリを二つ用意して、その二つに交互に
書込みと読出しをするトグル制御を行なわずともよい。
即ち、ラインメモリ３５2 の規模を最小にできる。
【００２３】（実施形態） 図８は、本発明の実施形態を示すＯＣＲの構成ブロック
図であり、図５中の要素と共通の要素には共通の符号が
付されている。このＯＣＲは、従来と同様に、上位装置
１からの指示に基づき、帳票２上の記載事項に対する文
字認識を行うものであり、参考例と同様の光源３１と、
集光用レンズ３２と、受像素子３３とを備えている。光
源３１が走行中の帳票２に投光し、その投光された光が
帳票２で反射し、それがレンズ３２を介して集光されて
受像素子３３に与えられる構成になっている。受像素子
３３は光電変換を行うものであり、帳票２のイメージに
対応するアナログセンサデータＳＡを順に出力するよう
になっている。受像素子３３の出力側は、センサデータ
ＳＡをデジタルセンサデータＳＤに変換して転送するＡ
／Ｄ変換部３４に接続されている。Ａ／Ｄ変換部３４の
出力側には、該Ａ／Ｄ変換部３４の出力データＳＤと受
像素子３３の制御を行うと共に、１ライン分のセンサデ
ータＳＤを蓄えるセンサ制御部３５が接続されている。
センサ制御部３５の出力側に、第１の実施形態とは異な
る動作を行うイメージメモリ５０が接続されている。イ
メージメモリ５０の出力側に、参考例と同様の前処理部
３７が接続され、その前処理部３７の出力側が文字認識
部３８に接続されている。文字認識部３８の出力する文
字認識結果が主制御部３９に与えられ、該主制御部３９
が、その文字認識結果を上位装置１に与える構成になっ
ている。主制御部３９は、上位装置１との通信及びＯＣ
Ｒ全体を制御する機能を有している。主制御部３９には
機構制御部４０が接続され、主制御部３９は上位装置１
の命令に応じて機構制御部４０に指示を与え、機構制御
部４０が駆動系４１を制御する構成になっている。駆動
系４１は、帳票２を搬送するようになっている。また、
機構制御部４０は、イメージメモリ５０の動作も制御す
るようになっている。
図であり、図５中の要素と共通の要素には共通の符号が
付されている。このＯＣＲは、従来と同様に、上位装置
１からの指示に基づき、帳票２上の記載事項に対する文
字認識を行うものであり、参考例と同様の光源３１と、
集光用レンズ３２と、受像素子３３とを備えている。光
源３１が走行中の帳票２に投光し、その投光された光が
帳票２で反射し、それがレンズ３２を介して集光されて
受像素子３３に与えられる構成になっている。受像素子
３３は光電変換を行うものであり、帳票２のイメージに
対応するアナログセンサデータＳＡを順に出力するよう
になっている。受像素子３３の出力側は、センサデータ
ＳＡをデジタルセンサデータＳＤに変換して転送するＡ
／Ｄ変換部３４に接続されている。Ａ／Ｄ変換部３４の
出力側には、該Ａ／Ｄ変換部３４の出力データＳＤと受
像素子３３の制御を行うと共に、１ライン分のセンサデ
ータＳＤを蓄えるセンサ制御部３５が接続されている。
センサ制御部３５の出力側に、第１の実施形態とは異な
る動作を行うイメージメモリ５０が接続されている。イ
メージメモリ５０の出力側に、参考例と同様の前処理部
３７が接続され、その前処理部３７の出力側が文字認識
部３８に接続されている。文字認識部３８の出力する文
字認識結果が主制御部３９に与えられ、該主制御部３９
が、その文字認識結果を上位装置１に与える構成になっ
ている。主制御部３９は、上位装置１との通信及びＯＣ
Ｒ全体を制御する機能を有している。主制御部３９には
機構制御部４０が接続され、主制御部３９は上位装置１
の命令に応じて機構制御部４０に指示を与え、機構制御
部４０が駆動系４１を制御する構成になっている。駆動
系４１は、帳票２を搬送するようになっている。また、
機構制御部４０は、イメージメモリ５０の動作も制御す
るようになっている。
【００２４】図１は、本発明の実施形態を示す図８中の
センサ制御部３５とイメージメモリ５０の構成ブロック
図である。本実施形態のＯＣＲの特徴は、参考例と同様
のセンサ制御部３５を設けていることと、イメージデー
タをイメージメモリ５０に書込む際に、その動作を中断
する機能を付加したことにある。センサ制御部３５は、
ラッチ回路３５1 と、Ａ／Ｄ変換部３４からのセンサデ
ータＳＤを１ライン分格納するラインメモリ３５2と、
ラッチ回路３５3 と、カウンタで構成されたセンサアド
レス手段３５4 と、センサ制御回路３５5 とを備えてい
る。ラッチ回路３５1 は、受像素子３３の性能に対応す
るように機構制御部４０で設定されたセンサクロックＣ
１に同期して、センサデータＳＤをラッチするものであ
り、該ラッチ回路３５1 の出力側に、ラインメモリ３５
2 が接続されている。ラインメモリ３５2 は、非同期に
センサデータＳＤを入出力する先入れ先出し型（ＦＩＦ
Ｏ）メモリであり、そのライト動作とリード動作を独立
して行うために、センサクロックＣ１と、該センサクロ
ックＣ１とは独立したイメージメモリクロックＣ２とを
入力する構成になっている。即ち、ラインメモリ３５2
の図示しない内部アドレスカウンタにおいて、センサク
ロックＣ１がラインメモリ３５2 のライトクロックとな
り、イメージメモリクロックＣ２がリードクロックとな
っている。また、ラインメモリ３５2 の内部アドレスカ
ウンタは、独立のリセット機構を有し、各クロックによ
って１番地ずつ増加し、リセットによって０番地に戻る
機能を有している。
センサ制御部３５とイメージメモリ５０の構成ブロック
図である。本実施形態のＯＣＲの特徴は、参考例と同様
のセンサ制御部３５を設けていることと、イメージデー
タをイメージメモリ５０に書込む際に、その動作を中断
する機能を付加したことにある。センサ制御部３５は、
ラッチ回路３５1 と、Ａ／Ｄ変換部３４からのセンサデ
ータＳＤを１ライン分格納するラインメモリ３５2と、
ラッチ回路３５3 と、カウンタで構成されたセンサアド
レス手段３５4 と、センサ制御回路３５5 とを備えてい
る。ラッチ回路３５1 は、受像素子３３の性能に対応す
るように機構制御部４０で設定されたセンサクロックＣ
１に同期して、センサデータＳＤをラッチするものであ
り、該ラッチ回路３５1 の出力側に、ラインメモリ３５
2 が接続されている。ラインメモリ３５2 は、非同期に
センサデータＳＤを入出力する先入れ先出し型（ＦＩＦ
Ｏ）メモリであり、そのライト動作とリード動作を独立
して行うために、センサクロックＣ１と、該センサクロ
ックＣ１とは独立したイメージメモリクロックＣ２とを
入力する構成になっている。即ち、ラインメモリ３５2
の図示しない内部アドレスカウンタにおいて、センサク
ロックＣ１がラインメモリ３５2 のライトクロックとな
り、イメージメモリクロックＣ２がリードクロックとな
っている。また、ラインメモリ３５2 の内部アドレスカ
ウンタは、独立のリセット機構を有し、各クロックによ
って１番地ずつ増加し、リセットによって０番地に戻る
機能を有している。
【００２５】ラインメモリ３５2 の出力側に、イメージ
メモリクロックＣ２に同期して、該ラインメモリ３５2
から読出したセンサデータＳＤをラッチするラッチ回路
３５3 が接続されている。センサアドレス手段３５
4 は、センサクロックＣ１をカウントすることで、受像
素子３３における主走査分のアドレスを生成してセンサ
制御回路３５5 へ与えるものである。センサ制御回路３
５5 は、その主走査分のアドレスに基づき、受像素子３
３を制御するシフトゲート信号ＳＧを生成すると共に、
センサアドレス手段３５4 をクリアするクリア信号ＣＬ
Ｒ2 と、イメージメモリ５０に対するライトＸアドレス
クリア信号ＣＬＲ3 とを、生成して出力する機能を有し
ている。イメージメモリ５０は、センサ制御部３５中の
ラッチ回路３５3 の出力側に接続されて帳票２全体のセ
ンサデータＳＤをイメージデータＩm として格納するイ
メージメモリ回路５０1 と、イメージメモリクロックＣ
２を発生する発振器（ＯＳＣ）５０2 とを、備えてい
る。また、イメージメモリ５０には、イメージメモリ回
路５０1 にセンサデータＳＤを書込む際のＸアドレスを
設定するライトＸアドレスカウンタ５０3 及びＹアドレ
スを設定するライトＹアドレスカウンタ５０4 と、イメ
ージデータＩm を読出す際のアドレスを設定するリード
Ｘアドレスカウンタ５０5 及びリードＹアドレスカウン
タ５０6 とが、設けられている。
メモリクロックＣ２に同期して、該ラインメモリ３５2
から読出したセンサデータＳＤをラッチするラッチ回路
３５3 が接続されている。センサアドレス手段３５
4 は、センサクロックＣ１をカウントすることで、受像
素子３３における主走査分のアドレスを生成してセンサ
制御回路３５5 へ与えるものである。センサ制御回路３
５5 は、その主走査分のアドレスに基づき、受像素子３
３を制御するシフトゲート信号ＳＧを生成すると共に、
センサアドレス手段３５4 をクリアするクリア信号ＣＬ
Ｒ2 と、イメージメモリ５０に対するライトＸアドレス
クリア信号ＣＬＲ3 とを、生成して出力する機能を有し
ている。イメージメモリ５０は、センサ制御部３５中の
ラッチ回路３５3 の出力側に接続されて帳票２全体のセ
ンサデータＳＤをイメージデータＩm として格納するイ
メージメモリ回路５０1 と、イメージメモリクロックＣ
２を発生する発振器（ＯＳＣ）５０2 とを、備えてい
る。また、イメージメモリ５０には、イメージメモリ回
路５０1 にセンサデータＳＤを書込む際のＸアドレスを
設定するライトＸアドレスカウンタ５０3 及びＹアドレ
スを設定するライトＹアドレスカウンタ５０4 と、イメ
ージデータＩm を読出す際のアドレスを設定するリード
Ｘアドレスカウンタ５０5 及びリードＹアドレスカウン
タ５０6 とが、設けられている。
【００２６】各カウンタ５０3 〜５０6 には、ゲート５
０7 を介したイメージメモリクロックＣ２が入力され、
各カウンタ５０3 〜５０6 がそのイメージメモリクロッ
クＣ２に同期してそれぞれカウント動作を行うようにな
っている。ライトＸアドレスカウンタ５０3 及びライト
Ｙアドレスカウンタ５０4 の出力側は、セレクタ５０8
とメモリ制御回路５０9 に接続されている。リードＸア
ドレスカウンタ５０5及びリードＹアドレスカウンタ５
０6 には、機構制御部４０を介してＸアドレスＡｘとＹ
アドレスＡｙが与えられる構成になっており、これらの
カウンタ５０5，５０6 の出力側は、読出し制御回路５
０10とセレクタ５０8 に接続されている。セレクタ５０
8 は、書込み用アドレスと読出し用アドレスとを切り替
えて、イメージメモリ回路５０1 に与えるものであり、
セレクタ５０8 は、書込みと読出しの切り替え信号Ｗ／
Ｒに基づいて、その切り替えを行う構成になっている。
メモリ制御回路５０9 は、ライトＸアドレスカウンタ５
０3 をクリアするアドレスクリア信号ＣＬＲ4 と、デー
タエンド信号Ｄend を送出すると共に、イメージメモリ
回路５０1 をリフレッシュするときに、ウエイト信号Ｓ
ｗを有効にして出力する機能を有している。アドレスク
リア信号ＣＬＲ4 とライトＸアドレスクリア信号ＣＬＲ
3 とは、ゲート５０11を介してライトＸアドレスカウン
タ５０3 に与えられる構成になっている。前述のゲート
５０7 は、ウエイト信号Ｓｗが有効なときに、イメージ
メモリクロックＣ２を送出するものである。即ち、受像
素子３３、Ａ／Ｄ変換部３４、センサ制御部３５、カウ
ンタ５０3 〜５０6 及びメモリ制御回路５０9 がイメー
ジデータの書込み制御機構を構成し、メモリ制御回路５
０9 とゲート５０7 は、イメージメモリ回路５０1 に対
する書込を一時的に止めるウエイト手段を構成してい
る。
０7 を介したイメージメモリクロックＣ２が入力され、
各カウンタ５０3 〜５０6 がそのイメージメモリクロッ
クＣ２に同期してそれぞれカウント動作を行うようにな
っている。ライトＸアドレスカウンタ５０3 及びライト
Ｙアドレスカウンタ５０4 の出力側は、セレクタ５０8
とメモリ制御回路５０9 に接続されている。リードＸア
ドレスカウンタ５０5及びリードＹアドレスカウンタ５
０6 には、機構制御部４０を介してＸアドレスＡｘとＹ
アドレスＡｙが与えられる構成になっており、これらの
カウンタ５０5，５０6 の出力側は、読出し制御回路５
０10とセレクタ５０8 に接続されている。セレクタ５０
8 は、書込み用アドレスと読出し用アドレスとを切り替
えて、イメージメモリ回路５０1 に与えるものであり、
セレクタ５０8 は、書込みと読出しの切り替え信号Ｗ／
Ｒに基づいて、その切り替えを行う構成になっている。
メモリ制御回路５０9 は、ライトＸアドレスカウンタ５
０3 をクリアするアドレスクリア信号ＣＬＲ4 と、デー
タエンド信号Ｄend を送出すると共に、イメージメモリ
回路５０1 をリフレッシュするときに、ウエイト信号Ｓ
ｗを有効にして出力する機能を有している。アドレスク
リア信号ＣＬＲ4 とライトＸアドレスクリア信号ＣＬＲ
3 とは、ゲート５０11を介してライトＸアドレスカウン
タ５０3 に与えられる構成になっている。前述のゲート
５０7 は、ウエイト信号Ｓｗが有効なときに、イメージ
メモリクロックＣ２を送出するものである。即ち、受像
素子３３、Ａ／Ｄ変換部３４、センサ制御部３５、カウ
ンタ５０3 〜５０6 及びメモリ制御回路５０9 がイメー
ジデータの書込み制御機構を構成し、メモリ制御回路５
０9 とゲート５０7 は、イメージメモリ回路５０1 に対
する書込を一時的に止めるウエイト手段を構成してい
る。
【００２７】次に、図８のＯＣＲの動作を説明する。Ｏ
ＣＲは上位装置１からの読取り指示に基づき、機構制御
部４０で駆動系４１を制御する。制御された駆動系４１
は帳票２を搬送し、帳票２が搬送路上を移動する。帳票
２が光源３１の下を通過するとき、光源３１から投光さ
れた光が帳票２の表面で反射し、帳票２のイメージがレ
ンズ３２を介して受像素子３３に集められる。受像素子
３３により、帳票２のイメージがアナログセンサデータ
ＳＡに変換される。Ａ／Ｄ変換部３４において、センサ
データＳＡはデジタルセンサデータＳＤに変換され、参
考例と同様、図５のシフトゲート信号ＳＧの指示するタ
イミングで、センサ制御部３５に転送される。シフトゲ
ート信号ＳＧは、受像素子３３に対して１ライン分のデ
ータの転送の開始を指示する信号であり、この信号ＳＧ
がトリガとなり、受像素子３３に入力するセンサクロッ
クＣ１に同期して１ライン分のセンサデータＳＤが、Ａ
／Ｄ変換部３４を介してセンサ制御部３５に順に転送さ
れる。転送されたセンサデータＳＤは、センサクロック
Ｃ１に同期してラッチ回路３５1 にラッチされる。その
ラッチされたセンサデータＳＤは、センサクロックＣ１
に同期してラインメモリ３５2 に順に書込まれる。
ＣＲは上位装置１からの読取り指示に基づき、機構制御
部４０で駆動系４１を制御する。制御された駆動系４１
は帳票２を搬送し、帳票２が搬送路上を移動する。帳票
２が光源３１の下を通過するとき、光源３１から投光さ
れた光が帳票２の表面で反射し、帳票２のイメージがレ
ンズ３２を介して受像素子３３に集められる。受像素子
３３により、帳票２のイメージがアナログセンサデータ
ＳＡに変換される。Ａ／Ｄ変換部３４において、センサ
データＳＡはデジタルセンサデータＳＤに変換され、参
考例と同様、図５のシフトゲート信号ＳＧの指示するタ
イミングで、センサ制御部３５に転送される。シフトゲ
ート信号ＳＧは、受像素子３３に対して１ライン分のデ
ータの転送の開始を指示する信号であり、この信号ＳＧ
がトリガとなり、受像素子３３に入力するセンサクロッ
クＣ１に同期して１ライン分のセンサデータＳＤが、Ａ
／Ｄ変換部３４を介してセンサ制御部３５に順に転送さ
れる。転送されたセンサデータＳＤは、センサクロック
Ｃ１に同期してラッチ回路３５1 にラッチされる。その
ラッチされたセンサデータＳＤは、センサクロックＣ１
に同期してラインメモリ３５2 に順に書込まれる。
【００２８】１ライン分のセンサデータＳＤがラインメ
モリ３５2 に書込まれた時点で、そのセンサデータＳＤ
のうちの有効画素のデータが、イメージデータＩm とし
てイメージメモリ５０に転送される。センサ制御部３５
からイメージメモリ５０へのデータ転送は、参考例と同
様、図７のタイミングで行われる。センサ制御部３５中
のセンサ制御回路３５5 は、１ライン分のセンサデータ
ＳＤにおける最終有効画素がラインメモリ３５2 に書込
まれたタイミングで、ラインメモリ３５2 からデータを
読出してよいことを示すデータセット信号Ｄset を有効
にする。データセット信号Ｄset が有効になることによ
り、センサ制御回路３５5 は、イメージメモリ５０内の
ライトＸアドレスカウンタ５０3 を０にクリアするライ
トＸアドレスクリア信号ＣＬＲ3 を、イメージメモリク
ロックＣ２の１パルス分出力すると共に、ラインメモリ
３５2 のデータが有効であることを示すデータイネーブ
ル信号Ｅを有効にする。
モリ３５2 に書込まれた時点で、そのセンサデータＳＤ
のうちの有効画素のデータが、イメージデータＩm とし
てイメージメモリ５０に転送される。センサ制御部３５
からイメージメモリ５０へのデータ転送は、参考例と同
様、図７のタイミングで行われる。センサ制御部３５中
のセンサ制御回路３５5 は、１ライン分のセンサデータ
ＳＤにおける最終有効画素がラインメモリ３５2 に書込
まれたタイミングで、ラインメモリ３５2 からデータを
読出してよいことを示すデータセット信号Ｄset を有効
にする。データセット信号Ｄset が有効になることによ
り、センサ制御回路３５5 は、イメージメモリ５０内の
ライトＸアドレスカウンタ５０3 を０にクリアするライ
トＸアドレスクリア信号ＣＬＲ3 を、イメージメモリク
ロックＣ２の１パルス分出力すると共に、ラインメモリ
３５2 のデータが有効であることを示すデータイネーブ
ル信号Ｅを有効にする。
【００２９】データイネーブル信号Ｅが有効な期間、イ
メージメモリクロックＣ２に同期して、ラインメモリ３
５2 上のセンサデータＳＤが順に読出されてラッチ回路
３５3 にラッチされる。ラッチ回路３５3 にラッチされ
たセンサデータＳＤは、イメージメモリクロックＣ２に
同期して順に、イメージメモリ回路５０1 のライトＸア
ドレスカウンタ５０3 及びライトＹアドレスカウンタ５
０4 によって設定されたアドレスに書込まれる。ただ
し、この書込み時に、イメージメモリ回路５０1のリフ
レッシュサイクルに入った場合、リフレッシュが優先さ
れるので、メモリ制御回路５０9 は、ウエイト信号Ｓｗ
を有効にする。これにより、イメージメモリクロックＣ
２が停止し、ラッチ回路３５3 とライトＸアドレスカウ
ンタ５０3及びライトＹアドレスカウンタ５０4 の動作
が停止し、書込みがウエイト状態となる。このウエイト
状態で、イメージメモリ回路５０1 のリフレッシュが行
われる。
メージメモリクロックＣ２に同期して、ラインメモリ３
５2 上のセンサデータＳＤが順に読出されてラッチ回路
３５3 にラッチされる。ラッチ回路３５3 にラッチされ
たセンサデータＳＤは、イメージメモリクロックＣ２に
同期して順に、イメージメモリ回路５０1 のライトＸア
ドレスカウンタ５０3 及びライトＹアドレスカウンタ５
０4 によって設定されたアドレスに書込まれる。ただ
し、この書込み時に、イメージメモリ回路５０1のリフ
レッシュサイクルに入った場合、リフレッシュが優先さ
れるので、メモリ制御回路５０9 は、ウエイト信号Ｓｗ
を有効にする。これにより、イメージメモリクロックＣ
２が停止し、ラッチ回路３５3 とライトＸアドレスカウ
ンタ５０3及びライトＹアドレスカウンタ５０4 の動作
が停止し、書込みがウエイト状態となる。このウエイト
状態で、イメージメモリ回路５０1 のリフレッシュが行
われる。
【００３０】データイネーブル信号Ｅが有効な期間にお
いて、ライトＸアドレスカウンタ５０3 は、イメージメ
モリ回路５０1 のアドレスをインクリメントしながら設
定していく共に、書込み画素をカウントすることになる
ので、該ライトＸアドレスカウンタ５０3 のアドレスを
デコードすることにより、メモリ制御回路５０9 は、１
ライン分の最後のデータを書込んでいることを認識する
ことができる。最後のデータを書込んでいることを認識
した場合、メモリ制御回路５０9 は、ラッチ回路３５3
から読出しているデータがその最後のデータであること
を示すデータエンド信号Ｄend を有効にする。センサ制
御回路３５5 はデータエンド信号Ｄendが有効になった
ことを検出してデータイネーブル信号Ｅを無効にする。
これにより、１ライン分のセンサデータＳＤの有効分
が、イメージメモリ回路５０1 に書込まれる。
いて、ライトＸアドレスカウンタ５０3 は、イメージメ
モリ回路５０1 のアドレスをインクリメントしながら設
定していく共に、書込み画素をカウントすることになる
ので、該ライトＸアドレスカウンタ５０3 のアドレスを
デコードすることにより、メモリ制御回路５０9 は、１
ライン分の最後のデータを書込んでいることを認識する
ことができる。最後のデータを書込んでいることを認識
した場合、メモリ制御回路５０9 は、ラッチ回路３５3
から読出しているデータがその最後のデータであること
を示すデータエンド信号Ｄend を有効にする。センサ制
御回路３５5 はデータエンド信号Ｄendが有効になった
ことを検出してデータイネーブル信号Ｅを無効にする。
これにより、１ライン分のセンサデータＳＤの有効分
が、イメージメモリ回路５０1 に書込まれる。
【００３１】なお、ラインメモリ３５2 からデータの読
出しを行っている場合も、Ａ／Ｄ変換部３４を介した受
像素子３３からのセンサデータＳＤを止めることができ
ないので、センサデータＳＤはラインメモリ３５2 に継
続的に書込まれていく。ここで本実施形態では、センサ
クロックＣ１の周期Ｔ１とイメージメモリクロックＣ２
の周期Ｔ２の関係を、次の（１）式の条件を満足するよ
うにしている。 Ｔ１×（Ｇ１＋Ｇ２）＞Ｔ２×（Ｇ１＋Ｗｔ） ・・・（１） 但し、Ｇ１；受像素子３３の主走査の有効画素数 Ｇ２；受像素子３３の主走査の無効画素数 Ｗｔ；１ライン当りのウエイト数 このようにすると、ラインメモリ３５2 からセンサデー
タＳＤを読出す前に、そのデータが上書きされること事
がない。即ち、先にラインメモリ３５2 の０番地からイ
メージメモリクロックＣ２に同期して読出しが始まった
後に、センサクロックＣ１に同期してラインメモリ３５
2 の０番地からの書込みが始まるので、書込みアドレス
が読出しアドレスに追付くことは有り得ない。即ち、セ
ンサデータＳＤが、読出される前に上書きされない。
出しを行っている場合も、Ａ／Ｄ変換部３４を介した受
像素子３３からのセンサデータＳＤを止めることができ
ないので、センサデータＳＤはラインメモリ３５2 に継
続的に書込まれていく。ここで本実施形態では、センサ
クロックＣ１の周期Ｔ１とイメージメモリクロックＣ２
の周期Ｔ２の関係を、次の（１）式の条件を満足するよ
うにしている。 Ｔ１×（Ｇ１＋Ｇ２）＞Ｔ２×（Ｇ１＋Ｗｔ） ・・・（１） 但し、Ｇ１；受像素子３３の主走査の有効画素数 Ｇ２；受像素子３３の主走査の無効画素数 Ｗｔ；１ライン当りのウエイト数 このようにすると、ラインメモリ３５2 からセンサデー
タＳＤを読出す前に、そのデータが上書きされること事
がない。即ち、先にラインメモリ３５2 の０番地からイ
メージメモリクロックＣ２に同期して読出しが始まった
後に、センサクロックＣ１に同期してラインメモリ３５
2 の０番地からの書込みが始まるので、書込みアドレス
が読出しアドレスに追付くことは有り得ない。即ち、セ
ンサデータＳＤが、読出される前に上書きされない。
【００３２】ライトＹアドレスカウンタ５０4 を１つ増
加させて、以上のような動作を繰り返すことで、帳票２
のイメージ全体のイメージデータＩm が、イメージメモ
リ５０に格納される。前処理部３７は、帳票２のイメー
ジデータＩm の格納されたイメージメモリ５０から、１
文字分の文字パターンを切出す。即ち、前処理部３７
は、リードＸアドレスカウンタ５０5 とリードＹアドレ
スカウンタ５０6 に、ＸアドレスＡｘとＹアドレスＡｙ
をそれぞれセットし、所望の領域のイメージデータＩm
を読出し制御回路５０10を介して読出し、その読出した
イメージデータＩm から、１文字分の文字パターンデー
タを切出す。なお、イメージメモリ回路５０1 に対する
書込みと読出し動作は独立であるため、セレクタ５０8
は切替え信号Ｗ／Ｒに基づき、ライトアドレスとリード
アドレスを切替えてイメージメモリ回路５０1 に与え
る。前処理部３７は切出した文字パターンデータを文字
認識部３８に送り、文字認識部３８が文字認識を行う。
文字認識結果は、主制御部３９を介して上位装置１に通
信される。
加させて、以上のような動作を繰り返すことで、帳票２
のイメージ全体のイメージデータＩm が、イメージメモ
リ５０に格納される。前処理部３７は、帳票２のイメー
ジデータＩm の格納されたイメージメモリ５０から、１
文字分の文字パターンを切出す。即ち、前処理部３７
は、リードＸアドレスカウンタ５０5 とリードＹアドレ
スカウンタ５０6 に、ＸアドレスＡｘとＹアドレスＡｙ
をそれぞれセットし、所望の領域のイメージデータＩm
を読出し制御回路５０10を介して読出し、その読出した
イメージデータＩm から、１文字分の文字パターンデー
タを切出す。なお、イメージメモリ回路５０1 に対する
書込みと読出し動作は独立であるため、セレクタ５０8
は切替え信号Ｗ／Ｒに基づき、ライトアドレスとリード
アドレスを切替えてイメージメモリ回路５０1 に与え
る。前処理部３７は切出した文字パターンデータを文字
認識部３８に送り、文字認識部３８が文字認識を行う。
文字認識結果は、主制御部３９を介して上位装置１に通
信される。
【００３３】以上のように、本実施形態によれば、イメ
ージメモリ５０とＡ／Ｄ変換部３４の間にセンサ制御部
３５を設け、そのセンサ制御部３５には、１ライン分の
センサデータＳＤを格納するラインメモリ３５2 を備え
ている。そして、同センサクロックＣ１に同期してライ
ンメモリ３５2 にセンサデータＳＤを格納し、イメージ
メモリクロックＣ２に同期して、ラインメモリ３５2 か
らセンサデータＳＤを読出してイメージメモリ回路５０
1 に格納するようにしている。そのため、イメージメモ
リ５０の動作を、受像素子３３の性能に依存したセンサ
クロックＣ１から独立させることができ、イメージメモ
リ５０の動作を高速化できる。また、使用する受像素子
３３を変更する場合にも、センサ制御部３５が受像素子
３３に依存する部分を吸収しているので、変更回路はセ
ンサ制御部３５だけですみ、イメージメモリ５０の汎用
化が可能である。
ージメモリ５０とＡ／Ｄ変換部３４の間にセンサ制御部
３５を設け、そのセンサ制御部３５には、１ライン分の
センサデータＳＤを格納するラインメモリ３５2 を備え
ている。そして、同センサクロックＣ１に同期してライ
ンメモリ３５2 にセンサデータＳＤを格納し、イメージ
メモリクロックＣ２に同期して、ラインメモリ３５2 か
らセンサデータＳＤを読出してイメージメモリ回路５０
1 に格納するようにしている。そのため、イメージメモ
リ５０の動作を、受像素子３３の性能に依存したセンサ
クロックＣ１から独立させることができ、イメージメモ
リ５０の動作を高速化できる。また、使用する受像素子
３３を変更する場合にも、センサ制御部３５が受像素子
３３に依存する部分を吸収しているので、変更回路はセ
ンサ制御部３５だけですみ、イメージメモリ５０の汎用
化が可能である。
【００３４】一方、イメージメモリクロックＣ２を停止
させるために、メモリ制御回路５０9 とゲート５０ 7 と
でウエイト手段を形成し、イメージメモリ回路５０1 が
リフレッシュサイクルに入った時に、イメージデータを
イメージメモリ５０に書込む動作をウエイトさせるよう
にしたので、イメージメモリ回路５０1 にＤＲＡＭを使
用した場合でも、一般的なリフレッシュ方式のＣＢＲを
採用できる。さらに、センサクロックＣ１の周期Ｔ１と
イメージメモリクロックＣ２の周期Ｔ２の関係を（１）
式の条件に設定しているので、ラインメモリ３５2 に書
込まれたデータが、読出される前に上書きされることが
ないので、ラインメモリ３５2 は１ライン分だけのセン
サデータＳＤを格納すればよい。即ち、ラインメモリ３
５2 の規模を小さくできる。なお、本発明は、上記参考
例や実施形態に限定されず種々の変形が可能である。例
えば、上記参考例や実施形態ではＯＣＲについて説明し
ているが、本発明は、受像素子３３を利用してイメージ
データメモリに取込む必要のあるＯＡ機器のファイリン
グ装置或いはイメージスキャナ等にも適用できる。
させるために、メモリ制御回路５０9 とゲート５０ 7 と
でウエイト手段を形成し、イメージメモリ回路５０1 が
リフレッシュサイクルに入った時に、イメージデータを
イメージメモリ５０に書込む動作をウエイトさせるよう
にしたので、イメージメモリ回路５０1 にＤＲＡＭを使
用した場合でも、一般的なリフレッシュ方式のＣＢＲを
採用できる。さらに、センサクロックＣ１の周期Ｔ１と
イメージメモリクロックＣ２の周期Ｔ２の関係を（１）
式の条件に設定しているので、ラインメモリ３５2 に書
込まれたデータが、読出される前に上書きされることが
ないので、ラインメモリ３５2 は１ライン分だけのセン
サデータＳＤを格納すればよい。即ち、ラインメモリ３
５2 の規模を小さくできる。なお、本発明は、上記参考
例や実施形態に限定されず種々の変形が可能である。例
えば、上記参考例や実施形態ではＯＣＲについて説明し
ているが、本発明は、受像素子３３を利用してイメージ
データメモリに取込む必要のあるＯＡ機器のファイリン
グ装置或いはイメージスキャナ等にも適用できる。
【００３５】
【発明の効果】以上詳細に説明したように、本発明によ
れば、ラインメモリは、センサクロックに同期してデジ
タルセンサデータを順に書込み、イメージメモリクロッ
クに同期してその書込まれたセンサデータを順に読出す
構成としているので、イメージメモリ回路はセンサクロ
ックに依存しなくなり、イメージメモリにおける動作を
高速化できる。その上、センサクロックに依存する部分
が、すべてセンサアドレス手段、制御回路及びラインメ
モリの部分に吸収されるので、イメージメモリ回路を汎
用化できる。さらに、ウエイト手段を設けているので、
イメージメモリ回路にＤＲＡＭを用いた場合に、一般的
なリフレッシュ方法のＣＢＲを採用できるようになる。
しかも、センサクロックの周期Ｔ１とイメージメモリク
ロックの周期Ｔ２の関係を、Ｔ１×（Ｇ１＋Ｇ２）＞Ｔ
２×（Ｇ１＋Ｗｔ）にしているので、ラインメモリが１
ライン分だけで済む。
れば、ラインメモリは、センサクロックに同期してデジ
タルセンサデータを順に書込み、イメージメモリクロッ
クに同期してその書込まれたセンサデータを順に読出す
構成としているので、イメージメモリ回路はセンサクロ
ックに依存しなくなり、イメージメモリにおける動作を
高速化できる。その上、センサクロックに依存する部分
が、すべてセンサアドレス手段、制御回路及びラインメ
モリの部分に吸収されるので、イメージメモリ回路を汎
用化できる。さらに、ウエイト手段を設けているので、
イメージメモリ回路にＤＲＡＭを用いた場合に、一般的
なリフレッシュ方法のＣＢＲを採用できるようになる。
しかも、センサクロックの周期Ｔ１とイメージメモリク
ロックの周期Ｔ２の関係を、Ｔ１×（Ｇ１＋Ｇ２）＞Ｔ
２×（Ｇ１＋Ｗｔ）にしているので、ラインメモリが１
ライン分だけで済む。
【図１】本発明の実施形態を示すセンサ制御部とイメー
ジメモリの構成ブロック図である。
ジメモリの構成ブロック図である。
【図２】従来のＯＣＲの基本構成を示すブロック図であ
る。
る。
【図３】図２中のイメージメモリの内部を示す構成ブロ
ック図である。
ック図である。
【図４】図２によるセンサデータの転送タイミングを説
明するタイムチャートである。
明するタイムチャートである。
【図５】本発明の参考例を示すＯＣＲの構成ブロック図
である。
である。
【図６】図５中のセンサ制御部とイメージメモリの構成
ブロック図である。
ブロック図である。
【図７】図５のセンサ制御部からイメージメモリへのデ
ータ転送を説明するタイムチャートである。
ータ転送を説明するタイムチャートである。
【図８】本発明の実施形態を示すＯＣＲの構成ブロック
図である。
図である。
１ 上位装置 ２ 帳票 ３１ 光源 ３２ レンズ ３３ 受像素子 ３４ Ａ／Ｄ変換部 ３５ センサ制御部 ３６，５０ イメージメモリ ３５2 ラインメモリ ３５4 センサアドレス手段 ３５5 センサ制御回路 ３６1 ，５０1 イメージメモリ回路 ３６8 ，５０9 メモリ制御回路５０ 7 ゲート Ｃ１ センサクロック Ｃ２ イメージメモリクロック Ｓｗ ウエイト信号
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平２−152365（ＪＰ，Ａ) 特開 平４−170857（ＪＰ，Ａ) 特開 平６−83695（ＪＰ，Ａ) 特開 平７−79389（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G06T 1/60 G06K 9/20 H04N 1/21
Claims (1)
- 【請求項１】 帳票の光学的イメージを光電変換して画
素毎のアナログセンサデータを生成し、該アナログセン
サデータを周期Ｔ１のセンサクロックに同期して順次出
力することで主走査されたアナログセンサデータを出力
する受像素子と、前 記各アナログセンサデータをデジタルセンサデータに
変換して転送するアナログ／デジタル変換部と、 前 記受像素子における主走査分のアドレスを前記センサ
クロックに基づき生成するセンサアドレス手段と、前記 主走査分のアドレスに基づき前記転送のタイミング
を制御する制御回路と、前記センサクロックに同期して１ライン分の前記デジタ
ルセンサデータを順に格納し、該デジタルセンサデータ
の前記受像素子の前記主走査における最終有効画素が格
納された後、下記の関係式を有する周期Ｔ２のイメージ
メモリクロックに同期して、該格納された１ライン分の
デジタルセンサデータを順に読出すラインメモリと、 前記イメージメモリクロックに同期して、前記ラインメ
モリから読出された前記帳票全面の画素の前記デジタル
センサデータをイメージデータとして格納するイメージ
メモリ回路と、 前記ラインメモリからのデジタルセンサデータの読出し
と、前記イメージメモリ回路における該デジタルセンサ
データの書込みとをウエイトさせるために、前記イメー
ジメモリクロックを一時的に止めるウエイト手段と、 を備えたことを特徴とするイメージデータの書込み制御
機構。 Ｔ１×（Ｇ１＋Ｇ２）＞Ｔ２×（Ｇ１＋Ｗｔ） 但し、 Ｇ１；主走査における有効画素数 Ｇ２；主走査における無効画素数 Ｗｔ；ラインメモリにおける１ライン当りのウエイト数
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25332695A JP3152869B2 (ja) | 1995-09-29 | 1995-09-29 | イメージデータの書込み制御機構 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25332695A JP3152869B2 (ja) | 1995-09-29 | 1995-09-29 | イメージデータの書込み制御機構 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0997307A JPH0997307A (ja) | 1997-04-08 |
| JP3152869B2 true JP3152869B2 (ja) | 2001-04-03 |
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ID=17249756
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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| Country | Link |
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| JP (1) | JP3152869B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001283208A (ja) * | 2000-03-31 | 2001-10-12 | Nidec Copal Corp | 画像取込装置 |
-
1995
- 1995-09-29 JP JP25332695A patent/JP3152869B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH0997307A (ja) | 1997-04-08 |
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