JPS5816343A - 画像メモリアクセス方式 - Google Patents
画像メモリアクセス方式Info
- Publication number
- JPS5816343A JPS5816343A JP56113693A JP11369381A JPS5816343A JP S5816343 A JPS5816343 A JP S5816343A JP 56113693 A JP56113693 A JP 56113693A JP 11369381 A JP11369381 A JP 11369381A JP S5816343 A JPS5816343 A JP S5816343A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- image
- display
- pulse
- image memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は高集積メモリ素子を用いて構成されるラスメス
キャン形ディスプレイの画像メモリアクセス方式に関す
る。
キャン形ディスプレイの画像メモリアクセス方式に関す
る。
一般にラスメスキャン形ディスプレイの画像メ干りでは
、１画素の表示時間Ｔ＠が画素メモリを構成するメモリ
素子のサイクル時間ＴＣよシずつと短く、従来からラス
ク方向に複数個のメモリ素子を配置し、同時に複数個の
画素を読み出し、シフトレジスタ等を用いて並列直列変
換して表示データをディスプレイに供給することによＪ
ＴｓとＴＣの整合をとっている。このとき表示画面を乱
すことなく画像表示中にもＣＰＵから画像メモ゛りにア
クセスするには１１ＸＴ８≧２ＴＣを満たすｎ個の画素
を画像メモリから同時に読み出すことが必要である。集
積度のあまシ高くないメモリ素子を用いて画像メモリを
構成する場合は多くのメモリ素子を必要とするから前記
条件は容易に満たすことができた。しかし高集積メモリ
素子を用いる場合、画像メモリを構成するのに必要な素
子は少なくてよいが同時に読み出せる画素数は少なくな
り前記条件を満たすことが困難となる。その結果ＣＰＵ
からの画像メモリへのアクセスは表示ブランキング時間
に限られることになシ画像の描画速度が著しく低下する
。一方、描画速度の低下を避けるため表示データを読み
出すべき時間にＣＰＵから画像メモリへのアクセスを行
うと表示画面が乱れ、かつメモリ素子としてダイナミッ
クＲＡＭを用いた場合、表示データの読み出しとメモリ
素子のリフレッシュ動作を兼ねることができなくなシ新
たにリフレッシュ回路と、リフレッシュ動作のための時
間が必要となる。
、１画素の表示時間Ｔ＠が画素メモリを構成するメモリ
素子のサイクル時間ＴＣよシずつと短く、従来からラス
ク方向に複数個のメモリ素子を配置し、同時に複数個の
画素を読み出し、シフトレジスタ等を用いて並列直列変
換して表示データをディスプレイに供給することによＪ
ＴｓとＴＣの整合をとっている。このとき表示画面を乱
すことなく画像表示中にもＣＰＵから画像メモ゛りにア
クセスするには１１ＸＴ８≧２ＴＣを満たすｎ個の画素
を画像メモリから同時に読み出すことが必要である。集
積度のあまシ高くないメモリ素子を用いて画像メモリを
構成する場合は多くのメモリ素子を必要とするから前記
条件は容易に満たすことができた。しかし高集積メモリ
素子を用いる場合、画像メモリを構成するのに必要な素
子は少なくてよいが同時に読み出せる画素数は少なくな
り前記条件を満たすことが困難となる。その結果ＣＰＵ
からの画像メモリへのアクセスは表示ブランキング時間
に限られることになシ画像の描画速度が著しく低下する
。一方、描画速度の低下を避けるため表示データを読み
出すべき時間にＣＰＵから画像メモリへのアクセスを行
うと表示画面が乱れ、かつメモリ素子としてダイナミッ
クＲＡＭを用いた場合、表示データの読み出しとメモリ
素子のリフレッシュ動作を兼ねることができなくなシ新
たにリフレッシュ回路と、リフレッシュ動作のための時
間が必要となる。
゛ しかし’１’ｓ、’Ｉ’ｃ、ｎが２ Ｔ Ｃ） ｎ
Ｘ Ｔ 畠：＞ＴＣの関係にある場合はバッファメモ
リを設けることにより画像表示中にもＣＰＵから画像メ
モリへのアクセスが可能であり、２面のバックアメモリ
を用いる方式が既に知られている。すなわちｍ Ｘ ｎ
ＸＴＳ≧（ｍ＋１ ）ＴＣｌ−満たスｘ’）ｉｔＣ画
像メモリから表示データを同時にｎ画素、ｍ回連続して
読み出して一方のバッファメモリに格納し、その間に他
方のバックアメモリから表示データを同時にｎ画素、ｍ
回連続して読み出す。これを交互に行うととによりｍＸ
ｎＸＴｓの時間に１回、画像表示中にもＣＰＵから画像
メモリへアクセスすることができる。
Ｘ Ｔ 畠：＞ＴＣの関係にある場合はバッファメモ
リを設けることにより画像表示中にもＣＰＵから画像メ
モリへのアクセスが可能であり、２面のバックアメモリ
を用いる方式が既に知られている。すなわちｍ Ｘ ｎ
ＸＴＳ≧（ｍ＋１ ）ＴＣｌ−満たスｘ’）ｉｔＣ画
像メモリから表示データを同時にｎ画素、ｍ回連続して
読み出して一方のバッファメモリに格納し、その間に他
方のバックアメモリから表示データを同時にｎ画素、ｍ
回連続して読み出す。これを交互に行うととによりｍＸ
ｎＸＴｓの時間に１回、画像表示中にもＣＰＵから画像
メモリへアクセスすることができる。
ところがこの方式はバッファメモリが２面必要であシ、
それぞれのアドレス制御が必要であることからハードウ
ェアも多くなシ、制御も複雑である。
それぞれのアドレス制御が必要であることからハードウ
ェアも多くなシ、制御も複雑である。
本発明の目的は高集積メモリ素子を用いて構成されるラ
スメスキャン形ディスプレイの画像メモリにおいて、少
ないノ・−ドウエアの付加と簡単な制御で画像表示中に
も表示画面を乱すことなくＣＰＵから画像メモリへのア
クセスを可能とすることにより、安価で高性能な画像メ
モリを提供することにある。
スメスキャン形ディスプレイの画像メモリにおいて、少
ないノ・−ドウエアの付加と簡単な制御で画像表示中に
も表示画面を乱すことなくＣＰＵから画像メモリへのア
クセスを可能とすることにより、安価で高性能な画像メ
モリを提供することにある。
前記目的を達成するため本発明では、画像メモリと並列
直列変換器の間にＦＩＦＯメそりを設け、画像メモリか
ら読み出した表示データを一時ＦＩＦＯメモリに格納す
ることにした。このときＦＩＦＯメモリへの書き込みの
サイクル時間をＦＩＦＯメモリからの読み出しサイクル
時間よシ短くシ、その差を利用して画像表示中にもＣＰ
Ｕから画像メモリへアクセスできるようにした。
直列変換器の間にＦＩＦＯメそりを設け、画像メモリか
ら読み出した表示データを一時ＦＩＦＯメモリに格納す
ることにした。このときＦＩＦＯメモリへの書き込みの
サイクル時間をＦＩＦＯメモリからの読み出しサイクル
時間よシ短くシ、その差を利用して画像表示中にもＣＰ
Ｕから画像メモリへアクセスできるようにした。
ＦＩＦＯメモリへの書き込みと読み出しは独立にできる
からバックアメモリは１面だけでよく、先入れ先出し機
能によりアドレス制御機能も特に必要としない。
からバックアメモリは１面だけでよく、先入れ先出し機
能によりアドレス制御機能も特に必要としない。
本発明の実施例を第１図に示す。第１図においてｌはＣ
ＰＵあるいはベクトルジェ、：・レータであシ画像デー
タの発生、処理等を行う。２は複数個（ｎ個以上）のメ
モリ素子を用いてラスク方向に１６画画素時にアクセス
できるように構成された画像メモリであり、ラスクイメ
ージで表示データを格納する。３は一１語１６ビツトの
ＦＩＦＯメモリであシ２から読み出した表示データを一
時格納する。４は並列直列変換器のための回路で通常は
パラレルロード機能を有するシフトレジスタを用いて構
成される。５はタイミング発生器であシ３に書込みパル
ス、読み出しパルス、クリアパルスを、１に画像メモリ
へのアクセス許可タイミングを、６にアドレス切替えの
タイミングを供給する。
ＰＵあるいはベクトルジェ、：・レータであシ画像デー
タの発生、処理等を行う。２は複数個（ｎ個以上）のメ
モリ素子を用いてラスク方向に１６画画素時にアクセス
できるように構成された画像メモリであり、ラスクイメ
ージで表示データを格納する。３は一１語１６ビツトの
ＦＩＦＯメモリであシ２から読み出した表示データを一
時格納する。４は並列直列変換器のための回路で通常は
パラレルロード機能を有するシフトレジスタを用いて構
成される。５はタイミング発生器であシ３に書込みパル
ス、読み出しパルス、クリアパルスを、１に画像メモリ
へのアクセス許可タイミングを、６にアドレス切替えの
タイミングを供給する。
タイミング発生器５は、さらに表示装置（図示せず）を
駆動するだめの水平同期信号ＨＤ、垂直同期信号ＶＤを
発生するものであり、上述のパルスはこれらの同期信号
に同期して発生される。６はマルチプレクサでありＣＰ
ＵＩからｍ１１メモリ２をアクセスする時はＣＰＵから
の誉込みアドレスを、表示データを画像メモリ２から耽
み出す時は表示アドレス発生回路７からの表示アドレス
を選択して画１家メモリに供給する。
駆動するだめの水平同期信号ＨＤ、垂直同期信号ＶＤを
発生するものであり、上述のパルスはこれらの同期信号
に同期して発生される。６はマルチプレクサでありＣＰ
ＵＩからｍ１１メモリ２をアクセスする時はＣＰＵから
の誉込みアドレスを、表示データを画像メモリ２から耽
み出す時は表示アドレス発生回路７からの表示アドレス
を選択して画１家メモリに供給する。
以下第１図において、両速メモリのサイズが１０２４Ｘ
１０２４画累、面域メモリ２を構成するメモリｍ子が６
４ＫＸ１ビツト、従って、画像メモリ２を構成するメモ
リ素子数は１６であり、１６ビツトのデータが一回のア
クセスで同時に挽出され、さらにディスプレイの１画素
表示時間が２０ｎ８（ナノ秒）、画像メ七り２からの表
示データの読み出しサイクル時間が２００ｎ８．同時１
６６画素回連続読み出しを行う場合について第１図の動
作を第２図に示すタイミングチャートを用りて説明する
。
１０２４画累、面域メモリ２を構成するメモリｍ子が６
４ＫＸ１ビツト、従って、画像メモリ２を構成するメモ
リ素子数は１６であり、１６ビツトのデータが一回のア
クセスで同時に挽出され、さらにディスプレイの１画素
表示時間が２０ｎ８（ナノ秒）、画像メ七り２からの表
示データの読み出しサイクル時間が２００ｎ８．同時１
６６画素回連続読み出しを行う場合について第１図の動
作を第２図に示すタイミングチャートを用りて説明する
。
初期状態ではＦ Ｉ Ｆ Ｏメモリ３は５からのＦＩＦ
Ｏクリアパルス（ＣＬＲ）にょシフリアされている。選
択信号Ｍは画家メモリ２からの表示データ読み出しサイ
クル（ＴＣ）の間だけ０となシ、それ以外の時間は水平
、垂直ブランキング時間を含めて１となることにょシＣ
ＰＵＩに画諌メモリ２のアクセスを許可し、マルチプレ
クサ６はＣＰＵＩからのアドレスをｄＮして画像メモリ
２に供給する。
Ｏクリアパルス（ＣＬＲ）にょシフリアされている。選
択信号Ｍは画家メモリ２からの表示データ読み出しサイ
クル（ＴＣ）の間だけ０となシ、それ以外の時間は水平
、垂直ブランキング時間を含めて１となることにょシＣ
ＰＵＩに画諌メモリ２のアクセスを許可し、マルチプレ
クサ６はＣＰＵＩからのアドレスをｄＮして画像メモリ
２に供給する。
画１オメモリ２からの最初の表示データ読み出しはディ
スプレイのだめの最初のデータをＦＩＦＯ３よＩ）読出
すべきタイミングよシもＴｄ＋ＴＣだけ早く始められ、
同時１６６画素回連続して読み出し順次ＦＩＦＯメモリ
３に格納する。ここでＴｄは、ＦＩＦＯメモリ１３にデ
ータが書込まれてから読み出すまでに最低限必要な時間
である。
スプレイのだめの最初のデータをＦＩＦＯ３よＩ）読出
すべきタイミングよシもＴｄ＋ＴＣだけ早く始められ、
同時１６６画素回連続して読み出し順次ＦＩＦＯメモリ
３に格納する。ここでＴｄは、ＦＩＦＯメモリ１３にデ
ータが書込まれてから読み出すまでに最低限必要な時間
である。
この連続読み出しのために、タイミング発生器３は、Ｆ
’ＩＦＯメモリ３がら最初のデータを読み出すべきタイ
ミングＡ（これは同期信号ＨＤ、ＶＤとの関連で定めら
れる）より’ｒｃ＋’ｐｃｉだけ前に選択信号Ｍを０に
保ち、表示アドレス発生回路７からのアクセスを許す。
’ＩＦＯメモリ３がら最初のデータを読み出すべきタイ
ミングＡ（これは同期信号ＨＤ、ＶＤとの関連で定めら
れる）より’ｒｃ＋’ｐｃｉだけ前に選択信号Ｍを０に
保ち、表示アドレス発生回路７からのアクセスを許す。
この回路７はあらかじめ定められたアドレスを初期値と
して出力するように構成されていて、この初期値アドレ
スにより、１隊メモリ２から１６６画素表示データが並
列に絖み出される。信号Ｍが０になってからの期間ＴＣ
の終シに、ＦＩＦＯメモリ誉込みパルスＷをタイミング
発生器５が発生し、画諌メモリ２から読み出された奴示
データがＦＩＦＯメモリ３に格納される。この誓込みパ
ルスの立下ｉ１ｂによシ表示アドレス発生回路７は、＋
１だけカウントアツプしたアドレスを発生して、次の１
６６画素表示データが読み出される。その後、タイミン
グ発生回路５は、引き続き周期ＴＣでもって書込み、パ
ルスＷを３回（合計４回）発生し、前と同様にＦＩＦＯ
メモリ３に畜込むとともに、表示アドレスを順次更新す
る。次にタイミング発生器５は表示データを画像メモリ
２から４回連続して読み出すのに必要な時間（Ｔｃｘ４
）８００ｎＳと読み出したデータ６４画素の表示時間１
２ｇ（Ｉｔｓとの差（Ｔｒ）４Ｂ０ｎ８（０間ＭをＩＫ
保つコとによ、９ＣＰＵ１に画琢メモリ２へのアクセス
を許可し、マルチプレクサ６はＣＰＵからのアドレスを
選択して画像メモリに供給することによシ画１象メモリ
２をＣＰＵＩに開放する。ＣＰ’ＵＩは１１０間に画像
データを両縁メモリ２に１き込むことができる。
して出力するように構成されていて、この初期値アドレ
スにより、１隊メモリ２から１６６画素表示データが並
列に絖み出される。信号Ｍが０になってからの期間ＴＣ
の終シに、ＦＩＦＯメモリ誉込みパルスＷをタイミング
発生器５が発生し、画諌メモリ２から読み出された奴示
データがＦＩＦＯメモリ３に格納される。この誓込みパ
ルスの立下ｉ１ｂによシ表示アドレス発生回路７は、＋
１だけカウントアツプしたアドレスを発生して、次の１
６６画素表示データが読み出される。その後、タイミン
グ発生回路５は、引き続き周期ＴＣでもって書込み、パ
ルスＷを３回（合計４回）発生し、前と同様にＦＩＦＯ
メモリ３に畜込むとともに、表示アドレスを順次更新す
る。次にタイミング発生器５は表示データを画像メモリ
２から４回連続して読み出すのに必要な時間（Ｔｃｘ４
）８００ｎＳと読み出したデータ６４画素の表示時間１
２ｇ（Ｉｔｓとの差（Ｔｒ）４Ｂ０ｎ８（０間ＭをＩＫ
保つコとによ、９ＣＰＵ１に画琢メモリ２へのアクセス
を許可し、マルチプレクサ６はＣＰＵからのアドレスを
選択して画像メモリに供給することによシ画１象メモリ
２をＣＰＵＩに開放する。ＣＰ’ＵＩは１１０間に画像
データを両縁メモリ２に１き込むことができる。
一方、ＦＩＦＯメモリ３からの最初の表示データ読み出
しはＦＩＦＯメモリへの最初の表示データ格納（、タイ
ミングＢ）からＴｄだけ連れて読み出しパルスＲをタイ
ミング発生回路５が発生することによシ開始され、ディ
スプレの表示に同期して、１６６画素表示時間３２０ｎ
８ごとに読み出しパルスＲを発生して１６６画素りＦＩ
ＦＯメモリ３から読み出し、同時にロードパルス几によ
シフトパルスタ４にセットし、直列データに変換し、シ
フトパルスＳによルこれを読み出し、２０ｎ８に１画素
ずつディスプレイに供給する。この間、タイミング発生
回路５は、期間Ｔｒの経過後、周期ＴＣで４つの簀込み
パルスＷを発生する。これらを必要回数繰返し、最後に
一つの走査線の表示データをＰＩＦ’Ｏメモリ３よりｇ
み出す。水平帰線期間ではＭは再び１に保持され、以下
、再び蕾込みパルスＷ１絖み出しパルス凡の発生が繰り
返される。垂直帰線期間でもＭは再び１に保持される。
しはＦＩＦＯメモリへの最初の表示データ格納（、タイ
ミングＢ）からＴｄだけ連れて読み出しパルスＲをタイ
ミング発生回路５が発生することによシ開始され、ディ
スプレの表示に同期して、１６６画素表示時間３２０ｎ
８ごとに読み出しパルスＲを発生して１６６画素りＦＩ
ＦＯメモリ３から読み出し、同時にロードパルス几によ
シフトパルスタ４にセットし、直列データに変換し、シ
フトパルスＳによルこれを読み出し、２０ｎ８に１画素
ずつディスプレイに供給する。この間、タイミング発生
回路５は、期間Ｔｒの経過後、周期ＴＣで４つの簀込み
パルスＷを発生する。これらを必要回数繰返し、最後に
一つの走査線の表示データをＰＩＦ’Ｏメモリ３よりｇ
み出す。水平帰線期間ではＭは再び１に保持され、以下
、再び蕾込みパルスＷ１絖み出しパルス凡の発生が繰り
返される。垂直帰線期間でもＭは再び１に保持される。
ζうして一連の動作を終了する。
以上述べたように本実ＪＭ例によれば、画像メモリ３か
らの表示データ読み出し時間５ｏｏｎｓと読み出しデー
タの表示時間１２８０ｎＳとの差４８０ｎＳが１２８０
ｎＳごとにＣＰＵに開放され、これは表示時間の３７．
５％にあたる。一般にラスクスキャン屋ディスプレイの
１画面表示すイクルのうち７０〜７５％であるから、新
たにＣＰＵに開放された時間を表示データの書き込みに
使えば表示ブランキング時間のみの方式に比べて描画速
度が大幅に改善される。特にＣＰＵの表示データの発生
速度が４８０ｎ５に比べて遅い場合、描画速度は最大で
は１画面表示すイクル時間対表示プランキング時間、す
なわち約３．３〜４倍まで改善される。
らの表示データ読み出し時間５ｏｏｎｓと読み出しデー
タの表示時間１２８０ｎＳとの差４８０ｎＳが１２８０
ｎＳごとにＣＰＵに開放され、これは表示時間の３７．
５％にあたる。一般にラスクスキャン屋ディスプレイの
１画面表示すイクルのうち７０〜７５％であるから、新
たにＣＰＵに開放された時間を表示データの書き込みに
使えば表示ブランキング時間のみの方式に比べて描画速
度が大幅に改善される。特にＣＰＵの表示データの発生
速度が４８０ｎ５に比べて遅い場合、描画速度は最大で
は１画面表示すイクル時間対表示プランキング時間、す
なわち約３．３〜４倍まで改善される。
以上述べたように本発明によれば高集積メモリ素子を用
いて溝成されるラスメスキャン形ディスプレイの画像メ
モリにおいても、画１象表示中に画面を乱すことなくＣ
ＰＵから画一メモリにアクセスでき、その結果表示ブラ
ンキング時間にのみＣＰＵから画１未メモリにアクセス
する方式に比べて画１象の描画速度が大幅に改善される
効果がある。
いて溝成されるラスメスキャン形ディスプレイの画像メ
モリにおいても、画１象表示中に画面を乱すことなくＣ
ＰＵから画一メモリにアクセスでき、その結果表示ブラ
ンキング時間にのみＣＰＵから画１未メモリにアクセス
する方式に比べて画１象の描画速度が大幅に改善される
効果がある。
また２面パックアメモリを用いる方式に比べてハードウ
ェアがはるかに少なく、制御も簡単になる効果がある。
ェアがはるかに少なく、制御も簡単になる効果がある。
第１図は本発明の一実施例の構成図、第２図はその動作
の一例を示すタイミングチャートである。
の一例を示すタイミングチャートである。
Claims (1)
- 複数個のメモリ素子で構成され、ラスク方向に同時に複
数個のメモリ素子をアクセスして複数画素の表示データ
を読み出し、並列直列変換することによシメモリ素子の
サイクル時間と画像の表示速度の整合をとるラスメスキ
ャン形ディスプレイの画像メモリアクセス方式において
、画像メモリと並列直列変換器との間にＦＩＦＯ（先入
れ先出し）メモリを設け、画像メモリから表示データを
、複数の画素に対する表示データを単位とし、かつ第１
の周期で所定回数繰シ返して読出し、ＦＩＦＯメそりに
格納し、この繰シ返し読出しを所定の期間経過ごとに行
うとともに、第２の周期でこのＦＩＦＯメモリを読出し
、並列直列変換して表示させるとともに、第１の周期を
第２の周期よシ短かくすることによシ、該所定の期間Ｃ
ＰＵから画像メモリをアクセスできるようにしたことを
特徴とする画像メモリアクセス方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56113693A JPS5816343A (ja) | 1981-07-22 | 1981-07-22 | 画像メモリアクセス方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56113693A JPS5816343A (ja) | 1981-07-22 | 1981-07-22 | 画像メモリアクセス方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5816343A true JPS5816343A (ja) | 1983-01-31 |
Family
ID=14618783
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56113693A Pending JPS5816343A (ja) | 1981-07-22 | 1981-07-22 | 画像メモリアクセス方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5816343A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62295091A (ja) * | 1986-06-16 | 1987-12-22 | オムロン株式会社 | 表示回路 |
| US7023413B1 (en) | 1997-10-24 | 2006-04-04 | Canon Kabushiki Kaisha | Memory controller and liquid crystal display apparatus using the same |
-
1981
- 1981-07-22 JP JP56113693A patent/JPS5816343A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62295091A (ja) * | 1986-06-16 | 1987-12-22 | オムロン株式会社 | 表示回路 |
| US7023413B1 (en) | 1997-10-24 | 2006-04-04 | Canon Kabushiki Kaisha | Memory controller and liquid crystal display apparatus using the same |
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