JPH0219458B2 - - Google Patents
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- Publication number
- JPH0219458B2 JPH0219458B2 JP58050227A JP5022783A JPH0219458B2 JP H0219458 B2 JPH0219458 B2 JP H0219458B2 JP 58050227 A JP58050227 A JP 58050227A JP 5022783 A JP5022783 A JP 5022783A JP H0219458 B2 JPH0219458 B2 JP H0219458B2
- Authority
- JP
- Japan
- Prior art keywords
- memory
- nibble mode
- read
- data
- bit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 230000015654 memory Effects 0.000 claims description 50
- 238000000034 method Methods 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 6
- 239000000872 buffer Substances 0.000 description 3
- 230000003139 buffering effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Image Generation (AREA)
- Memory System (AREA)
- Controls And Circuits For Display Device (AREA)
Description
【発明の詳細な説明】
＜発明の技術分野＞
本発明はビツトマツプ方式ラスタースキヤン形
図型・文字表示装置等に使用される高速大容量の
画像メモリに関し、特にニブルモードで動作する
メモリブロツクを２組使用して、データを等間隔
で連続出力させる画像メモリ制御方式に関する。
図型・文字表示装置等に使用される高速大容量の
画像メモリに関し、特にニブルモードで動作する
メモリブロツクを２組使用して、データを等間隔
で連続出力させる画像メモリ制御方式に関する。
＜技術の背景＞
ラスタースキヤン図形・文字表示装置では、ブ
ラウン管の走査線が一定速度で螢光面を走査して
いくため、画像メモリの読み出しは、常に一定間
隔で読み出していなければならない。ところで最
近、大容量LSIメモリとして、ニブルモード動作
の256KダイナミツクRAMが実用化されている。
ニブルモードとは連続する４ビツトを続けてアク
セスして読出すものである。しかし、ニブルモー
ドでは、連続したアドレスの４ビツトのうち第２
ビツトから第４ビツトまでは高速で等間隔に読み
出しが行なえるが、第１ビツトについては、アド
レスを設定するためのアクセスと、プリチヤージ
に時間がとられるため、高速には読み出すことが
できない。したがつて、従来は、その間の時間も
連続させて等間隔で読み出せるようにするために
は、レジスタを用いてバツフアリングする方法を
とる必要があつた。
ラウン管の走査線が一定速度で螢光面を走査して
いくため、画像メモリの読み出しは、常に一定間
隔で読み出していなければならない。ところで最
近、大容量LSIメモリとして、ニブルモード動作
の256KダイナミツクRAMが実用化されている。
ニブルモードとは連続する４ビツトを続けてアク
セスして読出すものである。しかし、ニブルモー
ドでは、連続したアドレスの４ビツトのうち第２
ビツトから第４ビツトまでは高速で等間隔に読み
出しが行なえるが、第１ビツトについては、アド
レスを設定するためのアクセスと、プリチヤージ
に時間がとられるため、高速には読み出すことが
できない。したがつて、従来は、その間の時間も
連続させて等間隔で読み出せるようにするために
は、レジスタを用いてバツフアリングする方法を
とる必要があつた。
第１図は、上記した従来の画像メモリの構成例
を示す。
を示す。
図中、１，２はそれぞれ４個の256Kダイナミ
ツクRAMで構成されたメモリブロツクＡ，Ｂで
あり、全て同一アドレスでアクセスされる。した
がつて、８個の256KダイナミツクRAMの同一ア
ドレスにある対応する８ビツトが、１バイトのデ
ータを構成する。
ツクRAMで構成されたメモリブロツクＡ，Ｂで
あり、全て同一アドレスでアクセスされる。した
がつて、８個の256KダイナミツクRAMの同一ア
ドレスにある対応する８ビツトが、１バイトのデ
ータを構成する。
３は４個の８ビツトレジスタR0，R1，R2，R3
からなるバツフアであり、各256Kダイナミツク
RAMからニブルモードで読み出される連続する
４個の並列８ビツト（バイト）データは、バツフ
アのレジスタR0，R1，R2，R3のそれぞれに分配
される。ニブルモードで読み出される連続する４
ビツトのそれぞれの時間位置に合わせて、レジス
タセツト信号Ｌ−adR0，Ｌ−adR1，Ｌ−
adR2，Ｌ−adR3が発生され、各レジスタR0，
R1，R2，R3の書き込みタイミングが制御されて
いる。
からなるバツフアであり、各256Kダイナミツク
RAMからニブルモードで読み出される連続する
４個の並列８ビツト（バイト）データは、バツフ
アのレジスタR0，R1，R2，R3のそれぞれに分配
される。ニブルモードで読み出される連続する４
ビツトのそれぞれの時間位置に合わせて、レジス
タセツト信号Ｌ−adR0，Ｌ−adR1，Ｌ−
adR2，Ｌ−adR3が発生され、各レジスタR0，
R1，R2，R3の書き込みタイミングが制御されて
いる。
４は32入力のマルチプレクサMPXであり、各
レジスタR0，R1，R2，R3からの８ビツトＸ４の
入力データを、対応するチヤネルN0，N1，N2，
N3の選択とビツト選択とを組み合わせて連続す
る直列データのビデオ信号に変換する。
レジスタR0，R1，R2，R3からの８ビツトＸ４の
入力データを、対応するチヤネルN0，N1，N2，
N3の選択とビツト選択とを組み合わせて連続す
る直列データのビデオ信号に変換する。
このようにして、メモリブロツク１，２の各
256KRAMがニブルモードで動作し、４ビツトご
とに長い間隔が挿入されても、マルチプレクサ４
からは、等しいビツト間隔の連続データを出力す
ることができる。
256KRAMがニブルモードで動作し、４ビツトご
とに長い間隔が挿入されても、マルチプレクサ４
からは、等しいビツト間隔の連続データを出力す
ることができる。
しかし、この方式は、バツフアとして多数のレ
ジスタとその出力切換え用のマルチプレクサとを
必要とする欠点があつた。
ジスタとその出力切換え用のマルチプレクサとを
必要とする欠点があつた。
＜発明の目的および構成＞
本発明の目的は、ニブルモードで動作するメモ
リを使用して、高速かつ一定間隔でのデータ読み
出しが可能な画像メモリ制御方式を実現すること
にある。
リを使用して、高速かつ一定間隔でのデータ読み
出しが可能な画像メモリ制御方式を実現すること
にある。
本発明は、そのための手段として、２つのニブ
ルモード動作方式のメモリブロツクを組み合わ
せ、一方のアクセスおよびプリチヤージ期間に他
方の読み出し期間がちようど重なるようにタイミ
ング制御するものであり、その構成は、ニブルモ
ードで動作する、独立した２つのメモリブロツク
と、 該２つのメモリブロツクの出力の、どちらか一
方を選択するマルチプレクサと、 該２つのメモリブロツクに対して独立した読出
信号を供給するメモリ制御回路とを備え、 一方のメモリブロツクに対して読出信号を供給
してニブルモードで連続してデータを読み出して
いる間に、他方のメモリブロツクに対して読出信
号を供給してアクセスを起動して、一方のメモリ
からのデータ出力終了後、所定のタイミングで他
方のメモリのデータ出力が開始されるように両読
出信号のタイミングを制御し、以上の動作を交互
に繰り返して、２つのメモリブロツクからニブル
モードで読み出されたデータを等間隔に連続させ
ることを特徴としている。
ルモード動作方式のメモリブロツクを組み合わ
せ、一方のアクセスおよびプリチヤージ期間に他
方の読み出し期間がちようど重なるようにタイミ
ング制御するものであり、その構成は、ニブルモ
ードで動作する、独立した２つのメモリブロツク
と、 該２つのメモリブロツクの出力の、どちらか一
方を選択するマルチプレクサと、 該２つのメモリブロツクに対して独立した読出
信号を供給するメモリ制御回路とを備え、 一方のメモリブロツクに対して読出信号を供給
してニブルモードで連続してデータを読み出して
いる間に、他方のメモリブロツクに対して読出信
号を供給してアクセスを起動して、一方のメモリ
からのデータ出力終了後、所定のタイミングで他
方のメモリのデータ出力が開始されるように両読
出信号のタイミングを制御し、以上の動作を交互
に繰り返して、２つのメモリブロツクからニブル
モードで読み出されたデータを等間隔に連続させ
ることを特徴としている。
＜発明の実施例＞
以下に、本発明の詳細を実施例にしたがつて説
明する。
明する。
第２図は本発明にもとづく画像メモリ制御方式
の実施例構成図であり、第３図はそのタイミング
図である。
の実施例構成図であり、第３図はそのタイミング
図である。
第２図において、５，６はそれぞれ４個の
256KダイナミツクRAMからなるメモリブロツク
Ａ，Ｂを表わし、第１図のメモリブロツク１，２
に相当するものである。また、７は８入力のマル
チプレクサである。
256KダイナミツクRAMからなるメモリブロツク
Ａ，Ｂを表わし、第１図のメモリブロツク１，２
に相当するものである。また、７は８入力のマル
チプレクサである。
各256KダイナミツクRAMからのニブルモード
出力線は、メモリブロツクＡ，Ｂごとに４本ずつ
あり、これらはマルチプレクサ７の８入力端子の
それぞれに結合される。マルチプレクサ７は、メ
モリ制御回路８から与えられるＡ／Ｂ選択および
ビツト選択信号にしたがつて８入力信号をスキヤ
ンし、１チヤネルのビデオ信号に変換する。
出力線は、メモリブロツクＡ，Ｂごとに４本ずつ
あり、これらはマルチプレクサ７の８入力端子の
それぞれに結合される。マルチプレクサ７は、メ
モリ制御回路８から与えられるＡ／Ｂ選択および
ビツト選択信号にしたがつて８入力信号をスキヤ
ンし、１チヤネルのビデオ信号に変換する。
メモリ制御回路８は、また、メモリブロツク
Ａ，Ｂに対するニブルモード動作制御信号の
RAS，CASおよびアドレス信号と、マルチプレ
クサ７に対する３ビツトのＡ／Ｂセレクト信号お
よびビツトセレクト信号を発生する。
Ａ，Ｂに対するニブルモード動作制御信号の
RAS，CASおよびアドレス信号と、マルチプレ
クサ７に対する３ビツトのＡ／Ｂセレクト信号お
よびビツトセレクト信号を発生する。
次に第３図のタイミング図を参照して、回路動
作を説明する。
作を説明する。
メモリブロツクＡには、ニブルモード制御信号
Ａ―RAS，Ａ―CASおよびＡアドレスが与えら
れ、メモリブロツクＢには同様にＢ―RAS，Ｂ
―CAS，Ｂアドレスが与えられる。これらのＡ
系の信号とＢ系の信号とは、およびで示すよ
うに互いに２分の１だけ位相がずれ、かつ、それ
ぞれの256KダイナミツクRAMから直列に読み出
される４個のビツト信号Ｃがおよびで示すよ
うに、ちようど過不足ないタイミングで連結され
るように、各制御信号のパルス幅が設定される。
Ａ―RAS，Ａ―CASおよびＡアドレスが与えら
れ、メモリブロツクＢには同様にＢ―RAS，Ｂ
―CAS，Ｂアドレスが与えられる。これらのＡ
系の信号とＢ系の信号とは、およびで示すよ
うに互いに２分の１だけ位相がずれ、かつ、それ
ぞれの256KダイナミツクRAMから直列に読み出
される４個のビツト信号Ｃがおよびで示すよ
うに、ちようど過不足ないタイミングで連結され
るように、各制御信号のパルス幅が設定される。
これにより、メモリブロツクＡからは、ニブル
モードの連続４ビツト動作で、４個の256Kダイ
ナミツクRAMから、並列に４ビツトずつ、（１
〜４），（５〜８），（９〜12），（13〜16）の16ビツ
トが読み出され、直ぐに続いてメモリブロツクＢ
から、（17〜20），（21〜24），（25〜28），（29〜32
）
の16ビツトが読み出される。
モードの連続４ビツト動作で、４個の256Kダイ
ナミツクRAMから、並列に４ビツトずつ、（１
〜４），（５〜８），（９〜12），（13〜16）の16ビツ
トが読み出され、直ぐに続いてメモリブロツクＢ
から、（17〜20），（21〜24），（25〜28），（29〜32
）
の16ビツトが読み出される。
これらの４ビツト並列の読み出し出力ビツトに
ついて、マルチプレクサ７において、Ａ／Ｂセレ
クト信号によりメモリブロツク出力を選択し、ビ
ツトセレクト信号により並列４ビツト信号をサン
プリングして、１ビツト直列の等速かつ等間隔の
ビデオ信号に変換する。
ついて、マルチプレクサ７において、Ａ／Ｂセレ
クト信号によりメモリブロツク出力を選択し、ビ
ツトセレクト信号により並列４ビツト信号をサン
プリングして、１ビツト直列の等速かつ等間隔の
ビデオ信号に変換する。
＜発明の効果＞
以上のように本発明によれば、ニブルモードの
メモリ使用時に生じるアクセスおよびプリチヤー
ジの時間が、他のニブルモードのメモリの読み出
し時間と並行化することにより、見かけ上解消さ
れ、少い部品と又低コストで等速読み出し可能な
画像メモリ制御方式が実現される。
メモリ使用時に生じるアクセスおよびプリチヤー
ジの時間が、他のニブルモードのメモリの読み出
し時間と並行化することにより、見かけ上解消さ
れ、少い部品と又低コストで等速読み出し可能な
画像メモリ制御方式が実現される。
第１図は従来方式による画像メモリの構成図、
第２図は、本発明方式による画像メモリの実施例
構成図、第３図は第２図の実施例のタイミング図
である。 図中、５はメモリブロツクＡ、６はメモリブロ
ツクＢ、７は８入力マルチプレクサ、８はメモリ
制御回路を示す。
第２図は、本発明方式による画像メモリの実施例
構成図、第３図は第２図の実施例のタイミング図
である。 図中、５はメモリブロツクＡ、６はメモリブロ
ツクＢ、７は８入力マルチプレクサ、８はメモリ
制御回路を示す。
Claims (1)
- 【特許請求の範囲】 １ ニブルモードで動作する、独立した２つのメ
モリブロツクと、 該２つのメモリブロツクの出力の、どちらか一
方を選択するマルチプレクサと、 該２つのメモリブロツクに対して独立した読出
信号を供給するメモリ制御回路とを備え、 一方のメモリブロツクに対して読出信号を供給
してニブルモードで連続してデータを読み出して
いる間に、他方のメモリブロツクに対して読出信
号を供給してアクセスを起動して、一方のメモリ
からのデータ出力終了後、所定のタイミングで他
方のメモリのデータ出力が開始されるように両読
出信号のタイミングを制御し、以上の動作を交互
に繰り返して、２つのメモリブロツクからニブル
モードで読み出されたデータを等間隔に連続させ
ることを特徴とする画像メモリ制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58050227A JPS59176773A (ja) | 1983-03-25 | 1983-03-25 | 画像メモリ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58050227A JPS59176773A (ja) | 1983-03-25 | 1983-03-25 | 画像メモリ制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59176773A JPS59176773A (ja) | 1984-10-06 |
| JPH0219458B2 true JPH0219458B2 (ja) | 1990-05-01 |
Family
ID=12853143
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58050227A Granted JPS59176773A (ja) | 1983-03-25 | 1983-03-25 | 画像メモリ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59176773A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60194487A (ja) * | 1984-03-15 | 1985-10-02 | ダイキン工業株式会社 | Ｃｒｔデイスプレイ装置の高速メモリアクセス回路 |
| JPH02110594A (ja) * | 1988-10-20 | 1990-04-23 | Pfu Ltd | ビデオメモリ制御装置 |
-
1983
- 1983-03-25 JP JP58050227A patent/JPS59176773A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59176773A (ja) | 1984-10-06 |
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