JP3168449B2 - 画像メモリ制御回路および画像記憶装置 - Google Patents
画像メモリ制御回路および画像記憶装置Info
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Description
【０００１】
【発明の属する技術分野】本発明は画像メモリ制御回路
に関し、特に、イメージスキャナ装置や光学文字読取り
装置に適用される画像メモリ制御回路に関する。
に関し、特に、イメージスキャナ装置や光学文字読取り
装置に適用される画像メモリ制御回路に関する。
【０００２】周知のように、イメージスキャナ装置は、
紙葉上に記入されている文字、図、絵などを光学的に走
査して画像データをイメージデータとしてパーソナルコ
ンピータ（ＰＣ）へ入力する端末装置をいう。また、光
学文字読取り装置は、イメージスキャナ装置と同等の機
能を有し、さらに文字認識部を備えることで文字画像デ
ータをキャラクタコードに変換し、ＰＣへテキストデー
タを入力する端末装置をいう。
紙葉上に記入されている文字、図、絵などを光学的に走
査して画像データをイメージデータとしてパーソナルコ
ンピータ（ＰＣ）へ入力する端末装置をいう。また、光
学文字読取り装置は、イメージスキャナ装置と同等の機
能を有し、さらに文字認識部を備えることで文字画像デ
ータをキャラクタコードに変換し、ＰＣへテキストデー
タを入力する端末装置をいう。
【０００３】
【従来の技術】この種の画像メモリ制御回路は、画像入
力回路から入力された画像データを画像メモリに格納す
るための回路である。画像入力回路は、紙葉類上に記入
された文字、図、絵などを光学的に走査した画像データ
を入力する。
力回路から入力された画像データを画像メモリに格納す
るための回路である。画像入力回路は、紙葉類上に記入
された文字、図、絵などを光学的に走査した画像データ
を入力する。
【０００４】図５に従来の画像メモリ制御回路１０´を
含む画像記憶装置を示す。図示の画像メモリ制御回路１
０´は、画像入力回路１６から入力された画像データ
を、リフレッシュが必要な画像メモリ１７に格納するた
めに使用される回路であって、リフレッシュタイマ１１
´とバス調停回路１２´とメモリ駆動回路１３とから構
成されている。
含む画像記憶装置を示す。図示の画像メモリ制御回路１
０´は、画像入力回路１６から入力された画像データ
を、リフレッシュが必要な画像メモリ１７に格納するた
めに使用される回路であって、リフレッシュタイマ１１
´とバス調停回路１２´とメモリ駆動回路１３とから構
成されている。
【０００５】画像入力回路１６より転送される画像デー
タは、画像メモリ制御回路１０´によって画像メモリ１
７に格納される。少し詳細に述べると、この画像データ
は、リフレッシュタイマ１１´から出力されるリフレッ
シュ要求信号に応答して、メモリ駆動回路１３がデータ
保持動作を行うことにより画像メモリ１７に記憶され
る。ここで、データ保持動作のことをリフレッシュ動作
と呼ぶ。このリフレッシュ動作中に画像入力回路１６か
ら発生する画像メモリ１７へのデータ転送要求は、バス
調停回路１２´により待機させられる。この動作のこと
をウェイト動作を呼ぶ。このウェイト動作はリフレッシ
ュ動作終了後解除され、画像入力回路１６から画像メモ
リ１７へのデータ転送が開始される。
タは、画像メモリ制御回路１０´によって画像メモリ１
７に格納される。少し詳細に述べると、この画像データ
は、リフレッシュタイマ１１´から出力されるリフレッ
シュ要求信号に応答して、メモリ駆動回路１３がデータ
保持動作を行うことにより画像メモリ１７に記憶され
る。ここで、データ保持動作のことをリフレッシュ動作
と呼ぶ。このリフレッシュ動作中に画像入力回路１６か
ら発生する画像メモリ１７へのデータ転送要求は、バス
調停回路１２´により待機させられる。この動作のこと
をウェイト動作を呼ぶ。このウェイト動作はリフレッシ
ュ動作終了後解除され、画像入力回路１６から画像メモ
リ１７へのデータ転送が開始される。
【０００６】また、本発明に関連する先行技術として、
特開平２−１９５４５５号公報には、ブロック転送中を
示す信号を送ってブロック転送中におけるデータアレイ
のリシュレッシュを禁止することにより、ブロック転送
制御が容易となり、システムバスの使用効率を図った
「バッファ記憶方式」が開示されている。
特開平２−１９５４５５号公報には、ブロック転送中を
示す信号を送ってブロック転送中におけるデータアレイ
のリシュレッシュを禁止することにより、ブロック転送
制御が容易となり、システムバスの使用効率を図った
「バッファ記憶方式」が開示されている。
【０００７】図６にこの公報に開示されているバッファ
記憶方式が適用されたキャッシュメモリ１００を示す。
キャッシュメモリ１００は、１チップで構成され、一つ
の半導体基板上にディレクトリメモリとしてアドレスア
レイ１１１とデータメモリとしてデータアレイ１１２と
ＬＲＵ（Least Recently Used ）方式のブロック置換制
御回路１１３、タグ比較器１１４、書込みアドレスおよ
び書込みデータを一時的に保持するライトバッファ１１
５およびこれらの回路を制御するキャッシュコントロー
ル１１６等が形成されている。このキャッシュメモリ１
００は、メインメモリ（図示せず）が接続されたメモリ
バスとマイクロプロセッサ（以下、ＭＰＵと称する）
（図示せず）が接続されたＭＰＵバスとの間に接続され
る。デーアアレイ１１２と内部データバス１１７ｂとの
間に、１ブロック分のデータを保持可能なブロックバッ
ガ１１８が接続されている。
記憶方式が適用されたキャッシュメモリ１００を示す。
キャッシュメモリ１００は、１チップで構成され、一つ
の半導体基板上にディレクトリメモリとしてアドレスア
レイ１１１とデータメモリとしてデータアレイ１１２と
ＬＲＵ（Least Recently Used ）方式のブロック置換制
御回路１１３、タグ比較器１１４、書込みアドレスおよ
び書込みデータを一時的に保持するライトバッファ１１
５およびこれらの回路を制御するキャッシュコントロー
ル１１６等が形成されている。このキャッシュメモリ１
００は、メインメモリ（図示せず）が接続されたメモリ
バスとマイクロプロセッサ（以下、ＭＰＵと称する）
（図示せず）が接続されたＭＰＵバスとの間に接続され
る。デーアアレイ１１２と内部データバス１１７ｂとの
間に、１ブロック分のデータを保持可能なブロックバッ
ガ１１８が接続されている。
【０００８】アドレスアレイ１１１内には、データアレ
イ１１２の同一カラム位置に入っているデータのメイン
メモリ上でのアドレスの上位１０数ビットがタグとして
格納されている。ＭＰＵよりキャッシュメモリ１００に
与えられたアドレスＡＤのうちカラムアドレス部ＣＬＭ
が、アドレスアレイ１１１とデータアレイ１１２のデコ
ーダ（図示せず）に供給されると、各メモリの同一カラ
ムからアドレスタグとデータが同時に読み出される。
イ１１２の同一カラム位置に入っているデータのメイン
メモリ上でのアドレスの上位１０数ビットがタグとして
格納されている。ＭＰＵよりキャッシュメモリ１００に
与えられたアドレスＡＤのうちカラムアドレス部ＣＬＭ
が、アドレスアレイ１１１とデータアレイ１１２のデコ
ーダ（図示せず）に供給されると、各メモリの同一カラ
ムからアドレスタグとデータが同時に読み出される。
【０００９】一方、アドレスアレイ１１１から読み出さ
れたアドレスタグはタグ比較器１１４に供給される。こ
のタグ比較器１１４には、ＭＰＵから与えられたアドレ
スＡＤのうちタグ部ＴＡＧのデータも供給されており、
アドレスアレイ１１１から読み出されたタグと比較し、
一致（キャッシュヒット）または不一致（ミスヒット）
を示す信号ＣＨが出力される。
れたアドレスタグはタグ比較器１１４に供給される。こ
のタグ比較器１１４には、ＭＰＵから与えられたアドレ
スＡＤのうちタグ部ＴＡＧのデータも供給されており、
アドレスアレイ１１１から読み出されたタグと比較し、
一致（キャッシュヒット）または不一致（ミスヒット）
を示す信号ＣＨが出力される。
【００１０】ここでキャッシュがヒットするとデータア
レイ１１２内の対応するカラム位置から読み出されたデ
ータがデータバス１１７ｂを介してＭＰＵへ供給され
る。一方、ミスヒットが生じると、内部アドレスバス１
１７ａおよび内部データバス１１７ｂを介してＭＰＵバ
スとメモリバスとが接続され、ＭＰＵがメモリバスを使
用してメインメモリを直接アクセスするようになってい
る。また、データ書込みの際にミスヒットが生じると、
ライトバッファ１１５に保持されているアドレスとデー
タがメモリバス上に出力される。
レイ１１２内の対応するカラム位置から読み出されたデ
ータがデータバス１１７ｂを介してＭＰＵへ供給され
る。一方、ミスヒットが生じると、内部アドレスバス１
１７ａおよび内部データバス１１７ｂを介してＭＰＵバ
スとメモリバスとが接続され、ＭＰＵがメモリバスを使
用してメインメモリを直接アクセスするようになってい
る。また、データ書込みの際にミスヒットが生じると、
ライトバッファ１１５に保持されているアドレスとデー
タがメモリバス上に出力される。
【００１１】このライトバッファ１１５は、ミスヒット
時にキャッシュメモリ１００からメインメモリへデータ
をブロック転送する際に必要な一連のアドレスを次々と
発生するアドレスカウンタの機能も有している。
時にキャッシュメモリ１００からメインメモリへデータ
をブロック転送する際に必要な一連のアドレスを次々と
発生するアドレスカウンタの機能も有している。
【００１２】なお、キャッシュメモリ１００とメインメ
モリとの間のデータ転送を制御するため、メモリコント
ロール回路（図示せず）が設けらえている。このメモリ
コントロール回路が、メインメモリからキャッシュメモ
リ１００へデータをブロック転送させるＤＭＡコントロ
ーラの機能を備えている。
モリとの間のデータ転送を制御するため、メモリコント
ロール回路（図示せず）が設けらえている。このメモリ
コントロール回路が、メインメモリからキャッシュメモ
リ１００へデータをブロック転送させるＤＭＡコントロ
ーラの機能を備えている。
【００１３】データメモリ１１２がダイナミック型ＲＡ
Ｍで構成されており、これに応じてキャッシュメモリ１
００内にはリフレッシュアドレスを発生するリフレッシ
ュカウンタ１１９が設けられている。また、キャッシュ
コントロール回路１１６には、リフレッシュカウンタ１
１９を制御したり、ブロックバッファ１１８や外部のメ
モリコントロール回路に対してブロック転送を許可する
制御信号を送る機能が付加されている。
Ｍで構成されており、これに応じてキャッシュメモリ１
００内にはリフレッシュアドレスを発生するリフレッシ
ュカウンタ１１９が設けられている。また、キャッシュ
コントロール回路１１６には、リフレッシュカウンタ１
１９を制御したり、ブロックバッファ１１８や外部のメ
モリコントロール回路に対してブロック転送を許可する
制御信号を送る機能が付加されている。
【００１４】なお、以下の説明において、下記数１
【数１】 に示すように、Ｘの上に“−”が添えてある信号の信号
名を「Ｘ−」と呼ぶことにする。
名を「Ｘ−」と呼ぶことにする。
【００１５】上記構成において、キャッシュミスが発生
した場合、メインメモリからキャッシュメモリ１００へ
データブロック転送信号ＢＬＫ−がメインコントロール
回路よりキャッシュコントロール回路１１６へ出力され
る。この場合、キャッシュメンモリ１００内のデータア
レイ１１２のリフレッシュサイクルが優先的に実行され
た後、キャッシュコントロール回路１１６によりメモリ
コントロール回路に対してブロック転送許可信号ＢＥが
出力される。この許可信号ＢＥを受信したメモリコント
ロール回路ではブロック転送を開始すると同時にブロッ
ク転送中を示す信号（図示せず）をキャッシュコントロ
ール回路１１６へ出力する。この信号出力中は、キャッ
シュメモリ１００内のデータアレイ１１２のリフレッシ
ュを禁止させてメインメモリからキャッシュメモリへの
プログラム転送制御を簡易化している。
した場合、メインメモリからキャッシュメモリ１００へ
データブロック転送信号ＢＬＫ−がメインコントロール
回路よりキャッシュコントロール回路１１６へ出力され
る。この場合、キャッシュメンモリ１００内のデータア
レイ１１２のリフレッシュサイクルが優先的に実行され
た後、キャッシュコントロール回路１１６によりメモリ
コントロール回路に対してブロック転送許可信号ＢＥが
出力される。この許可信号ＢＥを受信したメモリコント
ロール回路ではブロック転送を開始すると同時にブロッ
ク転送中を示す信号（図示せず）をキャッシュコントロ
ール回路１１６へ出力する。この信号出力中は、キャッ
シュメモリ１００内のデータアレイ１１２のリフレッシ
ュを禁止させてメインメモリからキャッシュメモリへの
プログラム転送制御を簡易化している。
【００１６】
【発明が解決しようとする課題】図５に示した従来の技
術では、リフレッシュ動作中、データ転送要求はウェイ
トされてしまうという問題がある。
術では、リフレッシュ動作中、データ転送要求はウェイ
トされてしまうという問題がある。
【００１７】一方、図６に示す先行技術では、データブ
ロック転送要求が発した場合、キャッシュメモリ１００
内のデータアレイ１１２のリフレッシュを優先実行させ
た後、ブロック転送開始すると同時にリフレッシュを禁
止させている。したがって、転送ブロックはリフレッシ
ュ周期内にブロック転送が終了するように転送データサ
イズが制約されてしまう。例えば、イメージスキャナな
どで光学走査され入力されるＡ４フルサイズの紙葉上の
文字、図などの様に画像データのサイズが大きい場合、
先行技術による制御では、リフレッシュ周期内にブロッ
ク転送を終了させることが出来ない為、ブロック転送を
中断してリフレッシュを実行する必要がある。その為、
システムバスの使用効率、ひいてはシステム全体のスル
ープットが低下する上に、プログラムデータ転送制御が
複雑化するという問題がある。
ロック転送要求が発した場合、キャッシュメモリ１００
内のデータアレイ１１２のリフレッシュを優先実行させ
た後、ブロック転送開始すると同時にリフレッシュを禁
止させている。したがって、転送ブロックはリフレッシ
ュ周期内にブロック転送が終了するように転送データサ
イズが制約されてしまう。例えば、イメージスキャナな
どで光学走査され入力されるＡ４フルサイズの紙葉上の
文字、図などの様に画像データのサイズが大きい場合、
先行技術による制御では、リフレッシュ周期内にブロッ
ク転送を終了させることが出来ない為、ブロック転送を
中断してリフレッシュを実行する必要がある。その為、
システムバスの使用効率、ひいてはシステム全体のスル
ープットが低下する上に、プログラムデータ転送制御が
複雑化するという問題がある。
【００１８】本発明は上記の課題を解決するためになさ
れたもので、その目的は、ブロック転送中禁止していた
リフレッシュ動作を実行可能にした画像メモリ制御回路
および画像記憶装置を提供することにある。
れたもので、その目的は、ブロック転送中禁止していた
リフレッシュ動作を実行可能にした画像メモリ制御回路
および画像記憶装置を提供することにある。
【００１９】
【課題を解決するための手段】本発明によれば、画像入
力回路から入力された画像データを、リフレッシュが必
要な画像メモリに格納するために使用される画像メモリ
制御回路において、リフレッシュ要求信号に応答してリ
フレッシュ制御動作を行う第１の制御手段と、画像メモ
リに対するデータ書き込み動作中、第１の制御手段によ
るリフレッシュ制御動作を禁止して、リフレッシュ制御
動作を画像データ転送と同期して行う第２の制御手段と
を備えることを特徴とする画像メモリ制御回路が得られ
る。
力回路から入力された画像データを、リフレッシュが必
要な画像メモリに格納するために使用される画像メモリ
制御回路において、リフレッシュ要求信号に応答してリ
フレッシュ制御動作を行う第１の制御手段と、画像メモ
リに対するデータ書き込み動作中、第１の制御手段によ
るリフレッシュ制御動作を禁止して、リフレッシュ制御
動作を画像データ転送と同期して行う第２の制御手段と
を備えることを特徴とする画像メモリ制御回路が得られ
る。
【００２０】また、本発明によれば、画像データを入力
する画像入力回路と、この画像入力回路から入力した画
像データを記憶する、リフレッシュが必要な画像メモリ
と、画像メモリを制御する画像メモリ制御回路とを備え
た画像記憶装置において、画像メモリ制御回路は、リフ
レッシュ要求信号に応答してリフレッシュ制御動作を行
う第１の制御手段と、画像メモリに対するデータ書き込
み動作中、第１の制御手段によるリフレッシュ制御動作
を禁止して、リフレッシュ制御動作を画像データ転送と
同期して行う第２の制御手段とを備えることを特徴とす
る画像記憶装置が得られる。
する画像入力回路と、この画像入力回路から入力した画
像データを記憶する、リフレッシュが必要な画像メモリ
と、画像メモリを制御する画像メモリ制御回路とを備え
た画像記憶装置において、画像メモリ制御回路は、リフ
レッシュ要求信号に応答してリフレッシュ制御動作を行
う第１の制御手段と、画像メモリに対するデータ書き込
み動作中、第１の制御手段によるリフレッシュ制御動作
を禁止して、リフレッシュ制御動作を画像データ転送と
同期して行う第２の制御手段とを備えることを特徴とす
る画像記憶装置が得られる。
【００２１】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態について詳細に説明する。
施の形態について詳細に説明する。
【００２２】図１は本発明の一実施形態による画像メモ
リ制御回路１０を含む画像記憶装置を示す。画像メモリ
制御回路１０は、画像入力回路１６から入力された画像
データを、リフレッシュが必要な画像メモリ１７に格納
するために使用される。画像メモリ１７は、ダイナミッ
ク型ＲＡＭ（ＤＲＡＭ）で構成されている。図示の画像
メモリ制御回路１０は、リフレッシュカウンタ１１と、
メモリ制御回路１２と、メモリ駆動回路１３と、データ
バッファ１４とから構成されている。
リ制御回路１０を含む画像記憶装置を示す。画像メモリ
制御回路１０は、画像入力回路１６から入力された画像
データを、リフレッシュが必要な画像メモリ１７に格納
するために使用される。画像メモリ１７は、ダイナミッ
ク型ＲＡＭ（ＤＲＡＭ）で構成されている。図示の画像
メモリ制御回路１０は、リフレッシュカウンタ１１と、
メモリ制御回路１２と、メモリ駆動回路１３と、データ
バッファ１４とから構成されている。
【００２３】まず紙葉類上に記入された文字、図、絵な
どを光学走査した画像データ信号ＳＤ０〜ＳＤ３が画像
入力回路１６から画像メモリ制御回路１０に入力され
る。この時、画像データ信号ＳＤ０〜ＳＤ３の他、画像
入力回路１６から画像メモリ制御回路１０へは、データ
転送の同期取りを行う画像データ転送クロック信号ＳＣ
ＬＫと、有効画像データが入力されていることを示す画
像データイネーブル（有効）信号ＳＤＥとが合わせて入
力される。
どを光学走査した画像データ信号ＳＤ０〜ＳＤ３が画像
入力回路１６から画像メモリ制御回路１０に入力され
る。この時、画像データ信号ＳＤ０〜ＳＤ３の他、画像
入力回路１６から画像メモリ制御回路１０へは、データ
転送の同期取りを行う画像データ転送クロック信号ＳＣ
ＬＫと、有効画像データが入力されていることを示す画
像データイネーブル（有効）信号ＳＤＥとが合わせて入
力される。
【００２４】画像入力回路１６から画像メモリ１７への
画像データの転送は連続したブロック転送となる。すな
わち、画像データ信号ＳＤ０〜ＳＤ３はデータバッファ
１４によって画像メモリデータ信号ＤＭＤ０〜ＤＭＤ１
５に変更された後、画像メモリ１７へ入力される。デー
タバッファ１４は、後述するメモリ制御回路１２から供
給される画像データラッチ／メモリアドレスカウントア
ップ信号ＰＣＬＫに同期して４ビットから１６ビットへ
のデータビット長変換を行う。上記画像データラッチ／
メモリアドレスカウントアップ信号ＰＣＬＫは、画像入
力回路１６からメモリ制御回路１２へ入力される前述の
画像データ転送クロック信号ＳＣＬＫを（１／４）分周
することにより生成される。
画像データの転送は連続したブロック転送となる。すな
わち、画像データ信号ＳＤ０〜ＳＤ３はデータバッファ
１４によって画像メモリデータ信号ＤＭＤ０〜ＤＭＤ１
５に変更された後、画像メモリ１７へ入力される。デー
タバッファ１４は、後述するメモリ制御回路１２から供
給される画像データラッチ／メモリアドレスカウントア
ップ信号ＰＣＬＫに同期して４ビットから１６ビットへ
のデータビット長変換を行う。上記画像データラッチ／
メモリアドレスカウントアップ信号ＰＣＬＫは、画像入
力回路１６からメモリ制御回路１２へ入力される前述の
画像データ転送クロック信号ＳＣＬＫを（１／４）分周
することにより生成される。
【００２５】画像メモリ１７へのデータ書き込みは、メ
モリ駆動回路１３から出力されるメモリアドレス信号Ｐ
Ａ０〜ＰＡ２０及びメモリ制御信号（ＤＲＡＳ−，ＤＣ
ＡＳ−，ＤＷＥ−）により行われる。メモリ制御信号に
おいて、ＤＲＡＳ−は画像メモリ・行アドレスストロー
ブ信号と、ＤＣＡＳ−は画像メモリ・列アドレスストロ
ーブ信号と、ＤＷＥ−は画像メモリ・データ書き込み信
号とそれぞれ呼ばれる。
モリ駆動回路１３から出力されるメモリアドレス信号Ｐ
Ａ０〜ＰＡ２０及びメモリ制御信号（ＤＲＡＳ−，ＤＣ
ＡＳ−，ＤＷＥ−）により行われる。メモリ制御信号に
おいて、ＤＲＡＳ−は画像メモリ・行アドレスストロー
ブ信号と、ＤＣＡＳ−は画像メモリ・列アドレスストロ
ーブ信号と、ＤＷＥ−は画像メモリ・データ書き込み信
号とそれぞれ呼ばれる。
【００２６】メモリ駆動回路１３は、メモリ制御回路１
２より出力される各制御信号（ＲＡＳ−，ＣＡＳ−，Ｗ
Ｅ−）の出力タイミイングに同期して上記メモリ制御信
号（ＤＲＡＳ−，ＤＣＡＳ−，ＤＷＥ−）を出力する。
この時、メモリ駆動回路１３は、駆動能力を上げるため
に、メモリ制御回路１２からの各制御信号を増幅して画
像メモリ１７を構成するメモリ素子へ供給する。制御信
号において、ＲＡＳ−は行アドレスストローブ出力タイ
ミング信号と、ＣＡＳ−は列アドレスストローブ出力タ
イミング信号と、ＷＥ−はデータ書き込み出力タイミン
グ信号とそれぞれ呼ばれる。画像メモリ１７のリフレッ
シュ動作（ＣＡＳビフォアＲＡＳ）はこのメモリ駆動回
路１３からの出力される画像メモリ・行アドレスストロ
ーブ信号ＤＲＡＳ−、および画像メモリ・列アドレスス
トローブ信号ＤＣＡＳ−により行われる。この詳細につ
いては後述する。
２より出力される各制御信号（ＲＡＳ−，ＣＡＳ−，Ｗ
Ｅ−）の出力タイミイングに同期して上記メモリ制御信
号（ＤＲＡＳ−，ＤＣＡＳ−，ＤＷＥ−）を出力する。
この時、メモリ駆動回路１３は、駆動能力を上げるため
に、メモリ制御回路１２からの各制御信号を増幅して画
像メモリ１７を構成するメモリ素子へ供給する。制御信
号において、ＲＡＳ−は行アドレスストローブ出力タイ
ミング信号と、ＣＡＳ−は列アドレスストローブ出力タ
イミング信号と、ＷＥ−はデータ書き込み出力タイミン
グ信号とそれぞれ呼ばれる。画像メモリ１７のリフレッ
シュ動作（ＣＡＳビフォアＲＡＳ）はこのメモリ駆動回
路１３からの出力される画像メモリ・行アドレスストロ
ーブ信号ＤＲＡＳ−、および画像メモリ・列アドレスス
トローブ信号ＤＣＡＳ−により行われる。この詳細につ
いては後述する。
【００２７】後で詳述するように、メモリ制御回路１２
では画像入力回路１６から供給される画像データイネー
ブル信号ＳＤＥに応答し、画像データ転送クロック信号
ＳＣＬＫに同期して、画像メモリ１７を制御する各制御
信号の生成を行っている。又、リフレッシュカウンタ１
１から供給されるリフレッシュ要求信号ＦＲＱに応答し
て、メモリ駆動回路１３はメモリ制御回路１２を介して
画像メモリ１７を構成しているＤＲＡＭのリフレッシュ
動作を制御する機能を有する。メモリ制御回路１２は画
像メモリ１７に対してリフレッシュ動作に必要な信号の
出力タイミングを制御する機能を有する。さらに、画像
入力回路１６から画像データブロック転送中、メモリ制
御回路１２はリフレッシュカウンタ１１からのリフレッ
シュ要求信号ＦＲＱを無視し、画像データ転送に同期し
たリフレッシュ制御動作を可能としている。
では画像入力回路１６から供給される画像データイネー
ブル信号ＳＤＥに応答し、画像データ転送クロック信号
ＳＣＬＫに同期して、画像メモリ１７を制御する各制御
信号の生成を行っている。又、リフレッシュカウンタ１
１から供給されるリフレッシュ要求信号ＦＲＱに応答し
て、メモリ駆動回路１３はメモリ制御回路１２を介して
画像メモリ１７を構成しているＤＲＡＭのリフレッシュ
動作を制御する機能を有する。メモリ制御回路１２は画
像メモリ１７に対してリフレッシュ動作に必要な信号の
出力タイミングを制御する機能を有する。さらに、画像
入力回路１６から画像データブロック転送中、メモリ制
御回路１２はリフレッシュカウンタ１１からのリフレッ
シュ要求信号ＦＲＱを無視し、画像データ転送に同期し
たリフレッシュ制御動作を可能としている。
【００２８】図２を参照すると、メモリ制御回路１２は
画像入力／リフレッシュ制御回路２１と、リフレッシュ
制御回路２２とから構成されている。画像入力／リフレ
ッシュ制御回路２１は、画像データ入力及びデータ転送
に同期したリフレッシュ制御を行う回路である。リフレ
ッシュ制御回路２２は、通常、リフレッシュ要求信号Ｆ
ＲＱに応答してリフレッシュ制御を行うが、画像入力／
リフレッシュ制御回路２１から画像データメモリ書き込
みイネーブル信号ＰＩＥが供給されたとき、リフレッシ
ュ要求信号ＦＲＱの入力を禁止してリフレッシュ制御を
行わない。これに代わって、画像入力／リフレッシュ制
御回路２１が後述するように画像データ転送に同期した
リフレッシュ制御を行う。換言すれば、画像入力が行わ
れない間、リフレッシュ制御回路２２は、リフレッシュ
カウンタ１１から出力されるリフレッシュ要求信号ＦＲ
Ｑに同期した行アドレスストローブ出力タイミング信号
ＲＡＳ−、列アドレスストローブ出力タイミング信号Ｃ
ＡＳ−を出力し、これにより画像メモリ１７のリフレッ
シュが行われる。
画像入力／リフレッシュ制御回路２１と、リフレッシュ
制御回路２２とから構成されている。画像入力／リフレ
ッシュ制御回路２１は、画像データ入力及びデータ転送
に同期したリフレッシュ制御を行う回路である。リフレ
ッシュ制御回路２２は、通常、リフレッシュ要求信号Ｆ
ＲＱに応答してリフレッシュ制御を行うが、画像入力／
リフレッシュ制御回路２１から画像データメモリ書き込
みイネーブル信号ＰＩＥが供給されたとき、リフレッシ
ュ要求信号ＦＲＱの入力を禁止してリフレッシュ制御を
行わない。これに代わって、画像入力／リフレッシュ制
御回路２１が後述するように画像データ転送に同期した
リフレッシュ制御を行う。換言すれば、画像入力が行わ
れない間、リフレッシュ制御回路２２は、リフレッシュ
カウンタ１１から出力されるリフレッシュ要求信号ＦＲ
Ｑに同期した行アドレスストローブ出力タイミング信号
ＲＡＳ−、列アドレスストローブ出力タイミング信号Ｃ
ＡＳ−を出力し、これにより画像メモリ１７のリフレッ
シュが行われる。
【００２９】図３を参照すると、画像入力／リフレッシ
ュ制御回路２１は、インバータ３１と、カウンタ３２
と、１／４分周カウンタ３３と、ナンドゲート３４と、
ステートカウンタ３５と、１／２分周カウンタ３６と、
インバータ３７と、オアゲート３８と、インバータ３９
および４０と、フリップフロップ（Ｆ／Ｆ）４１および
４２と、アンドゲート４３と、フリップフロップ（Ｆ／
Ｆ）４４とから構成されている。
ュ制御回路２１は、インバータ３１と、カウンタ３２
と、１／４分周カウンタ３３と、ナンドゲート３４と、
ステートカウンタ３５と、１／２分周カウンタ３６と、
インバータ３７と、オアゲート３８と、インバータ３９
および４０と、フリップフロップ（Ｆ／Ｆ）４１および
４２と、アンドゲート４３と、フリップフロップ（Ｆ／
Ｆ）４４とから構成されている。
【００３０】カウンタ３２の入力端子には画像データイ
ネーブル信号ＳＤＥが供給されると共に、クロック端子
には画像データ転送クロック信号ＳＣＬＫをインバータ
３１で反転した信号が供給される。カウンタ３２は画像
データメモリ書き込みイネーブル信号ＰＩＥを出力す
る。画像データメモリ書き込みイネーブル信号ＰＩＥは
リフレッシュ制御回路２２（図２）と、ステートカウン
タ３５と、１／２分周カウンタ３６に供給される。
ネーブル信号ＳＤＥが供給されると共に、クロック端子
には画像データ転送クロック信号ＳＣＬＫをインバータ
３１で反転した信号が供給される。カウンタ３２は画像
データメモリ書き込みイネーブル信号ＰＩＥを出力す
る。画像データメモリ書き込みイネーブル信号ＰＩＥは
リフレッシュ制御回路２２（図２）と、ステートカウン
タ３５と、１／２分周カウンタ３６に供給される。
【００３１】１／４分周カウンタ３３のクロック端子に
は画像データ転送クロック信号ＳＣＬＫが供給されると
共に、リセット端子には画像データイネーブル信号ＳＤ
Ｅが供給される。１／４分周カウンタ３３は画像データ
転送クロック信号ＳＣＬＫを（１／４）分周した画像デ
ータラッチ／メモリアドレスカウントアップ信号ＰＣＬ
Ｋを出力する。画像データラッチ／メモリアドレスカウ
ントアップ信号ＰＣＬＫはデータバッファ１４（図１）
とオアゲート３８とに供給される。
は画像データ転送クロック信号ＳＣＬＫが供給されると
共に、リセット端子には画像データイネーブル信号ＳＤ
Ｅが供給される。１／４分周カウンタ３３は画像データ
転送クロック信号ＳＣＬＫを（１／４）分周した画像デ
ータラッチ／メモリアドレスカウントアップ信号ＰＣＬ
Ｋを出力する。画像データラッチ／メモリアドレスカウ
ントアップ信号ＰＣＬＫはデータバッファ１４（図１）
とオアゲート３８とに供給される。
【００３２】１／２分周カウンタ３６の入力端子には画
像データメモリ書き込みイネーブル信号ＰＩＥが供給さ
れ、クロック端子には画像データ転送クロック信号ＳＣ
ＬＫが供給される。１／２分周カウンタ３６はステート
カウンタラッチ信号ＳＣＣＮＴを出力する。
像データメモリ書き込みイネーブル信号ＰＩＥが供給さ
れ、クロック端子には画像データ転送クロック信号ＳＣ
ＬＫが供給される。１／２分周カウンタ３６はステート
カウンタラッチ信号ＳＣＣＮＴを出力する。
【００３３】ステートカウンタ３５の入力端子には、画
像データメモリ書き込みイネーブル信号ＰＩＥが供給さ
れ、クロック端子にはインバータ３１の出力信号が供給
される。ステートカウンタ３５は第０乃至第２のステー
ト信号ＳＴ０，ＳＴ１およびＳＴ２を出力する。第２の
ステート信号ＳＴ２はナンドゲート３４の一方の入力端
子とインバータ２７とに供給され、ナンドゲート３４の
他方の入力端子にはステートカウンタラッチ信号ＳＣＣ
ＮＴが供給される。ナンドゲート３４の出力信号はステ
ートカウンタ３５のクリア端子に供給される。第０のス
テート信号ＳＴ０はオアゲート３８とフリップフロップ
４４とに供給される。
像データメモリ書き込みイネーブル信号ＰＩＥが供給さ
れ、クロック端子にはインバータ３１の出力信号が供給
される。ステートカウンタ３５は第０乃至第２のステー
ト信号ＳＴ０，ＳＴ１およびＳＴ２を出力する。第２の
ステート信号ＳＴ２はナンドゲート３４の一方の入力端
子とインバータ２７とに供給され、ナンドゲート３４の
他方の入力端子にはステートカウンタラッチ信号ＳＣＣ
ＮＴが供給される。ナンドゲート３４の出力信号はステ
ートカウンタ３５のクリア端子に供給される。第０のス
テート信号ＳＴ０はオアゲート３８とフリップフロップ
４４とに供給される。
【００３４】オアゲート３８は第０のステート信号ＳＴ
０と、ステートカウンタラッチ信号ＳＣＣＮＴと、画像
データラッチ／メモリアドレスカウントアップ信号ＰＣ
ＬＫとの論理和を演算し、データ書き込み出力タイミン
グ信号ＷＥ−を出力する。データ書き込み出力タイミン
グ信号ＷＥ−はメモリ駆動回路１３（図１）へ供給され
る。
０と、ステートカウンタラッチ信号ＳＣＣＮＴと、画像
データラッチ／メモリアドレスカウントアップ信号ＰＣ
ＬＫとの論理和を演算し、データ書き込み出力タイミン
グ信号ＷＥ−を出力する。データ書き込み出力タイミン
グ信号ＷＥ−はメモリ駆動回路１３（図１）へ供給され
る。
【００３５】データ書き込み出力タイミング信号ＷＥ−
は、また、インバータ３９を介してフリップフロップ４
１のクロック端子に供給される。フリップフロップ４１
のクリア端子には第２のステート信号ＳＴ２をインバー
タ３７で反転した信号が供給される。フリップフロップ
４１は非反転出力端子Ｑから列アドレスストローブ出力
タイミング信号ＣＡＳ−を出力する。この列アドレスス
トローブ出力タイミング信号ＣＡＳ−はメモリ駆動回路
１３（図１）へ供給される。
は、また、インバータ３９を介してフリップフロップ４
１のクロック端子に供給される。フリップフロップ４１
のクリア端子には第２のステート信号ＳＴ２をインバー
タ３７で反転した信号が供給される。フリップフロップ
４１は非反転出力端子Ｑから列アドレスストローブ出力
タイミング信号ＣＡＳ−を出力する。この列アドレスス
トローブ出力タイミング信号ＣＡＳ−はメモリ駆動回路
１３（図１）へ供給される。
【００３６】データ書き込み出力タイミング信号ＷＥ−
は、さらに、フリップフロップ４２のクロック端子に供
給される。フリップフロップ４２のクリア端子には第０
のステート信号ＳＴ０をインバータ４０で反転した信号
が供給される。フリップフロップ４２の反転出力端子Ｑ
−はアンドゲート４３の一方の入力端子に接続されてい
る。アンドゲート４３の他方の入力端子にはインバータ
３７の出力信号が供給される。インバータ４３の出力信
号はフリップフロップ４４のクリア端子に供給される。
フリップフロップ４４のクロック端子には第０のステー
ト信号ＳＴ０が供給される。フリップフロップ４４は反
転出力端子Ｑ−から行アドレスストローブ出力タイミン
グ信号ＲＡＳ−を出力する。この行アドレスストローブ
出力タイミング信号ＲＡＳ−はメモリ駆動回路１３（図
１）へ供給される。
は、さらに、フリップフロップ４２のクロック端子に供
給される。フリップフロップ４２のクリア端子には第０
のステート信号ＳＴ０をインバータ４０で反転した信号
が供給される。フリップフロップ４２の反転出力端子Ｑ
−はアンドゲート４３の一方の入力端子に接続されてい
る。アンドゲート４３の他方の入力端子にはインバータ
３７の出力信号が供給される。インバータ４３の出力信
号はフリップフロップ４４のクリア端子に供給される。
フリップフロップ４４のクロック端子には第０のステー
ト信号ＳＴ０が供給される。フリップフロップ４４は反
転出力端子Ｑ−から行アドレスストローブ出力タイミン
グ信号ＲＡＳ−を出力する。この行アドレスストローブ
出力タイミング信号ＲＡＳ−はメモリ駆動回路１３（図
１）へ供給される。
【００３７】以下、図１〜３に加えて図４を参照して、
画像入力／リフレッシュ制御回路２１における画像デー
タ入力中のリフレッシュ動作について説明する。
画像入力／リフレッシュ制御回路２１における画像デー
タ入力中のリフレッシュ動作について説明する。
【００３８】第０のタイミングｔ0 で、画像入力回路１
６から入力される画像データイネーブル信号ＳＤＥが論
理“Ｈ”レベルとなっている。
６から入力される画像データイネーブル信号ＳＤＥが論
理“Ｈ”レベルとなっている。
【００３９】第１のタイミングｔ1 に示す通り、１／４
分周カウンタ３３は画像データ転送クロック信号ＳＣＬ
Ｋを（１／４）分周して、画像データラッチ／メモリア
ドレスカントアップ信号ＰＣＬＫを生成する。
分周カウンタ３３は画像データ転送クロック信号ＳＣＬ
Ｋを（１／４）分周して、画像データラッチ／メモリア
ドレスカントアップ信号ＰＣＬＫを生成する。
【００４０】また、第０のタイミングｔ0 後、画像デー
タ転送クロック信号ＳＣＬＫの立ち下がりエッジをイン
バータ３１とカウンタ３２を用いて４カウントし、カウ
ンタ３２は画像データメモリ書き込みイネーブル信号Ｐ
ＩＥを第２のタイミングｔ2にてアサートする。この画
像データメモリ書き込みイネーブル信号ＰＩＥは主にメ
モリ制御回路２内の基幹タイミング信号を生成するステ
ートカウンタ３５の動作開始を行う為に用いられる。
タ転送クロック信号ＳＣＬＫの立ち下がりエッジをイン
バータ３１とカウンタ３２を用いて４カウントし、カウ
ンタ３２は画像データメモリ書き込みイネーブル信号Ｐ
ＩＥを第２のタイミングｔ2にてアサートする。この画
像データメモリ書き込みイネーブル信号ＰＩＥは主にメ
モリ制御回路２内の基幹タイミング信号を生成するステ
ートカウンタ３５の動作開始を行う為に用いられる。
【００４１】この画像データメモリ書き込みイネーブル
信号ＰＩＥが論理“Ｈ”レベルとなると、リフレッシュ
要求信号ＦＲＱの入力が禁止され、リフレッシュ制御回
路２２によるリフレッシュ制御動作は行われなくなり、
これに代わって後述するように画像入力／リフレッシュ
制御回路２１が画像データ転送に同期したリフレッシュ
制御動作を行う。
信号ＰＩＥが論理“Ｈ”レベルとなると、リフレッシュ
要求信号ＦＲＱの入力が禁止され、リフレッシュ制御回
路２２によるリフレッシュ制御動作は行われなくなり、
これに代わって後述するように画像入力／リフレッシュ
制御回路２１が画像データ転送に同期したリフレッシュ
制御動作を行う。
【００４２】上記画像データラッチ／メモリアドレスカ
ントアップ信号ＰＣＬＫは、第３のタイミングｔ3 で示
すように、データバッファ１４へ供給されて４ビット→
１６ビット変換のラッチ信号及び画像メモリ１７へのメ
モリアドレスのカウウントアドレスのカウントアップ信
号として用いられる。
ントアップ信号ＰＣＬＫは、第３のタイミングｔ3 で示
すように、データバッファ１４へ供給されて４ビット→
１６ビット変換のラッチ信号及び画像メモリ１７へのメ
モリアドレスのカウウントアドレスのカウントアップ信
号として用いられる。
【００４３】メモリ制御回路１２内の基幹タイミング信
号は前述のステートカウンタ３５にて生成される第０乃
至第２のステート信号Ｔ０〜Ｔ２の他、１／２分周カウ
ンタ３６から出力されるステートカウンタラッチ信号Ｓ
ＣＣＮＴである。このステートカウンタラッチ信号ＳＣ
ＣＮＴは、上記第３のタイミングｔ3 で示す通り、画像
データメモリ書き込みイネーブル信号ＰＩＥが論理
“Ｈ”レベルの後、画像データ転送クロック信号ＳＣＬ
Ｋの立ち上がりエッジにてアサートされた後、論理デー
タ転送クロック信号ＳＣＬＫを（１／２）分周したタイ
ミングにて出力される。
号は前述のステートカウンタ３５にて生成される第０乃
至第２のステート信号Ｔ０〜Ｔ２の他、１／２分周カウ
ンタ３６から出力されるステートカウンタラッチ信号Ｓ
ＣＣＮＴである。このステートカウンタラッチ信号ＳＣ
ＣＮＴは、上記第３のタイミングｔ3 で示す通り、画像
データメモリ書き込みイネーブル信号ＰＩＥが論理
“Ｈ”レベルの後、画像データ転送クロック信号ＳＣＬ
Ｋの立ち上がりエッジにてアサートされた後、論理デー
タ転送クロック信号ＳＣＬＫを（１／２）分周したタイ
ミングにて出力される。
【００４４】ステートカウンタ３５から生成される第０
乃至第２のステート信号ＳＴ０〜ＳＴ２も、第４のタイ
ミングｔ4 に示す通り、画像データ転送クロック信号Ｓ
ＣＬＫの立ち下がりエッジにてアサートされる。本実施
形態において、ステートカウンタ３５はステート０，ス
テート１，ステート２，ステート３，およびステート４
の状態を取り得る。ステート０は第０乃至第２のステー
ト信号ＳＴ０〜ＳＴ２の全てが論理“Ｌ”レベルの状態
である。ステート１は第０のステート信号ＳＴ０のみが
論理“Ｈ”レベルの状態である。ステート２は第１のス
テート信号ＳＴ１のみが論理“Ｈ”レベルの状態であ
る。ステート３は第０のステート信号ＳＴ０と第１のス
テート信号ＳＴ１の両方が論理“Ｈ”レベルの状態であ
る。ステート４は第２のステート信号ＳＴ２のみが論理
“Ｈ”レベルの状態である。ステートカウンタ３５がス
テート４になった後、ステートカウンタラッチ信号ＳＣ
ＣＮＴの立ち上がりエッジでステート０にリセットさ
れ、ステート０から再度スタートのカウントを行う動作
を繰り返す。
乃至第２のステート信号ＳＴ０〜ＳＴ２も、第４のタイ
ミングｔ4 に示す通り、画像データ転送クロック信号Ｓ
ＣＬＫの立ち下がりエッジにてアサートされる。本実施
形態において、ステートカウンタ３５はステート０，ス
テート１，ステート２，ステート３，およびステート４
の状態を取り得る。ステート０は第０乃至第２のステー
ト信号ＳＴ０〜ＳＴ２の全てが論理“Ｌ”レベルの状態
である。ステート１は第０のステート信号ＳＴ０のみが
論理“Ｈ”レベルの状態である。ステート２は第１のス
テート信号ＳＴ１のみが論理“Ｈ”レベルの状態であ
る。ステート３は第０のステート信号ＳＴ０と第１のス
テート信号ＳＴ１の両方が論理“Ｈ”レベルの状態であ
る。ステート４は第２のステート信号ＳＴ２のみが論理
“Ｈ”レベルの状態である。ステートカウンタ３５がス
テート４になった後、ステートカウンタラッチ信号ＳＣ
ＣＮＴの立ち上がりエッジでステート０にリセットさ
れ、ステート０から再度スタートのカウントを行う動作
を繰り返す。
【００４５】図４において、Ａは画像メモリ書き込み動
作期間を示し、Ｂは画像メモリ１７のリフレッシュ動作
期間を示す。
作期間を示し、Ｂは画像メモリ１７のリフレッシュ動作
期間を示す。
【００４６】まず、Ａの期間の動作について説明する。
第４のタイミングｔ4 にて第０のステート信号ＳＴ０が
論理“Ｌ”レベルから論理“Ｈ”レベルに遷移する（ス
テート０→ステート１）ことにより、行アドレスストロ
ーブ出力タイミング信号ＲＡＳ−がアサートされる。そ
の後、第５のタイミングｔ5 にて画像データラッチ／メ
モリアドレスカウントアップ信号ＰＣＬＫ、第０のステ
ート信号ＳＴ０、ステートカウンタラッチ信号ＳＣＣＮ
Ｔが共に論理“Ｌ”レベルの時、オアゲート３８よりデ
ータ書き込み出力タイミング信号ＷＥ−がアサートされ
る。さらにデータ書き込み出力タイミング信号ＷＥ−の
立ち下がりエッジにてフリップフロップ４１より列アド
レスストローブ出力タイミング信号ＣＡＳ−がアサート
される。
第４のタイミングｔ4 にて第０のステート信号ＳＴ０が
論理“Ｌ”レベルから論理“Ｈ”レベルに遷移する（ス
テート０→ステート１）ことにより、行アドレスストロ
ーブ出力タイミング信号ＲＡＳ−がアサートされる。そ
の後、第５のタイミングｔ5 にて画像データラッチ／メ
モリアドレスカウントアップ信号ＰＣＬＫ、第０のステ
ート信号ＳＴ０、ステートカウンタラッチ信号ＳＣＣＮ
Ｔが共に論理“Ｌ”レベルの時、オアゲート３８よりデ
ータ書き込み出力タイミング信号ＷＥ−がアサートされ
る。さらにデータ書き込み出力タイミング信号ＷＥ−の
立ち下がりエッジにてフリップフロップ４１より列アド
レスストローブ出力タイミング信号ＣＡＳ−がアサート
される。
【００４７】データ書き込み出力タイミング信号ＷＥ−
は、ステートカウンタ３５がステート２の状態で、ステ
ートカウンタラッチ信号ＳＣＣＮＴの立ち上がりエッジ
（第６のタイミングｔ6 ）によってネゲートされること
により、フリップフロップ４２の反転出力端子Ｑ−がデ
ータ書き込み出力タイミングＷＥ−の立ち上がりエッジ
にて論理“Ｌ”レベルとなり、アンドゲート４３を介し
てフリップフロップ４４をクリアして行アドレスストロ
ーブ出力タイミング信号ＲＡＳ−をネゲートする。以上
のＡの期間の一連の動作により画像メモリ１７に対して
データの書き込みが行われる。
は、ステートカウンタ３５がステート２の状態で、ステ
ートカウンタラッチ信号ＳＣＣＮＴの立ち上がりエッジ
（第６のタイミングｔ6 ）によってネゲートされること
により、フリップフロップ４２の反転出力端子Ｑ−がデ
ータ書き込み出力タイミングＷＥ−の立ち上がりエッジ
にて論理“Ｌ”レベルとなり、アンドゲート４３を介し
てフリップフロップ４４をクリアして行アドレスストロ
ーブ出力タイミング信号ＲＡＳ−をネゲートする。以上
のＡの期間の一連の動作により画像メモリ１７に対して
データの書き込みが行われる。
【００４８】次に、Ｂの期間の動作について説明する。
ステートカウンタ３５の状態がステート２→ステート３
の時、第０のステート信号ＳＴ０の立ち上がりエッジ
（第７のタイミングｔ7 ）にてフリップフロップ４４よ
り行アドレスストローブ出力タイミング信号ＲＡＳ−が
アサートされる。この時、列アドレスストローブ出力タ
イミング信号ＣＡＳ−はステート１→ステート２の時
（Ａの期間）からアサートされたままとなっており、画
像メモリ１７を構成しているＤＲＡＭのＣＡＳビフォア
ＲＡＳリフレッシュ動作となる。このＣＡＳビフォアＲ
ＡＳリフレッシュ動作では、動作対象となるメモリアド
レスはＤＲＡＭ内のカウンタ（図示せず）により選択さ
れるので、メモリ外部からアドレス設定する必要がな
く、全カラムアドレスのアクセスを可能としている。そ
の後、ステートカウンタ３５がステート４となる時点で
ある第２のステート信号ＳＴ２の立ち上がりエッジ（第
８のタイミングｔ8 ）で、行アドレスストローブ出力タ
イミング信号ＲＡＳ−と列アドレスストローブ出力タイ
ミング信号ＣＡＳ−とがネゲートされ、画像メモリ１７
のリフレッシュ動作が終了する。
ステートカウンタ３５の状態がステート２→ステート３
の時、第０のステート信号ＳＴ０の立ち上がりエッジ
（第７のタイミングｔ7 ）にてフリップフロップ４４よ
り行アドレスストローブ出力タイミング信号ＲＡＳ−が
アサートされる。この時、列アドレスストローブ出力タ
イミング信号ＣＡＳ−はステート１→ステート２の時
（Ａの期間）からアサートされたままとなっており、画
像メモリ１７を構成しているＤＲＡＭのＣＡＳビフォア
ＲＡＳリフレッシュ動作となる。このＣＡＳビフォアＲ
ＡＳリフレッシュ動作では、動作対象となるメモリアド
レスはＤＲＡＭ内のカウンタ（図示せず）により選択さ
れるので、メモリ外部からアドレス設定する必要がな
く、全カラムアドレスのアクセスを可能としている。そ
の後、ステートカウンタ３５がステート４となる時点で
ある第２のステート信号ＳＴ２の立ち上がりエッジ（第
８のタイミングｔ8 ）で、行アドレスストローブ出力タ
イミング信号ＲＡＳ−と列アドレスストローブ出力タイ
ミング信号ＣＡＳ−とがネゲートされ、画像メモリ１７
のリフレッシュ動作が終了する。
【００４９】さらに、ステートカウンタ３５がステート
４の状態において、ステートカウンタラッチ信号ＳＣＣ
ＮＴの立ち上がりエッジ（第９のタイミングｔ9 ）に
て、ナンドゲート３４がステートカウンタ３５をクリア
する。
４の状態において、ステートカウンタラッチ信号ＳＣＣ
ＮＴの立ち上がりエッジ（第９のタイミングｔ9 ）に
て、ナンドゲート３４がステートカウンタ３５をクリア
する。
【００５０】以上、前述した図４のｔ3 〜ｔ9 のタイミ
ング動作を繰り返し行うことにより、画像メモリ１７へ
のブロックデータ転送に同期してリフレッシュ動作を実
行する。
ング動作を繰り返し行うことにより、画像メモリ１７へ
のブロックデータ転送に同期してリフレッシュ動作を実
行する。
【００５１】尚、本発明は上記実施形態に限定されるも
のではなく、本発明の要旨を逸脱しない範囲で種々変形
しても同様に実施可能であることはいうまでもない。
のではなく、本発明の要旨を逸脱しない範囲で種々変形
しても同様に実施可能であることはいうまでもない。
【００５２】
【発明の効果】以上述べたように本発明は、画像データ
転送中にリフレッシュ動作を同期して行うことにより、
ブロック転送量の制約がなくなるという効果を奏する。
また、システムバス上の使用効率低下の原因となるバス
競合が発生しないという利点もある。
転送中にリフレッシュ動作を同期して行うことにより、
ブロック転送量の制約がなくなるという効果を奏する。
また、システムバス上の使用効率低下の原因となるバス
競合が発生しないという利点もある。
【図１】本発明の一実施形態による画像メモリ制御回路
成を含む画像記憶装置の構成を示すブロック図である。
成を含む画像記憶装置の構成を示すブロック図である。
【図２】図１中のメモリ制御回路の構成を示すブロック
図である。
図である。
【図３】図２中の画像入力／リフレッシュ制御回路の構
成を示すブロック図である。
成を示すブロック図である。
【図４】図３の画像入力／リフレッシュ制御回路の動作
を説明するためのタイムチャートである。
を説明するためのタイムチャートである。
【図５】従来の画像メモリ制御回路を含む画像記憶装置
の構成を示すブロック図である。
の構成を示すブロック図である。
【図６】先行技術（特開平２−１９５４５５号公報）に
開示されたキャッシュメモリを示すブロック図である。
開示されたキャッシュメモリを示すブロック図である。
１０ 画像メモリ制御回路 １１ リフレッシュカウンタ １２ メモリ制御回路 １３ メモリ駆動回路 １４ データバッファ １６ 画像入力回路 １７ 画像メモリ ２１ 画像入力／リフレッシュ制御回路 ２２ リフレッシュ制御回路
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 12/00 - 12/06 G06F 13/16 - 13/18 G06T 1/60 G11C 11/401
Claims (5)
- 【請求項１】画像入力回路（１６）から画像データ信
号、画像データイネーブル信号、および画像データ転送
クロック信号を受け、リフレッシュが必要な画像メモリ
（１７）へ画像メモリデータ信号、メモリアドレス信
号、およびメモリ制御信号を供給する画像メモリ制御回
路（１０）において、 リフレッシュ要求信号を発生するリフレッシュカウンタ
（１１）と、 前記リフレッシュ要求信号、前記画像データイネーブル
信号、および前記画像データ転送クロック信号に応答し
て、画像データラッチ／メモリアドレスカウントアップ
信号、および制御信号を出力するメモリ制御回路（１
２）と、 前記画像データラッチ／メモリアドレスカウントアップ
信号に応答して、前記画像データ信号のデータビット長
変換を行い、前記画像メモリデータ信号を出力するデー
タバッファ（１４）と、 前記制御信号に応答して、前記メモリアドレス信号およ
び前記メモリ制御信号を出力するメモリ駆動回路（１
３）とを備え、 前記メモリ制御回路（１２）は、 前記画像データイネーブル信号および前記画像データ転
送クロック信号に応答して、前記画像メモリに対するデ
ータ書き込み動作中、リフレッシュ動作を画像データ転
送と同期して行わせるような前記制御信号を出力すると
共に画像データメモリ書き込みイネーブル信号を出力す
る画像入力／リフレッシュ制御回路（２１）と、前記画
像データメモリ書き込みイネーブル信号を受けたときは
リフレッシュ制御動作を禁止するが、それ以外のときは
前記リフレッシュ要求信号に応答してリフレッシュ制御
動作を行わせるような前記制御信号を出力するリフレッ
シュ制御回路（２２）とを有し、 前記画像入力／リフレッシュ制御回路（２１）は、 前記画像データイネーブル信号に応答して、前記画像デ
ータ転送クロック信号に同期して前記画像データラッチ
／メモリアドレスカウントアップ信号を出力する手段
（３３）と、 前記画像データイネーブル信号および前記画像データ転
送クロック信号に応答し て、前記画像データメモリ書き
込みイネーブル信号を出力する手段（３２）と、前記画
像データメモリ書き込みイネーブル信号に応答し、前記
画像データ転送クロック信号に同期して、基幹タイミン
グ信号を生成する手段（３４，３５，３６）と、 前記基幹タイミング信号に応答し、前記画像データラッ
チ／メモリアドレスカウントアップ信号に同期して前記
制御信号を生成する手段（３７，３８，３９，４０，４
１，４２，４３，４４）とを有する画像メモリ制御回
路。 - 【請求項２】前記制御信号は、データ書き込み出力タイ
ミング信号、行アドレスストローブ出力タイミング信
号、および列アドレスストローブ出力タイミング信号か
ら成り、 前記制御信号を生成する手段は、前記基幹タイミングに
基づいて、前記画像データラッチ／メモリアドレスカウ
ントアップ信号に同期して前記データ書き込み出力タイ
ミング信号を生成する手段（３８）と、前記基幹タイミ
ング信号に基づいて、前記データ書き込み出力タイミン
グ信号に同期して前記行アドレスストローブ出力タイミ
ング信号を生成する手段（４０，４２，４３，４４）
と、前記基幹タイミング信号に基づいて、前記データ書
き込み出力タイミング信号に同期して前記列アドレスス
トローブ出力タイミング信号を生成する手段（３７，３
９，４１）とを有する請求項１記載の画像メモリ制御回
路。 - 【請求項３】前記画像データ信号が紙葉類上に記入され
た文字、図、絵などを光学的に走査したデータである請
求項１記載の画像メモリ制御回路。 - 【請求項４】画像データ信号、画像データイネーブル信
号、および画像データ転送クロック信号を出力する画像
入力回路（１６）と、リフレッシュが必要な画像メモリ
（１７）と、前記画像データ信号および前記画像データ
イネーブル信号に応答し、前記画像データ転送クロック
信号に同期して、前記画像メモリへ画像メモリデータ信
号、メモリアドレス信号、およびメモリ制御信号を供給
する画像メモリ制御回路（１０）とを備えた画像記憶装
置において、 前記画像メモリ制御回路は、リフレッシュ要求信号を発
生するリフレッシュカウンタ（１１）と、前記リフレッ
シュ要求信号、前記画像データイネーブル信号、および
前記画像データ転送クロック信号に応答して、画像デー
タラッチ／メモリアドレスカウントアップ信号、および
制御信号を出力するメモリ制御回路（１２）と、前記画
像データラッチ／メモリアドレスカウントアップ信号に
応答して、前記画像データ信号のデータビット長変換を
行い、前期画像メモリデータ信号を出力するデータバッ
ファ（１４）と、前記制御信号に応答して、前記メモリ
アドレス信号および前記メモリ制御信号を出力するメモ
リ駆動回路（１３）とを備え、 前記メモリ制御回路（１２）は、前記画像データイネー
ブル信号および前記画像転送クロック信号に応答して、
前記画像メモリに対するデータ書き込み動作中、リフレ
ッシュ動作を画像データ転送と同期して行わせるような
前記制御信号を出力すると共に画像データメモリ書き込
みイネーブル信号を出力する画像入力／リフレッシュ制
御回路（２１）と、前記画像データメモリ書き込みイネ
ーブル信号を受けたときは、リフレッシュ制御動作を禁
止するが、それ以外のときは前記リフレッシュ要求信号
に応答してリフレッシュ制御動作を行わせるような前期
制御信号を出力するリフレッシュ制御回路（２２）とを
有し、 前記画像入力／リフレッシュ制御回路（２１）は、 前記画像データイネーブル信号に応答して、前記画像デ
ータ転送クロック信号に同期して前記画像データラッチ
／メモリアドレスカウントアップ信号を出力する手段
（３３）と、 前記画像データイネーブル信号および前記データ転送ク
ロック信号に応答して、前記画像データメモリ書き込み
イネーブル信号を出力する手段（３２）と、 前記データメモリ書き込みイネーブル信号に応答し、前
記画像データ転送クロック信号に同期して、基幹タイミ
ング信号を生成する手段（３４，３５，３６）と、 前記基幹タイミング信号に応答し、前記画像データラッ
チ／メモリアドレスカウントアップ信号に同期して前記
制御信号を生成する手段（３７，３８，３９，４０，４
１，４２，４３，４４）とを有する画像記憶装置。 - 【請求項５】前記画像データ信号が紙葉類上に記入され
た文字、図、絵などを光学的に走査したデータである請
求項４記載の画像記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23943195A JP3168449B2 (ja) | 1995-09-19 | 1995-09-19 | 画像メモリ制御回路および画像記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23943195A JP3168449B2 (ja) | 1995-09-19 | 1995-09-19 | 画像メモリ制御回路および画像記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0981450A JPH0981450A (ja) | 1997-03-28 |
| JP3168449B2 true JP3168449B2 (ja) | 2001-05-21 |
Family
ID=17044678
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23943195A Expired - Fee Related JP3168449B2 (ja) | 1995-09-19 | 1995-09-19 | 画像メモリ制御回路および画像記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3168449B2 (ja) |
-
1995
- 1995-09-19 JP JP23943195A patent/JP3168449B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0981450A (ja) | 1997-03-28 |
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