JP2001127827A - データ転送方式 - Google Patents
データ転送方式Info
- Publication number
- JP2001127827A JP2001127827A JP30834899A JP30834899A JP2001127827A JP 2001127827 A JP2001127827 A JP 2001127827A JP 30834899 A JP30834899 A JP 30834899A JP 30834899 A JP30834899 A JP 30834899A JP 2001127827 A JP2001127827 A JP 2001127827A
- Authority
- JP
- Japan
- Prior art keywords
- data
- series
- chip enable
- enable signal
- data transfer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4282—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus
- G06F13/4291—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus using a clocked protocol
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/0008—Synchronisation information channels, e.g. clock distribution lines
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Information Transfer Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Dc Digital Transmission (AREA)
- Communication Control (AREA)
Abstract
線をIIC方式と同様に2線としたままで、転送に要す
るビット数を少なくし、効率的かつ簡素にデータ転送を
行うこと。 【解決手段】 クロックラインとデータラインの2線を
用いてデータをシリアルに転送するデータ転送方式であ
って、クロックパルスの立ち上がりに一連のデータの各
ビットデータを配置し、この一連のデータ中の特定ビッ
トに対応するクロックパルスの立ち下がりにチップイネ
ーブル信号を配置し、このチップイネーブル信号を基に
一連のデータのデータ範囲を定めるとともに、チップイ
ネーブル信号に後続するビットに対応するクロックパル
スの立ち下がりに、一連のデータが命令コードか書き込
みコードかを識別する識別フラグを配置する。
Description
部と半導体集積回路装置などの被制御機器との間で所定
のデータをシリアルに転送するデータ転送方式に関す
る。
置)などの周辺機器との間をデータ転送する場合に通常
シリアルインターフェース方式が採用されている。この
シリアルインターフェース方式では、シリアルデータラ
イン(SIライン)とクロックライン(CKライン)と
チップイネーブルライン(CEライン)の3線を使用し
てデータ転送が行われる。さらに、例えば8ビット長の
データを8ビット長で制御しようとすると、別に命令と
データを識別するフラグが必要となるため、4線が必要
となる。
するIIC(Inter Integrated Circuit)バス方式が
知られている。図4はこのIICバス方式のフォーマッ
ト例を示す図である。IICバスマスタデバイスは、I
ICバスを通してIICバススレーブデバイスに記録し
ようとするとき、まず、SCL信号(クロック信号)を
ハイ状態、SDA信号(アドレス信号及びデータ信号)
をハイからローに遷移する。これにより開始条件を満た
し、次にIICバススレーブデバイスのアドレス8ビッ
トを送信する。指定されたIICバススレーブデバイス
は、8ビット目のデータの次のクロック時にSDA信号
をローにする事によってACK信号(確認信号)をII
Cバスマスタデバイスに返し、IICバスマスタデバイ
スに異常がない事を知らせる。
バイスは、データ8ビットをSCL信号に合わせてSD
A信号を送信し、IICバススレーブデバイスはこれを
受信して記憶する。IICバススレーブデバイスは、デ
ータを正常に受信すると、SDA信号をローに遷移して
ACK信号を送る。ACK信号を受信したIICバスマ
スタデバイスは、SCL信号がハイ状態時にSDA信号
をローからハイに遷移してバス動作を終了する。
バス方式は、データ転送のためのラインを2線とするこ
とができるものの、8ビットのデータを転送する場合、
図4の例のようにスレーブデバイスのアドレス7ビット
とデータ8ビット及びR/W、ACKのためのビットが
必要なため、合計18ビットを必要としている。このた
め、転送速度も遅くなってしまっている。
を制御する上で制御線をIIC方式と同様に2線とした
ままで、転送に要するビット数を少なくし、効率的かつ
簡素にデータ転送を行うことを目的とする。
式は、クロックラインとデータラインの2線を用いてデ
ータをシリアルに転送するデータ転送方式であって、ク
ロックパルスの立ち上がりまたは立ち下がりに一連のデ
ータの各ビットデータを配置し、この一連のデータ中の
特定ビットに対応するクロックパルスの立ち下がりまた
は立ち上がりにチップイネーブル信号を配置し、このチ
ップイネーブル信号を基に一連のデータのデータ範囲を
定めることを特徴とする。
載のデータ転送方式において、チップイネーブル信号を
配置するビットを一連のデータの最後から2番目のビッ
トとすることを特徴とする。
2記載のデータ転送方式において、チップイネーブル信
号に後続するビットに対応するクロックパルスの立ち下
がりまたは立ち上がりに、一連のデータが命令コードか
書き込みコードかを識別する識別フラグを配置すること
を特徴とする。
3記載のデータ転送方式において、クロックパルスの立
ち上がりまたは立ち下がり毎にデータラインのビットデ
ータを順次シフトして記憶し、チップイネーブル信号の
検出後、認識されたデータ範囲にデータがシフト入力さ
れるのを待って、一連のデータを取得することを特徴と
する。
4記載のデータ転送方式において、データ転送は単方向
であることを特徴とする。
線を2本とし、信号のフォーマットをチップイネーブル
信号、識別フラグをデータ配列中の規定された位置に配
置することで、転送に要するビット数を一連のデータの
ビット数で完結しているから、最小限の制御線数で効率
的かつ簡素にデータ転送を行うことができる。
図を参照して説明する。
方式の、2線でシリアルに供給されるシリアルデータS
IとシリアルクロックSCKのフォーマット例であり、
このシリアルデータSIとシリアルクロックSCKで規
定する。
示されており、D0〜D7が転送データである。また、
CEはチップイネーブル信号であり、C/Dは転送デー
タが命令コードか書き込みデータかを識別する識別フラ
グである。このチップイネーブル信号CEは7番目のデ
ータ信号D1のビットの後半に配置され、識別フラグC
/Dは最後の8番目のデータ信号D0のビットの後半に
配置されている。
アルクロックSCKの立ち上がりで読まれ、チップイネ
ーブル信号CEは7番目のデータ信号D1に対応して7
番目のシリアルクロックSCKの立ち下がりで読まれ、
識別フラグC/Dは8番目のデータ信号D0に対応して
8番目のシリアルクロックSCKの立ち下がりで読まれ
る。
クSCKが供給され、チップイネーブル信号CEがあり
シリアルクロックSCKの立ち下がりで“H”(ハイレ
ベル、以下同様)であれば、その位置から遡って7発目
のシリアルクロックSCKの立ち上がりのデータを先頭
データD7と認識する。
連のデータD0〜D7とし、チップイネーブル信号CE
のつぎのシリアルクロックSCKの立ち下がりを識別フ
ラグC/Dとして検出する。この識別フラグC/Dが
“H”であれば一連のデータD0〜D7を命令コードと
して認識し、また識別フラグC/Dが“L”(ローレベ
ル、以下同様)であれば一連のデータD0〜D7を書き
込みデータとして認識する。
上がりまでに内部のレジスタに一連のデータD0〜D7
が格納され、チップイネーブル信号CEと識別フラグC
/Dはクリアされる。
リアルデータSIに“H”がこなければ、シリアルクロ
ックSCKがいくら転送されてもチップイネーブル信号
CEが検出されないので、有効なデータとは認識され
ず、ICはデータを受け取らない。
体的な回路構成例を示す図であり、図3は同じくそのタ
イミングチャートである。
ト付のD型フリップフロップであり、クロック入力CL
Kの立ち上がりでデータを読み込むとともにリセット入
力Rの“L”でリセットされる。DF19は、セット付
のD型フリップフロップであり、クロック入力CLKの
立ち上がりでデータを読み込むとともにセット入力Sの
“L”でセットされる。また、IV1〜IV7はインバ
ータであり、NR1,NR2はノアゲートである。な
お、RESETは、必要時にリセットさせるためのリセ
ット信号である。
データ転送の方式の動作を説明する。シリアルデータS
I及びシリアルクロックSCKが入力されるとシリアル
クロックSCKの立ち上がりでその時点のシリアルデー
タSIがD型フリップフロップDF1〜DF8にシフト
動作をしながら順次読み込まれていく。
お、SCK/は、SCKの反転信号を意味する。以下同
様)の立ち上がり時のシリアルデータSIが“L”であ
る間は、D型フリップフロップDF17のQ出力は
“L”,インバータIV6の出力は“H”、D型フリッ
プフロップDF18のQ出力は“L”、D型フリップフ
ロップDF18のQ/出力は“H”、ノアゲートNR1
の出力は“H”、ノアゲートNR2の出力は“L”にあ
り、D型フリップフロップDF17等に何らの変化もな
く、シリアルデータSIがD型フリップフロップDF1
〜DF8にシフト動作をしながら順次読み込まれていく
だけである。
進み、次の反転シリアルクロックSCK/の立ち上がり
時のシリアルデータSIがチップイネーブル信号CEを
示す“H”であると、D型フリップフロップDF17は
反転し、そのQ出力は“H”に、そのQ/出力は“L”
になり、インバータIV6の出力は“H”から“L”に
変わるが、D型フリップフロップDF9〜DF16はク
ロック入力CLKの立ち上がりでデータを読み込むもの
であるから、この時点では未だ、読み込み動作には至ら
ない。
読み込まれると、D型フリップフロップDF1〜DF8
にD0〜D7が読み込まれた状態となる。この状態か
ら、次の反転シリアルクロックSCK/の立ち上がり時
にD型フリップフロップDF17のQ/出力“L”をイ
ンバータIV7で反転した“H”がD型フリップフロッ
プDF18にラッチされ、D型フリップフロップDF1
8のQ出力は“H”になり、D型フリップフロップDF
18のQ/出力は“L”になる。
“H”になると、ノアゲートNR1を介してD型フリッ
プフロップDF17及びD型フリップフロップDF18
のリセット端子Rにリセット入力が印加され、リセット
される。
“L”から“H”に変わり、D型フリップフロップDF
9〜DF16にクロック入力CLKに立ち上がり信号と
して印加され、D0〜D7が読み込まれた状態となって
いるD型フリップフロップDF1〜DF8のデータを、
D型フリップフロップDF9〜DF16に読み込む。
/出力の“L”とシリアルクロックSCKの“L”とが
ノアゲートNR2にを介してD型フリップフロップDF
19のクロック入力CLKにその時点のシリアルデータ
SIの状態、すなわち識別フラグC/Dの反転信号がD
型フリップフロップDF19のQ/出力から、識別フラ
グC/Dが出力される。
リアルデータSI用の2線を用いてデータをシリアルに
転送するデータ転送方式であって、シリアルデータSI
とシリアルクロックSCKが供給され、順次データD7
〜D0がD型フリップフロップDF1〜DF8にシフト
入力される。そして、シリアルクロックSCKの立ち下
がりで“H”であればチップイネーブル信号CEとし、
その位置から遡って7発目のシリアルクロックSCKの
立ち上がりのデータを先頭データD7と認識し、それよ
り8ビット長分を有効な一連のデータD0〜D7とす
る。
のシリアルクロックSCKの立ち下がりを識別フラグC
/Dとし、この識別フラグC/Dが“H”或いは“L”
に応じて一連のデータD0〜D7を命令コード或いは書
き込みデータとする。そして、この識別フラグC/Dの
認識後、次の立ち上がりまでに内部のレジスタに一連の
データD0〜D7が格納され、チップイネーブル信号C
Eと識別フラグC/Dはクリアされる。
ラインを保ったままで、IICバス方式に比べてデータ
の高速転送が可能となる。特に、表示器のデータを書き
込むときに有利となる。例えば、128×128ドット
の表示パネルに8ビット単位で書き込む場合を想定する
と、本発明の方式では16,384回クロック信号を与
えればよいが、IICバス方式では18441回{=7
(スレーブアドレス)+1(R/W)+1(ACK)+
2048×(8(データ)+1(ACK))}必要とな
る。
ースの場合は、16,384のクロック信号で制御でき
るが、信号線が4本必要となる。
ることなく、一連のデータ長は任意のビット長とするこ
とができるし、データの読み込みをシリアルクロックS
CKの立ち下がりとし、チップイネーブル信号CE、識
別フラグC/Dの読み込みをシリアルクロックSCKの
立ち上がりとすることも可能である。
御線を2本とし、信号のフォーマットをチップイネーブ
ル信号、識別フラグをデータ配列中の規定された位置に
配置することで、転送に要するビット数を一連のデータ
のビット数で完結させ、最小限の制御線数で効率的かつ
簡素にデータ転送を行うことができる。
マット例。
例。
のタイムチャート。
Claims (5)
- 【請求項1】 クロックラインとデータラインの2線を
用いてデータをシリアルに転送するデータ転送方式であ
って、クロックパルスの立ち上がりまたは立ち下がりに
一連のデータの各ビットデータを配置し、この一連のデ
ータ中の特定ビットに対応するクロックパルスの立ち下
がりまたは立ち上がりにチップイネーブル信号を配置
し、このチップイネーブル信号を基に一連のデータのデ
ータ範囲を定めることを特徴とするデータ転送方式。 - 【請求項2】 請求項1記載のデータ転送方式におい
て、チップイネーブル信号を配置するビットを一連のデ
ータの最後から2番目のビットとすることを特徴とする
データ転送方式。 - 【請求項3】 請求項1、2記載のデータ転送方式にお
いて、チップイネーブル信号に後続するビットに対応す
るクロックパルスの立ち下がりまたは立ち上がりに、一
連のデータが命令コードか書き込みコードかを識別する
識別フラグを配置することを特徴とするデータ転送方
式。 - 【請求項4】 請求項1〜3記載のデータ転送方式にお
いて、クロックパルスの立ち上がりまたは立ち下がり毎
にデータラインのビットデータを順次シフトして記憶
し、チップイネーブル信号の検出後、認識されたデータ
範囲にデータがシフト入力されるのを待って、一連のデ
ータを取得することを特徴とするデータ転送方式。 - 【請求項5】 請求項1〜4記載のデータ転送方式にお
いて、データ転送は単方向であることを特徴とするデー
タ転送方式。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP30834899A JP4010718B2 (ja) | 1999-10-29 | 1999-10-29 | データ転送方式 |
US09/696,891 US6711697B1 (en) | 1999-10-29 | 2000-10-26 | Data transfer method |
DE60039836T DE60039836D1 (de) | 1999-10-29 | 2000-10-27 | Verfahren zur seriellen Datenübertragung in Synchronisation mit einem Taktsignal |
EP00123348A EP1096745B1 (en) | 1999-10-29 | 2000-10-27 | Serial data transfer method in synchronism with a clock signal |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP30834899A JP4010718B2 (ja) | 1999-10-29 | 1999-10-29 | データ転送方式 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2001127827A true JP2001127827A (ja) | 2001-05-11 |
JP4010718B2 JP4010718B2 (ja) | 2007-11-21 |
Family
ID=17979990
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP30834899A Expired - Fee Related JP4010718B2 (ja) | 1999-10-29 | 1999-10-29 | データ転送方式 |
Country Status (4)
Country | Link |
---|---|
US (1) | US6711697B1 (ja) |
EP (1) | EP1096745B1 (ja) |
JP (1) | JP4010718B2 (ja) |
DE (1) | DE60039836D1 (ja) |
Cited By (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010259814A (ja) * | 2010-06-23 | 2010-11-18 | Sophia Co Ltd | 遊技機 |
JP2010259815A (ja) * | 2010-06-23 | 2010-11-18 | Sophia Co Ltd | 遊技機 |
JP2011011061A (ja) * | 2010-06-23 | 2011-01-20 | Sophia Co Ltd | 遊技機 |
JP2011130890A (ja) * | 2009-12-24 | 2011-07-07 | Sophia Co Ltd | 遊技機 |
JP2011130888A (ja) * | 2009-12-24 | 2011-07-07 | Sophia Co Ltd | 遊技機 |
JP2011139884A (ja) * | 2010-06-23 | 2011-07-21 | Sophia Co Ltd | 遊技機 |
JP2011183141A (ja) * | 2010-06-23 | 2011-09-22 | Sophia Co Ltd | 遊技機 |
JP2014180100A (ja) * | 2013-03-14 | 2014-09-25 | Seiko Epson Corp | 転送システムおよび印刷装置 |
US10490243B2 (en) | 2016-05-31 | 2019-11-26 | Fujitsu Limited | Memory device and information processing apparatus |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN1758583B (zh) * | 2004-10-09 | 2011-04-13 | 华为技术有限公司 | 时钟、信令复用方法及系统 |
KR100688516B1 (ko) * | 2005-01-11 | 2007-03-02 | 삼성전자주식회사 | 단일 라인을 이용한 직렬 데이터 통신 방법 및 그 장치 |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4890222A (en) * | 1984-12-17 | 1989-12-26 | Honeywell Inc. | Apparatus for substantially syncronizing the timing subsystems of the physical modules of a local area network |
IT1199815B (it) * | 1986-12-19 | 1989-01-05 | Rai Radiotelevisione Italiana | Procedimento per la radiodiffusione di segnali digitali,particolarmente di programmi e dati per elaboratori,e procedimento e apparato per la ricezione di tali segnali |
EP0389182B1 (en) * | 1989-03-21 | 1996-06-12 | Minnesota Mining And Manufacturing Company | Transmitter and receiver for data link system |
JPH0624356B2 (ja) * | 1989-12-21 | 1994-03-30 | 株式会社東芝 | データ転送方式 |
JP3134819B2 (ja) * | 1997-06-04 | 2001-02-13 | ソニー株式会社 | データ処理装置 |
US5535333A (en) * | 1993-03-30 | 1996-07-09 | International Business Machines Corporation | Adapter for interleaving second data with first data already transferred between first device and second device without having to arbitrate for ownership of communications channel |
US5826068A (en) * | 1994-11-09 | 1998-10-20 | Adaptec, Inc. | Integrated circuit with a serial port having only one pin |
US5530676A (en) * | 1995-01-27 | 1996-06-25 | Motorola, Inc. | Method and apparatus for reducing power consumption in memory circuits |
US6081656A (en) * | 1997-06-27 | 2000-06-27 | Advanced Micro Devices, Inc. | Method for deriving a double frequency microprocessor from an existing microprocessor |
-
1999
- 1999-10-29 JP JP30834899A patent/JP4010718B2/ja not_active Expired - Fee Related
-
2000
- 2000-10-26 US US09/696,891 patent/US6711697B1/en not_active Expired - Fee Related
- 2000-10-27 DE DE60039836T patent/DE60039836D1/de not_active Expired - Fee Related
- 2000-10-27 EP EP00123348A patent/EP1096745B1/en not_active Expired - Lifetime
Cited By (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011130890A (ja) * | 2009-12-24 | 2011-07-07 | Sophia Co Ltd | 遊技機 |
JP2011130888A (ja) * | 2009-12-24 | 2011-07-07 | Sophia Co Ltd | 遊技機 |
JP2010259814A (ja) * | 2010-06-23 | 2010-11-18 | Sophia Co Ltd | 遊技機 |
JP2010259815A (ja) * | 2010-06-23 | 2010-11-18 | Sophia Co Ltd | 遊技機 |
JP2011011061A (ja) * | 2010-06-23 | 2011-01-20 | Sophia Co Ltd | 遊技機 |
JP2011139884A (ja) * | 2010-06-23 | 2011-07-21 | Sophia Co Ltd | 遊技機 |
JP2011183141A (ja) * | 2010-06-23 | 2011-09-22 | Sophia Co Ltd | 遊技機 |
JP2014180100A (ja) * | 2013-03-14 | 2014-09-25 | Seiko Epson Corp | 転送システムおよび印刷装置 |
US9070078B2 (en) | 2013-03-14 | 2015-06-30 | Seiko Epson Corporation | Transfer system and printing apparatus |
US10490243B2 (en) | 2016-05-31 | 2019-11-26 | Fujitsu Limited | Memory device and information processing apparatus |
Also Published As
Publication number | Publication date |
---|---|
EP1096745A2 (en) | 2001-05-02 |
JP4010718B2 (ja) | 2007-11-21 |
DE60039836D1 (de) | 2008-09-25 |
US6711697B1 (en) | 2004-03-23 |
EP1096745B1 (en) | 2008-08-13 |
EP1096745A3 (en) | 2006-01-18 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4773742B2 (ja) | 2線チップ間インターフェース | |
TW550462B (en) | Serial/parallel switching circuit, data transmission control device and electronic machine | |
KR101105489B1 (ko) | Nand 플래시 메모리의 커맨드 기반 제어 | |
US8675425B2 (en) | Single-strobe operation of memory devices | |
US8301846B2 (en) | Integrated memory control apparatus | |
JP2007011788A (ja) | メモリカード及びそのホスト機器 | |
JP2001236304A (ja) | マイクロコンピュータ | |
JP4010718B2 (ja) | データ転送方式 | |
US6058439A (en) | Asynchronous first-in-first-out buffer circuit burst mode control | |
JPH11502643A (ja) | シリアルデータバスシステムにおけるエラーの認識及び除去 | |
US7515157B2 (en) | Data transmission device, data transfer system and method | |
US20210157759A1 (en) | Data Transmission System Capable of Transmitting a Great Amount of Data | |
TW299409B (en) | Method and apparatus for reducing latency time on an interface by overlapping transmitted packets | |
EP0382342B1 (en) | Computer system DMA transfer | |
US20050144331A1 (en) | On-chip serialized peripheral bus system and operating method thereof | |
JP2973941B2 (ja) | 非同期fifoバッファ装置 | |
KR900003621Y1 (ko) | 상이한 프로세서간의 데이터 교환장치 | |
JPH01169691A (ja) | Icカード | |
KR100682249B1 (ko) | 표준 디지털 패드를 사용한 버스 제어회로 | |
JP2010088186A (ja) | モータ制御回路 | |
JP2008217733A (ja) | 直列インタフェース回路 | |
JPH0691555B2 (ja) | シリアルデ−タの送受信装置 | |
JP2000040054A (ja) | シリアルインターフェース | |
JPH0516452A (ja) | プリンタ | |
JP2001101127A (ja) | データ読み書き装置及び該データ読み書き装置を備えた画像処理装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040915 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20061207 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20061212 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070209 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070828 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070904 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100914 Year of fee payment: 3 |
|
LAPS | Cancellation because of no payment of annual fees |