JP2001127827A - データ転送方式 - Google Patents
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- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4282—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus
- G06F13/4291—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus using a clocked protocol
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
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- General Physics & Mathematics (AREA)
- Information Transfer Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Dc Digital Transmission (AREA)
- Communication Control (AREA)
Abstract
(57)【要約】
【課題】 データ転送方式は、ＩＣを制御する上で制御
線をＩＩＣ方式と同様に２線としたままで、転送に要す
るビット数を少なくし、効率的かつ簡素にデータ転送を
行うこと。 【解決手段】 クロックラインとデータラインの２線を
用いてデータをシリアルに転送するデータ転送方式であ
って、クロックパルスの立ち上がりに一連のデータの各
ビットデータを配置し、この一連のデータ中の特定ビッ
トに対応するクロックパルスの立ち下がりにチップイネ
ーブル信号を配置し、このチップイネーブル信号を基に
一連のデータのデータ範囲を定めるとともに、チップイ
ネーブル信号に後続するビットに対応するクロックパル
スの立ち下がりに、一連のデータが命令コードか書き込
みコードかを識別する識別フラグを配置する。
線をＩＩＣ方式と同様に２線としたままで、転送に要す
るビット数を少なくし、効率的かつ簡素にデータ転送を
行うこと。 【解決手段】 クロックラインとデータラインの２線を
用いてデータをシリアルに転送するデータ転送方式であ
って、クロックパルスの立ち上がりに一連のデータの各
ビットデータを配置し、この一連のデータ中の特定ビッ
トに対応するクロックパルスの立ち下がりにチップイネ
ーブル信号を配置し、このチップイネーブル信号を基に
一連のデータのデータ範囲を定めるとともに、チップイ
ネーブル信号に後続するビットに対応するクロックパル
スの立ち下がりに、一連のデータが命令コードか書き込
みコードかを識別する識別フラグを配置する。
Description
【０００１】
【発明の属する技術分野】本発明は、ＣＰＵなどの制御
部と半導体集積回路装置などの被制御機器との間で所定
のデータをシリアルに転送するデータ転送方式に関す
る。
部と半導体集積回路装置などの被制御機器との間で所定
のデータをシリアルに転送するデータ転送方式に関す
る。
【０００２】
【従来の技術】ＣＰＵなどの制御部とＩＣ（集積回路装
置）などの周辺機器との間をデータ転送する場合に通常
シリアルインターフェース方式が採用されている。この
シリアルインターフェース方式では、シリアルデータラ
イン（ＳＩライン）とクロックライン（ＣＫライン）と
チップイネーブルライン（ＣＥライン）の３線を使用し
てデータ転送が行われる。さらに、例えば８ビット長の
データを８ビット長で制御しようとすると、別に命令と
データを識別するフラグが必要となるため、４線が必要
となる。
置）などの周辺機器との間をデータ転送する場合に通常
シリアルインターフェース方式が採用されている。この
シリアルインターフェース方式では、シリアルデータラ
イン（ＳＩライン）とクロックライン（ＣＫライン）と
チップイネーブルライン（ＣＥライン）の３線を使用し
てデータ転送が行われる。さらに、例えば８ビット長の
データを８ビット長で制御しようとすると、別に命令と
データを識別するフラグが必要となるため、４線が必要
となる。
【０００３】また、データ転送のためのラインを２線と
するＩＩＣ（Inter Integrated Circuit）バス方式が
知られている。図４はこのＩＩＣバス方式のフォーマッ
ト例を示す図である。ＩＩＣバスマスタデバイスは、Ｉ
ＩＣバスを通してＩＩＣバススレーブデバイスに記録し
ようとするとき、まず、ＳＣＬ信号（クロック信号）を
ハイ状態、ＳＤＡ信号（アドレス信号及びデータ信号）
をハイからローに遷移する。これにより開始条件を満た
し、次にＩＩＣバススレーブデバイスのアドレス８ビッ
トを送信する。指定されたＩＩＣバススレーブデバイス
は、８ビット目のデータの次のクロック時にＳＤＡ信号
をローにする事によってＡＣＫ信号（確認信号）をＩＩ
Ｃバスマスタデバイスに返し、ＩＩＣバスマスタデバイ
スに異常がない事を知らせる。
するＩＩＣ（Inter Integrated Circuit）バス方式が
知られている。図４はこのＩＩＣバス方式のフォーマッ
ト例を示す図である。ＩＩＣバスマスタデバイスは、Ｉ
ＩＣバスを通してＩＩＣバススレーブデバイスに記録し
ようとするとき、まず、ＳＣＬ信号（クロック信号）を
ハイ状態、ＳＤＡ信号（アドレス信号及びデータ信号）
をハイからローに遷移する。これにより開始条件を満た
し、次にＩＩＣバススレーブデバイスのアドレス８ビッ
トを送信する。指定されたＩＩＣバススレーブデバイス
は、８ビット目のデータの次のクロック時にＳＤＡ信号
をローにする事によってＡＣＫ信号（確認信号）をＩＩ
Ｃバスマスタデバイスに返し、ＩＩＣバスマスタデバイ
スに異常がない事を知らせる。
【０００４】ＡＣＫ信号を受信したＩＩＣバスマスタデ
バイスは、データ８ビットをＳＣＬ信号に合わせてＳＤ
Ａ信号を送信し、ＩＩＣバススレーブデバイスはこれを
受信して記憶する。ＩＩＣバススレーブデバイスは、デ
ータを正常に受信すると、ＳＤＡ信号をローに遷移して
ＡＣＫ信号を送る。ＡＣＫ信号を受信したＩＩＣバスマ
スタデバイスは、ＳＣＬ信号がハイ状態時にＳＤＡ信号
をローからハイに遷移してバス動作を終了する。
バイスは、データ８ビットをＳＣＬ信号に合わせてＳＤ
Ａ信号を送信し、ＩＩＣバススレーブデバイスはこれを
受信して記憶する。ＩＩＣバススレーブデバイスは、デ
ータを正常に受信すると、ＳＤＡ信号をローに遷移して
ＡＣＫ信号を送る。ＡＣＫ信号を受信したＩＩＣバスマ
スタデバイスは、ＳＣＬ信号がハイ状態時にＳＤＡ信号
をローからハイに遷移してバス動作を終了する。
【０００５】
【発明が解決しようとする課題】しかし、従来のＩＩＣ
バス方式は、データ転送のためのラインを２線とするこ
とができるものの、８ビットのデータを転送する場合、
図４の例のようにスレーブデバイスのアドレス７ビット
とデータ８ビット及びＲ／Ｗ、ＡＣＫのためのビットが
必要なため、合計１８ビットを必要としている。このた
め、転送速度も遅くなってしまっている。
バス方式は、データ転送のためのラインを２線とするこ
とができるものの、８ビットのデータを転送する場合、
図４の例のようにスレーブデバイスのアドレス７ビット
とデータ８ビット及びＲ／Ｗ、ＡＣＫのためのビットが
必要なため、合計１８ビットを必要としている。このた
め、転送速度も遅くなってしまっている。
【０００６】そこで、本発明のデータ転送方式は、ＩＣ
を制御する上で制御線をＩＩＣ方式と同様に２線とした
ままで、転送に要するビット数を少なくし、効率的かつ
簡素にデータ転送を行うことを目的とする。
を制御する上で制御線をＩＩＣ方式と同様に２線とした
ままで、転送に要するビット数を少なくし、効率的かつ
簡素にデータ転送を行うことを目的とする。
【０００７】
【課題を解決するための手段】請求項１のデータ転送方
式は、クロックラインとデータラインの２線を用いてデ
ータをシリアルに転送するデータ転送方式であって、ク
ロックパルスの立ち上がりまたは立ち下がりに一連のデ
ータの各ビットデータを配置し、この一連のデータ中の
特定ビットに対応するクロックパルスの立ち下がりまた
は立ち上がりにチップイネーブル信号を配置し、このチ
ップイネーブル信号を基に一連のデータのデータ範囲を
定めることを特徴とする。
式は、クロックラインとデータラインの２線を用いてデ
ータをシリアルに転送するデータ転送方式であって、ク
ロックパルスの立ち上がりまたは立ち下がりに一連のデ
ータの各ビットデータを配置し、この一連のデータ中の
特定ビットに対応するクロックパルスの立ち下がりまた
は立ち上がりにチップイネーブル信号を配置し、このチ
ップイネーブル信号を基に一連のデータのデータ範囲を
定めることを特徴とする。
【０００８】請求項２のデータ転送方式は、請求項１記
載のデータ転送方式において、チップイネーブル信号を
配置するビットを一連のデータの最後から２番目のビッ
トとすることを特徴とする。
載のデータ転送方式において、チップイネーブル信号を
配置するビットを一連のデータの最後から２番目のビッ
トとすることを特徴とする。
【０００９】請求項３のデータ転送方式は、請求項１、
２記載のデータ転送方式において、チップイネーブル信
号に後続するビットに対応するクロックパルスの立ち下
がりまたは立ち上がりに、一連のデータが命令コードか
書き込みコードかを識別する識別フラグを配置すること
を特徴とする。
２記載のデータ転送方式において、チップイネーブル信
号に後続するビットに対応するクロックパルスの立ち下
がりまたは立ち上がりに、一連のデータが命令コードか
書き込みコードかを識別する識別フラグを配置すること
を特徴とする。
【００１０】請求項４のデータ転送方式は、請求項１〜
３記載のデータ転送方式において、クロックパルスの立
ち上がりまたは立ち下がり毎にデータラインのビットデ
ータを順次シフトして記憶し、チップイネーブル信号の
検出後、認識されたデータ範囲にデータがシフト入力さ
れるのを待って、一連のデータを取得することを特徴と
する。
３記載のデータ転送方式において、クロックパルスの立
ち上がりまたは立ち下がり毎にデータラインのビットデ
ータを順次シフトして記憶し、チップイネーブル信号の
検出後、認識されたデータ範囲にデータがシフト入力さ
れるのを待って、一連のデータを取得することを特徴と
する。
【００１１】請求項５のデータ転送方式は、請求項１〜
４記載のデータ転送方式において、データ転送は単方向
であることを特徴とする。
４記載のデータ転送方式において、データ転送は単方向
であることを特徴とする。
【００１２】本発明に依れば、ＩＣを制御する上で制御
線を２本とし、信号のフォーマットをチップイネーブル
信号、識別フラグをデータ配列中の規定された位置に配
置することで、転送に要するビット数を一連のデータの
ビット数で完結しているから、最小限の制御線数で効率
的かつ簡素にデータ転送を行うことができる。
線を２本とし、信号のフォーマットをチップイネーブル
信号、識別フラグをデータ配列中の規定された位置に配
置することで、転送に要するビット数を一連のデータの
ビット数で完結しているから、最小限の制御線数で効率
的かつ簡素にデータ転送を行うことができる。
【００１３】
【発明の実施の形態】以下、本発明の実施例について、
図を参照して説明する。
図を参照して説明する。
【００１４】図１は、本発明の実施例に係るデータ転送
方式の、２線でシリアルに供給されるシリアルデータＳ
ＩとシリアルクロックＳＣＫのフォーマット例であり、
このシリアルデータＳＩとシリアルクロックＳＣＫで規
定する。
方式の、２線でシリアルに供給されるシリアルデータＳ
ＩとシリアルクロックＳＣＫのフォーマット例であり、
このシリアルデータＳＩとシリアルクロックＳＣＫで規
定する。
【００１５】この例では一連のデータは８ビットとして
示されており、Ｄ０〜Ｄ７が転送データである。また、
ＣＥはチップイネーブル信号であり、Ｃ／Ｄは転送デー
タが命令コードか書き込みデータかを識別する識別フラ
グである。このチップイネーブル信号ＣＥは７番目のデ
ータ信号Ｄ１のビットの後半に配置され、識別フラグＣ
／Ｄは最後の８番目のデータ信号Ｄ０のビットの後半に
配置されている。
示されており、Ｄ０〜Ｄ７が転送データである。また、
ＣＥはチップイネーブル信号であり、Ｃ／Ｄは転送デー
タが命令コードか書き込みデータかを識別する識別フラ
グである。このチップイネーブル信号ＣＥは７番目のデ
ータ信号Ｄ１のビットの後半に配置され、識別フラグＣ
／Ｄは最後の８番目のデータ信号Ｄ０のビットの後半に
配置されている。
【００１６】そして、各データ信号Ｄ０〜Ｄ７は各シリ
アルクロックＳＣＫの立ち上がりで読まれ、チップイネ
ーブル信号ＣＥは７番目のデータ信号Ｄ１に対応して７
番目のシリアルクロックＳＣＫの立ち下がりで読まれ、
識別フラグＣ／Ｄは８番目のデータ信号Ｄ０に対応して
８番目のシリアルクロックＳＣＫの立ち下がりで読まれ
る。
アルクロックＳＣＫの立ち上がりで読まれ、チップイネ
ーブル信号ＣＥは７番目のデータ信号Ｄ１に対応して７
番目のシリアルクロックＳＣＫの立ち下がりで読まれ、
識別フラグＣ／Ｄは８番目のデータ信号Ｄ０に対応して
８番目のシリアルクロックＳＣＫの立ち下がりで読まれ
る。
【００１７】このシリアルデータＳＩとシリアルクロッ
クＳＣＫが供給され、チップイネーブル信号ＣＥがあり
シリアルクロックＳＣＫの立ち下がりで“Ｈ”（ハイレ
ベル、以下同様）であれば、その位置から遡って７発目
のシリアルクロックＳＣＫの立ち上がりのデータを先頭
データＤ７と認識する。
クＳＣＫが供給され、チップイネーブル信号ＣＥがあり
シリアルクロックＳＣＫの立ち下がりで“Ｈ”（ハイレ
ベル、以下同様）であれば、その位置から遡って７発目
のシリアルクロックＳＣＫの立ち上がりのデータを先頭
データＤ７と認識する。
【００１８】そして、それより８ビット長分を有効な一
連のデータＤ０〜Ｄ７とし、チップイネーブル信号ＣＥ
のつぎのシリアルクロックＳＣＫの立ち下がりを識別フ
ラグＣ／Ｄとして検出する。この識別フラグＣ／Ｄが
“Ｈ”であれば一連のデータＤ０〜Ｄ７を命令コードと
して認識し、また識別フラグＣ／Ｄが“Ｌ”（ローレベ
ル、以下同様）であれば一連のデータＤ０〜Ｄ７を書き
込みデータとして認識する。
連のデータＤ０〜Ｄ７とし、チップイネーブル信号ＣＥ
のつぎのシリアルクロックＳＣＫの立ち下がりを識別フ
ラグＣ／Ｄとして検出する。この識別フラグＣ／Ｄが
“Ｈ”であれば一連のデータＤ０〜Ｄ７を命令コードと
して認識し、また識別フラグＣ／Ｄが“Ｌ”（ローレベ
ル、以下同様）であれば一連のデータＤ０〜Ｄ７を書き
込みデータとして認識する。
【００１９】この識別フラグＣ／Ｄの認識後、次の立ち
上がりまでに内部のレジスタに一連のデータＤ０〜Ｄ７
が格納され、チップイネーブル信号ＣＥと識別フラグＣ
／Ｄはクリアされる。
上がりまでに内部のレジスタに一連のデータＤ０〜Ｄ７
が格納され、チップイネーブル信号ＣＥと識別フラグＣ
／Ｄはクリアされる。
【００２０】シリアルクロックＳＣＫの立ち下がりでシ
リアルデータＳＩに“Ｈ”がこなければ、シリアルクロ
ックＳＣＫがいくら転送されてもチップイネーブル信号
ＣＥが検出されないので、有効なデータとは認識され
ず、ＩＣはデータを受け取らない。
リアルデータＳＩに“Ｈ”がこなければ、シリアルクロ
ックＳＣＫがいくら転送されてもチップイネーブル信号
ＣＥが検出されないので、有効なデータとは認識され
ず、ＩＣはデータを受け取らない。
【００２１】図２は、この実施例のデータ転送方式の具
体的な回路構成例を示す図であり、図３は同じくそのタ
イミングチャートである。
体的な回路構成例を示す図であり、図３は同じくそのタ
イミングチャートである。
【００２２】図２において、ＤＦ１〜ＤＦ１８はリセッ
ト付のＤ型フリップフロップであり、クロック入力ＣＬ
Ｋの立ち上がりでデータを読み込むとともにリセット入
力Ｒの“Ｌ”でリセットされる。ＤＦ１９は、セット付
のＤ型フリップフロップであり、クロック入力ＣＬＫの
立ち上がりでデータを読み込むとともにセット入力Ｓの
“Ｌ”でセットされる。また、ＩＶ１〜ＩＶ７はインバ
ータであり、ＮＲ１，ＮＲ２はノアゲートである。な
お、ＲＥＳＥＴは、必要時にリセットさせるためのリセ
ット信号である。
ト付のＤ型フリップフロップであり、クロック入力ＣＬ
Ｋの立ち上がりでデータを読み込むとともにリセット入
力Ｒの“Ｌ”でリセットされる。ＤＦ１９は、セット付
のＤ型フリップフロップであり、クロック入力ＣＬＫの
立ち上がりでデータを読み込むとともにセット入力Ｓの
“Ｌ”でセットされる。また、ＩＶ１〜ＩＶ７はインバ
ータであり、ＮＲ１，ＮＲ２はノアゲートである。な
お、ＲＥＳＥＴは、必要時にリセットさせるためのリセ
ット信号である。
【００２３】図２及び図３を参照して、本発明実施例の
データ転送の方式の動作を説明する。シリアルデータＳ
Ｉ及びシリアルクロックＳＣＫが入力されるとシリアル
クロックＳＣＫの立ち上がりでその時点のシリアルデー
タＳＩがＤ型フリップフロップＤＦ１〜ＤＦ８にシフト
動作をしながら順次読み込まれていく。
データ転送の方式の動作を説明する。シリアルデータＳ
Ｉ及びシリアルクロックＳＣＫが入力されるとシリアル
クロックＳＣＫの立ち上がりでその時点のシリアルデー
タＳＩがＤ型フリップフロップＤＦ１〜ＤＦ８にシフト
動作をしながら順次読み込まれていく。
【００２４】この時反転シリアルクロックＳＣＫ／（な
お、ＳＣＫ／は、ＳＣＫの反転信号を意味する。以下同
様）の立ち上がり時のシリアルデータＳＩが“Ｌ”であ
る間は、Ｄ型フリップフロップＤＦ１７のＱ出力は
“Ｌ”，インバータＩＶ６の出力は“Ｈ”、Ｄ型フリッ
プフロップＤＦ１８のＱ出力は“Ｌ”、Ｄ型フリップフ
ロップＤＦ１８のＱ／出力は“Ｈ”、ノアゲートＮＲ１
の出力は“Ｈ”、ノアゲートＮＲ２の出力は“Ｌ”にあ
り、Ｄ型フリップフロップＤＦ１７等に何らの変化もな
く、シリアルデータＳＩがＤ型フリップフロップＤＦ１
〜ＤＦ８にシフト動作をしながら順次読み込まれていく
だけである。
お、ＳＣＫ／は、ＳＣＫの反転信号を意味する。以下同
様）の立ち上がり時のシリアルデータＳＩが“Ｌ”であ
る間は、Ｄ型フリップフロップＤＦ１７のＱ出力は
“Ｌ”，インバータＩＶ６の出力は“Ｈ”、Ｄ型フリッ
プフロップＤＦ１８のＱ出力は“Ｌ”、Ｄ型フリップフ
ロップＤＦ１８のＱ／出力は“Ｈ”、ノアゲートＮＲ１
の出力は“Ｈ”、ノアゲートＮＲ２の出力は“Ｌ”にあ
り、Ｄ型フリップフロップＤＦ１７等に何らの変化もな
く、シリアルデータＳＩがＤ型フリップフロップＤＦ１
〜ＤＦ８にシフト動作をしながら順次読み込まれていく
だけである。
【００２５】この状態でシリアルデータＳＩがＤ１まで
進み、次の反転シリアルクロックＳＣＫ／の立ち上がり
時のシリアルデータＳＩがチップイネーブル信号ＣＥを
示す“Ｈ”であると、Ｄ型フリップフロップＤＦ１７は
反転し、そのＱ出力は“Ｈ”に、そのＱ／出力は“Ｌ”
になり、インバータＩＶ６の出力は“Ｈ”から“Ｌ”に
変わるが、Ｄ型フリップフロップＤＦ９〜ＤＦ１６はク
ロック入力ＣＬＫの立ち上がりでデータを読み込むもの
であるから、この時点では未だ、読み込み動作には至ら
ない。
進み、次の反転シリアルクロックＳＣＫ／の立ち上がり
時のシリアルデータＳＩがチップイネーブル信号ＣＥを
示す“Ｈ”であると、Ｄ型フリップフロップＤＦ１７は
反転し、そのＱ出力は“Ｈ”に、そのＱ／出力は“Ｌ”
になり、インバータＩＶ６の出力は“Ｈ”から“Ｌ”に
変わるが、Ｄ型フリップフロップＤＦ９〜ＤＦ１６はク
ロック入力ＣＬＫの立ち上がりでデータを読み込むもの
であるから、この時点では未だ、読み込み動作には至ら
ない。
【００２６】引き続いて、シリアルデータＳＩのＤ０が
読み込まれると、Ｄ型フリップフロップＤＦ１〜ＤＦ８
にＤ０〜Ｄ７が読み込まれた状態となる。この状態か
ら、次の反転シリアルクロックＳＣＫ／の立ち上がり時
にＤ型フリップフロップＤＦ１７のＱ／出力“Ｌ”をイ
ンバータＩＶ７で反転した“Ｈ”がＤ型フリップフロッ
プＤＦ１８にラッチされ、Ｄ型フリップフロップＤＦ１
８のＱ出力は“Ｈ”になり、Ｄ型フリップフロップＤＦ
１８のＱ／出力は“Ｌ”になる。
読み込まれると、Ｄ型フリップフロップＤＦ１〜ＤＦ８
にＤ０〜Ｄ７が読み込まれた状態となる。この状態か
ら、次の反転シリアルクロックＳＣＫ／の立ち上がり時
にＤ型フリップフロップＤＦ１７のＱ／出力“Ｌ”をイ
ンバータＩＶ７で反転した“Ｈ”がＤ型フリップフロッ
プＤＦ１８にラッチされ、Ｄ型フリップフロップＤＦ１
８のＱ出力は“Ｈ”になり、Ｄ型フリップフロップＤＦ
１８のＱ／出力は“Ｌ”になる。
【００２７】Ｄ型フリップフロップＤＦ１８のＱ出力が
“Ｈ”になると、ノアゲートＮＲ１を介してＤ型フリッ
プフロップＤＦ１７及びＤ型フリップフロップＤＦ１８
のリセット端子Ｒにリセット入力が印加され、リセット
される。
“Ｈ”になると、ノアゲートＮＲ１を介してＤ型フリッ
プフロップＤＦ１７及びＤ型フリップフロップＤＦ１８
のリセット端子Ｒにリセット入力が印加され、リセット
される。
【００２８】これにより、インバータＩＶ６の出力は
“Ｌ”から“Ｈ”に変わり、Ｄ型フリップフロップＤＦ
９〜ＤＦ１６にクロック入力ＣＬＫに立ち上がり信号と
して印加され、Ｄ０〜Ｄ７が読み込まれた状態となって
いるＤ型フリップフロップＤＦ１〜ＤＦ８のデータを、
Ｄ型フリップフロップＤＦ９〜ＤＦ１６に読み込む。
“Ｌ”から“Ｈ”に変わり、Ｄ型フリップフロップＤＦ
９〜ＤＦ１６にクロック入力ＣＬＫに立ち上がり信号と
して印加され、Ｄ０〜Ｄ７が読み込まれた状態となって
いるＤ型フリップフロップＤＦ１〜ＤＦ８のデータを、
Ｄ型フリップフロップＤＦ９〜ＤＦ１６に読み込む。
【００２９】一方、Ｄ型フリップフロップＤＦ１８のＱ
／出力の“Ｌ”とシリアルクロックＳＣＫの“Ｌ”とが
ノアゲートＮＲ２にを介してＤ型フリップフロップＤＦ
１９のクロック入力ＣＬＫにその時点のシリアルデータ
ＳＩの状態、すなわち識別フラグＣ／Ｄの反転信号がＤ
型フリップフロップＤＦ１９のＱ／出力から、識別フラ
グＣ／Ｄが出力される。
／出力の“Ｌ”とシリアルクロックＳＣＫの“Ｌ”とが
ノアゲートＮＲ２にを介してＤ型フリップフロップＤＦ
１９のクロック入力ＣＬＫにその時点のシリアルデータ
ＳＩの状態、すなわち識別フラグＣ／Ｄの反転信号がＤ
型フリップフロップＤＦ１９のＱ／出力から、識別フラ
グＣ／Ｄが出力される。
【００３０】このように、シリアルクロックＳＣＫとシ
リアルデータＳＩ用の２線を用いてデータをシリアルに
転送するデータ転送方式であって、シリアルデータＳＩ
とシリアルクロックＳＣＫが供給され、順次データＤ７
〜Ｄ０がＤ型フリップフロップＤＦ１〜ＤＦ８にシフト
入力される。そして、シリアルクロックＳＣＫの立ち下
がりで“Ｈ”であればチップイネーブル信号ＣＥとし、
その位置から遡って７発目のシリアルクロックＳＣＫの
立ち上がりのデータを先頭データＤ７と認識し、それよ
り８ビット長分を有効な一連のデータＤ０〜Ｄ７とす
る。
リアルデータＳＩ用の２線を用いてデータをシリアルに
転送するデータ転送方式であって、シリアルデータＳＩ
とシリアルクロックＳＣＫが供給され、順次データＤ７
〜Ｄ０がＤ型フリップフロップＤＦ１〜ＤＦ８にシフト
入力される。そして、シリアルクロックＳＣＫの立ち下
がりで“Ｈ”であればチップイネーブル信号ＣＥとし、
その位置から遡って７発目のシリアルクロックＳＣＫの
立ち上がりのデータを先頭データＤ７と認識し、それよ
り８ビット長分を有効な一連のデータＤ０〜Ｄ７とす
る。
【００３１】そして、チップイネーブル信号ＣＥのつぎ
のシリアルクロックＳＣＫの立ち下がりを識別フラグＣ
／Ｄとし、この識別フラグＣ／Ｄが“Ｈ”或いは“Ｌ”
に応じて一連のデータＤ０〜Ｄ７を命令コード或いは書
き込みデータとする。そして、この識別フラグＣ／Ｄの
認識後、次の立ち上がりまでに内部のレジスタに一連の
データＤ０〜Ｄ７が格納され、チップイネーブル信号Ｃ
Ｅと識別フラグＣ／Ｄはクリアされる。
のシリアルクロックＳＣＫの立ち下がりを識別フラグＣ
／Ｄとし、この識別フラグＣ／Ｄが“Ｈ”或いは“Ｌ”
に応じて一連のデータＤ０〜Ｄ７を命令コード或いは書
き込みデータとする。そして、この識別フラグＣ／Ｄの
認識後、次の立ち上がりまでに内部のレジスタに一連の
データＤ０〜Ｄ７が格納され、チップイネーブル信号Ｃ
Ｅと識別フラグＣ／Ｄはクリアされる。
【００３２】この本発明の実施例によれば、２本の伝送
ラインを保ったままで、ＩＩＣバス方式に比べてデータ
の高速転送が可能となる。特に、表示器のデータを書き
込むときに有利となる。例えば、１２８×１２８ドット
の表示パネルに８ビット単位で書き込む場合を想定する
と、本発明の方式では１６，３８４回クロック信号を与
えればよいが、ＩＩＣバス方式では１８４４１回｛＝７
（スレーブアドレス）＋１（Ｒ／Ｗ）＋１（ＡＣＫ）＋
２０４８×（８（データ）＋１（ＡＣＫ））｝必要とな
る。
ラインを保ったままで、ＩＩＣバス方式に比べてデータ
の高速転送が可能となる。特に、表示器のデータを書き
込むときに有利となる。例えば、１２８×１２８ドット
の表示パネルに８ビット単位で書き込む場合を想定する
と、本発明の方式では１６，３８４回クロック信号を与
えればよいが、ＩＩＣバス方式では１８４４１回｛＝７
（スレーブアドレス）＋１（Ｒ／Ｗ）＋１（ＡＣＫ）＋
２０４８×（８（データ）＋１（ＡＣＫ））｝必要とな
る。
【００３３】また、通常の単方向シリアルインターフェ
ースの場合は、１６，３８４のクロック信号で制御でき
るが、信号線が４本必要となる。
ースの場合は、１６，３８４のクロック信号で制御でき
るが、信号線が４本必要となる。
【００３４】なお、本発明においては以上の実施例に限
ることなく、一連のデータ長は任意のビット長とするこ
とができるし、データの読み込みをシリアルクロックＳ
ＣＫの立ち下がりとし、チップイネーブル信号ＣＥ、識
別フラグＣ／Ｄの読み込みをシリアルクロックＳＣＫの
立ち上がりとすることも可能である。
ることなく、一連のデータ長は任意のビット長とするこ
とができるし、データの読み込みをシリアルクロックＳ
ＣＫの立ち下がりとし、チップイネーブル信号ＣＥ、識
別フラグＣ／Ｄの読み込みをシリアルクロックＳＣＫの
立ち上がりとすることも可能である。
【００３５】
【発明の効果】本発明に依れば、ＩＣを制御する上で制
御線を２本とし、信号のフォーマットをチップイネーブ
ル信号、識別フラグをデータ配列中の規定された位置に
配置することで、転送に要するビット数を一連のデータ
のビット数で完結させ、最小限の制御線数で効率的かつ
簡素にデータ転送を行うことができる。
御線を２本とし、信号のフォーマットをチップイネーブ
ル信号、識別フラグをデータ配列中の規定された位置に
配置することで、転送に要するビット数を一連のデータ
のビット数で完結させ、最小限の制御線数で効率的かつ
簡素にデータ転送を行うことができる。
【図１】本発明の実施例に係るデータ転送方式のフォー
マット例。
マット例。
【図２】本発明の実施例のデータ転送方式の回路構成
例。
例。
【図３】本発明の実施例のデータ転送方式の回路構成例
のタイムチャート。
のタイムチャート。
【図４】従来のＩＩＣバス方式のフォーマット例。
ＳＩ シリアルデータ ＳＣＫ シリアルクロック ＤＦ１〜ＤＦ１９ Ｄ型フリップフロップ ＩＶ１〜ＩＶ７ インバータ ＮＲ１，ＮＲ２ ノアゲート
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5B077 GG11 GG16 MM02 NN02 5K029 AA11 DD02 EE06 HH13 HH26 LL16 5K034 AA04 DD01 EE05 EE08 HH01 HH02 HH05 HH07 HH12 HH24 KK01 KK04 PP01 PP06 5K047 GG03 GG06 HH01 HH03 HH12 HH43 LL05 MM27
Claims (5)
- 【請求項１】 クロックラインとデータラインの２線を
用いてデータをシリアルに転送するデータ転送方式であ
って、クロックパルスの立ち上がりまたは立ち下がりに
一連のデータの各ビットデータを配置し、この一連のデ
ータ中の特定ビットに対応するクロックパルスの立ち下
がりまたは立ち上がりにチップイネーブル信号を配置
し、このチップイネーブル信号を基に一連のデータのデ
ータ範囲を定めることを特徴とするデータ転送方式。 - 【請求項２】 請求項１記載のデータ転送方式におい
て、チップイネーブル信号を配置するビットを一連のデ
ータの最後から２番目のビットとすることを特徴とする
データ転送方式。 - 【請求項３】 請求項１、２記載のデータ転送方式にお
いて、チップイネーブル信号に後続するビットに対応す
るクロックパルスの立ち下がりまたは立ち上がりに、一
連のデータが命令コードか書き込みコードかを識別する
識別フラグを配置することを特徴とするデータ転送方
式。 - 【請求項４】 請求項１〜３記載のデータ転送方式にお
いて、クロックパルスの立ち上がりまたは立ち下がり毎
にデータラインのビットデータを順次シフトして記憶
し、チップイネーブル信号の検出後、認識されたデータ
範囲にデータがシフト入力されるのを待って、一連のデ
ータを取得することを特徴とするデータ転送方式。 - 【請求項５】 請求項１〜４記載のデータ転送方式にお
いて、データ転送は単方向であることを特徴とするデー
タ転送方式。
Priority Applications (4)
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|---|---|---|---|
| JP30834899A JP4010718B2 (ja) | 1999-10-29 | 1999-10-29 | データ転送方式 |
| US09/696,891 US6711697B1 (en) | 1999-10-29 | 2000-10-26 | Data transfer method |
| DE60039836T DE60039836D1 (de) | 1999-10-29 | 2000-10-27 | Verfahren zur seriellen Datenübertragung in Synchronisation mit einem Taktsignal |
| EP00123348A EP1096745B1 (en) | 1999-10-29 | 2000-10-27 | Serial data transfer method in synchronism with a clock signal |
Applications Claiming Priority (1)
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| JP4010718B2 JP4010718B2 (ja) | 2007-11-21 |
Family
ID=17979990
Family Applications (1)
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|---|---|---|---|
| JP30834899A Expired - Fee Related JP4010718B2 (ja) | 1999-10-29 | 1999-10-29 | データ転送方式 |
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| Country | Link |
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| EP (1) | EP1096745B1 (ja) |
| JP (1) | JP4010718B2 (ja) |
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-
1999
- 1999-10-29 JP JP30834899A patent/JP4010718B2/ja not_active Expired - Fee Related
-
2000
- 2000-10-26 US US09/696,891 patent/US6711697B1/en not_active Expired - Fee Related
- 2000-10-27 EP EP00123348A patent/EP1096745B1/en not_active Expired - Lifetime
- 2000-10-27 DE DE60039836T patent/DE60039836D1/de not_active Expired - Fee Related
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| EP1096745B1 (en) | 2008-08-13 |
| EP1096745A3 (en) | 2006-01-18 |
| JP4010718B2 (ja) | 2007-11-21 |
| EP1096745A2 (en) | 2001-05-02 |
| DE60039836D1 (de) | 2008-09-25 |
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