JP4010718B2 - データ転送方式 - Google Patents
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Description
【発明の属する技術分野】
本発明は、CPUなどの制御部と半導体集積回路装置などの被制御機器との間で所定のデータをシリアルに転送するデータ転送方式に関する。
【0002】
【従来の技術】
CPUなどの制御部とIC(集積回路装置)などの周辺機器との間をデータ転送する場合に通常シリアルインターフェース方式が採用されている。このシリアルインターフェース方式では、シリアルデータライン(SIライン)とクロックライン(CKライン)とチップイネーブルライン(CEライン)の3線を使用してデータ転送が行われる。さらに、例えば8ビット長のデータを8ビット長で制御しようとすると、別に命令とデータを識別するフラグが必要となるため、4線が必要となる。
【0003】
また、データ転送のためのラインを2線とするIIC(Inter Integrated Circuit)バス方式が知られている。図4はこのIICバス方式のフォーマット例を示す図である。IICバスマスタデバイスは、IICバスを通してIICバススレーブデバイスに記録しようとするとき、まず、SCL信号(クロック信号)をハイ状態、SDA信号(アドレス信号及びデータ信号)をハイからローに遷移する。これにより開始条件を満たし、次にIICバススレーブデバイスのアドレス8ビットを送信する。指定されたIICバススレーブデバイスは、8ビット目のデータの次のクロック時にSDA信号をローにする事によってACK信号(確認信号)をIICバスマスタデバイスに返し、IICバスマスタデバイスに異常がない事を知らせる。
【0004】
ACK信号を受信したIICバスマスタデバイスは、データ8ビットをSCL信号に合わせてSDA信号を送信し、IICバススレーブデバイスはこれを受信して記憶する。IICバススレーブデバイスは、データを正常に受信すると、SDA信号をローに遷移してACK信号を送る。ACK信号を受信したIICバスマスタデバイスは、SCL信号がハイ状態時にSDA信号をローからハイに遷移してバス動作を終了する。
【0005】
【発明が解決しようとする課題】
しかし、従来のIICバス方式は、データ転送のためのラインを2線とすることができるものの、8ビットのデータを転送する場合、図4の例のようにスレーブデバイスのアドレス7ビットとデータ8ビット及びR/W、ACKのためのビットが必要なため、合計18ビットを必要としている。このため、転送速度も遅くなってしまっている。
【0006】
そこで、本発明のデータ転送方式は、ICを制御する上で制御線をIIC方式と同様に2線としたままで、転送に要するビット数を少なくし、効率的かつ簡素にデータ転送を行うことを目的とする。
【0007】
【課題を解決するための手段】
請求項1のデータ転送方式は、クロックラインとデータラインの2線を用いてデータをシリアルに転送するデータ転送方式であって、クロックパルスの立ち上がりまたは立ち下がりに一連のデータの各ビットデータを配置し、この一連のデータ中の特定ビットの後半部分に対応するクロックパルスの立ち下がりまたは立ち上がりにチップイネーブル信号を配置し、このチップイネーブル信号を基に一連のデータのデータ範囲を定めることを特徴とする。
【0008】
請求項2のデータ転送方式は、請求項1に記載のデータ転送方式において、チップイネーブル信号を配置するビットを一連のデータの最後から2番目のビットとすることを特徴とする。
【0009】
請求項3のデータ転送方式は、請求項1または2に記載のデータ転送方式において、チップイネーブル信号に後続するビットの後半部分に対応するクロックパルスの立ち下がりまたは立ち上がりに、一連のデータが命令コードか書き込みコードかを識別する識別フラグを配置することを特徴とする。
【0010】
請求項4のデータ転送方式は、請求項1乃至3のいずれかに記載のデータ転送方式において、クロックパルスの立ち上がりまたは立ち下がり毎にデータラインのビットデータを順次シフトして記憶し、チップイネーブル信号の検出後、認識されたデータ範囲にデータがシフト入力されるのを待って、一連のデータを取得することを特徴とする。
【0011】
請求項5のデータ転送方式は、請求項1乃至4のいずれかに記載のデータ転送方式において、データ転送は単方向であることを特徴とする。
【0012】
本発明に依れば、ICを制御する上で制御線を2本とし、信号のフォーマットをチップイネーブル信号、識別フラグをデータ配列中の規定された位置に配置することで、転送に要するビット数を一連のデータのビット数で完結しているから、最小限の制御線数で効率的かつ簡素にデータ転送を行うことができる。
【0013】
【発明の実施の形態】
以下、本発明の実施例について、図を参照して説明する。
【0014】
図1は、本発明の実施例に係るデータ転送方式の、2線でシリアルに供給されるシリアルデータSIとシリアルクロックSCKのフォーマット例であり、このシリアルデータSIとシリアルクロックSCKで規定する。
【0015】
この例では一連のデータは8ビットとして示されており、D0〜D7が転送データである。また、CEはチップイネーブル信号であり、C/Dは転送データが命令コードか書き込みデータかを識別する識別フラグである。このチップイネーブル信号CEは7番目のデータ信号D1のビットの後半に配置され、識別フラグC/Dは最後の8番目のデータ信号D0のビットの後半に配置されている。
【0016】
そして、各データ信号D0〜D7は各シリアルクロックSCKの立ち上がりで読まれ、チップイネーブル信号CEは7番目のデータ信号D1に対応して7番目のシリアルクロックSCKの立ち下がりで読まれ、識別フラグC/Dは8番目のデータ信号D0に対応して8番目のシリアルクロックSCKの立ち下がりで読まれる。
【0017】
このシリアルデータSIとシリアルクロックSCKが供給され、チップイネーブル信号CEがありシリアルクロックSCKの立ち下がりで“H”(ハイレベル、以下同様)であれば、その位置から遡って7発目のシリアルクロックSCKの立ち上がりのデータを先頭データD7と認識する。
【0018】
そして、それより8ビット長分を有効な一連のデータD0〜D7とし、チップイネーブル信号CEのつぎのシリアルクロックSCKの立ち下がりを識別フラグC/Dとして検出する。この識別フラグC/Dが“H”であれば一連のデータD0〜D7を命令コードとして認識し、また識別フラグC/Dが“L”(ローレベル、以下同様)であれば一連のデータD0〜D7を書き込みデータとして認識する。
【0019】
この識別フラグC/Dの認識後、次の立ち上がりまでに内部のレジスタに一連のデータD0〜D7が格納され、チップイネーブル信号CEと識別フラグC/Dはクリアされる。
【0020】
シリアルクロックSCKの立ち下がりでシリアルデータSIに“H”がこなければ、シリアルクロックSCKがいくら転送されてもチップイネーブル信号CEが検出されないので、有効なデータとは認識されず、ICはデータを受け取らない。
【0021】
図2は、この実施例のデータ転送方式の具体的な回路構成例を示す図であり、図3は同じくそのタイミングチャートである。
【0022】
図2において、DF1〜DF18はリセット付のD型フリップフロップであり、クロック入力CLKの立ち上がりでデータを読み込むとともにリセット入力Rの“L”でリセットされる。DF19は、セット付のD型フリップフロップであり、クロック入力CLKの立ち上がりでデータを読み込むとともにセット入力Sの“L”でセットされる。また、IV1〜IV7はインバータであり、NR1,NR2はノアゲートである。なお、RESETは、必要時にリセットさせるためのリセット信号である。
【0023】
図2及び図3を参照して、本発明実施例のデータ転送の方式の動作を説明する。シリアルデータSI及びシリアルクロックSCKが入力されるとシリアルクロックSCKの立ち上がりでその時点のシリアルデータSIがD型フリップフロップDF1〜DF8にシフト動作をしながら順次読み込まれていく。
【0024】
この時反転シリアルクロックSCK/(なお、SCK/は、SCKの反転信号を意味する。以下同様)の立ち上がり時のシリアルデータSIが“L”である間は、D型フリップフロップDF17のQ出力は“L”,インバータIV6の出力は“H”、D型フリップフロップDF18のQ出力は“L”、D型フリップフロップDF18のQ/出力は“H”、ノアゲートNR1の出力は“H”、ノアゲートNR2の出力は“L”にあり、D型フリップフロップDF17等に何らの変化もなく、シリアルデータSIがD型フリップフロップDF1〜DF8にシフト動作をしながら順次読み込まれていくだけである。
【0025】
この状態でシリアルデータSIがD1まで進み、次の反転シリアルクロックSCK/の立ち上がり時のシリアルデータSIがチップイネーブル信号CEを示す“H”であると、D型フリップフロップDF17は反転し、そのQ出力は“H”に、そのQ/出力は“L”になり、インバータIV6の出力は“H”から“L”に変わるが、D型フリップフロップDF9〜DF16はクロック入力CLKの立ち上がりでデータを読み込むものであるから、この時点では未だ、読み込み動作には至らない。
【0026】
引き続いて、シリアルデータSIのD0が読み込まれると、D型フリップフロップDF1〜DF8にD0〜D7が読み込まれた状態となる。この状態から、次の反転シリアルクロックSCK/の立ち上がり時にD型フリップフロップDF17のQ/出力“L”をインバータIV7で反転した“H”がD型フリップフロップDF18にラッチされ、D型フリップフロップDF18のQ出力は“H”になり、D型フリップフロップDF18のQ/出力は“L”になる。
【0027】
D型フリップフロップDF18のQ出力が“H”になると、ノアゲートNR1を介してD型フリップフロップDF17及びD型フリップフロップDF18のリセット端子Rにリセット入力が印加され、リセットされる。
【0028】
これにより、インバータIV6の出力は“L”から“H”に変わり、D型フリップフロップDF9〜DF16にクロック入力CLKに立ち上がり信号として印加され、D0〜D7が読み込まれた状態となっているD型フリップフロップDF1〜DF8のデータを、D型フリップフロップDF9〜DF16に読み込む。
【0029】
一方、D型フリップフロップDF18のQ/出力の“L”とシリアルクロックSCKの“L”とがノアゲートNR2にを介してD型フリップフロップDF19のクロック入力CLKにその時点のシリアルデータSIの状態、すなわち識別フラグC/Dの反転信号がD型フリップフロップDF19のQ/出力から、識別フラグC/Dが出力される。
【0030】
このように、シリアルクロックSCKとシリアルデータSI用の2線を用いてデータをシリアルに転送するデータ転送方式であって、シリアルデータSIとシリアルクロックSCKが供給され、順次データD7〜D0がD型フリップフロップDF1〜DF8にシフト入力される。そして、シリアルクロックSCKの立ち下がりで“H”であればチップイネーブル信号CEとし、その位置から遡って7発目のシリアルクロックSCKの立ち上がりのデータを先頭データD7と認識し、それより8ビット長分を有効な一連のデータD0〜D7とする。
【0031】
そして、チップイネーブル信号CEのつぎのシリアルクロックSCKの立ち下がりを識別フラグC/Dとし、この識別フラグC/Dが“H”或いは“L”に応じて一連のデータD0〜D7を命令コード或いは書き込みデータとする。そして、この識別フラグC/Dの認識後、次の立ち上がりまでに内部のレジスタに一連のデータD0〜D7が格納され、チップイネーブル信号CEと識別フラグC/Dはクリアされる。
【0032】
この本発明の実施例によれば、2本の伝送ラインを保ったままで、IICバス方式に比べてデータの高速転送が可能となる。特に、表示器のデータを書き込むときに有利となる。例えば、128×128ドットの表示パネルに8ビット単位で書き込む場合を想定すると、本発明の方式では16,384回クロック信号を与えればよいが、IICバス方式では18441回{=7(スレーブアドレス)+1(R/W)+1(ACK)+2048×(8(データ)+1(ACK))}必要となる。
【0033】
また、通常の単方向シリアルインターフェースの場合は、16,384のクロック信号で制御できるが、信号線が4本必要となる。
【0034】
なお、本発明においては以上の実施例に限ることなく、一連のデータ長は任意のビット長とすることができるし、データの読み込みをシリアルクロックSCKの立ち下がりとし、チップイネーブル信号CE、識別フラグC/Dの読み込みをシリアルクロックSCKの立ち上がりとすることも可能である。
【0035】
【発明の効果】
本発明に依れば、ICを制御する上で制御線を2本とし、信号のフォーマットをチップイネーブル信号、識別フラグをデータ配列中の規定された位置に配置することで、転送に要するビット数を一連のデータのビット数で完結させ、最小限の制御線数で効率的かつ簡素にデータ転送を行うことができる。
【図面の簡単な説明】
【図1】本発明の実施例に係るデータ転送方式のフォーマット例。
【図2】本発明の実施例のデータ転送方式の回路構成例。
【図3】本発明の実施例のデータ転送方式の回路構成例のタイムチャート。
【図4】従来のIICバス方式のフォーマット例。
【符号の説明】
SI シリアルデータ
SCK シリアルクロック
DF1〜DF19 D型フリップフロップ
IV1〜IV7 インバータ
NR1,NR2 ノアゲート
Claims (5)
- クロックラインとデータラインの2線を用いてデータをシリアルに転送するデータ転送方式であって、クロックパルスの立ち上がりまたは立ち下がりに一連のデータの各ビットデータを配置し、この一連のデータ中の特定ビットの後半部分に対応するクロックパルスの立ち下がりまたは立ち上がりにチップイネーブル信号を配置し、このチップイネーブル信号を基に一連のデータのデータ範囲を定めることを特徴とするデータ転送方式。
- 請求項1に記載のデータ転送方式において、チップイネーブル信号を配置するビットを一連のデータの最後から2番目のビットとすることを特徴とするデータ転送方式。
- 請求項1または2に記載のデータ転送方式において、チップイネーブル信号に後続するビットの後半部分に対応するクロックパルスの立ち下がりまたは立ち上がりに、一連のデータが命令コードか書き込みコードかを識別する識別フラグを配置することを特徴とするデータ転送方式。
- 請求項1乃至3のいずれかに記載のデータ転送方式において、クロックパルスの立ち上がりまたは立ち下がり毎にデータラインのビットデータを順次シフトして記憶し、チップイネーブル信号の検出後、認識されたデータ範囲にデータがシフト入力されるのを待って、一連のデータを取得することを特徴とするデータ転送方式。
- 請求項1乃至4のいずれかに記載のデータ転送方式において、データ転送は単方向であることを特徴とするデータ転送方式。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP30834899A JP4010718B2 (ja) | 1999-10-29 | 1999-10-29 | データ転送方式 |
US09/696,891 US6711697B1 (en) | 1999-10-29 | 2000-10-26 | Data transfer method |
DE60039836T DE60039836D1 (de) | 1999-10-29 | 2000-10-27 | Verfahren zur seriellen Datenübertragung in Synchronisation mit einem Taktsignal |
EP00123348A EP1096745B1 (en) | 1999-10-29 | 2000-10-27 | Serial data transfer method in synchronism with a clock signal |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP30834899A JP4010718B2 (ja) | 1999-10-29 | 1999-10-29 | データ転送方式 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2001127827A JP2001127827A (ja) | 2001-05-11 |
JP4010718B2 true JP4010718B2 (ja) | 2007-11-21 |
Family
ID=17979990
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP30834899A Expired - Fee Related JP4010718B2 (ja) | 1999-10-29 | 1999-10-29 | データ転送方式 |
Country Status (4)
Country | Link |
---|---|
US (1) | US6711697B1 (ja) |
EP (1) | EP1096745B1 (ja) |
JP (1) | JP4010718B2 (ja) |
DE (1) | DE60039836D1 (ja) |
Families Citing this family (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN1758583B (zh) * | 2004-10-09 | 2011-04-13 | 华为技术有限公司 | 时钟、信令复用方法及系统 |
KR100688516B1 (ko) * | 2005-01-11 | 2007-03-02 | 삼성전자주식회사 | 단일 라인을 이용한 직렬 데이터 통신 방법 및 그 장치 |
JP5476117B2 (ja) * | 2009-12-24 | 2014-04-23 | 株式会社ソフイア | 遊技機 |
JP5480614B2 (ja) * | 2009-12-24 | 2014-04-23 | 株式会社ソフイア | 遊技機 |
JP4782235B2 (ja) * | 2010-06-23 | 2011-09-28 | 株式会社ソフイア | 遊技機 |
JP4790854B2 (ja) * | 2010-06-23 | 2011-10-12 | 株式会社ソフイア | 遊技機 |
JP4782234B2 (ja) * | 2010-06-23 | 2011-09-28 | 株式会社ソフイア | 遊技機 |
JP4790855B2 (ja) * | 2010-06-23 | 2011-10-12 | 株式会社ソフイア | 遊技機 |
JP4782233B2 (ja) * | 2010-06-23 | 2011-09-28 | 株式会社ソフイア | 遊技機 |
JP6051979B2 (ja) * | 2013-03-14 | 2016-12-27 | セイコーエプソン株式会社 | 転送システムおよび印刷装置 |
JP6673021B2 (ja) | 2016-05-31 | 2020-03-25 | 富士通株式会社 | メモリおよび情報処理装置 |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4890222A (en) * | 1984-12-17 | 1989-12-26 | Honeywell Inc. | Apparatus for substantially syncronizing the timing subsystems of the physical modules of a local area network |
IT1199815B (it) * | 1986-12-19 | 1989-01-05 | Rai Radiotelevisione Italiana | Procedimento per la radiodiffusione di segnali digitali,particolarmente di programmi e dati per elaboratori,e procedimento e apparato per la ricezione di tali segnali |
DE69027357T2 (de) * | 1989-03-21 | 1997-01-16 | Minnesota Mining & Mfg | Sender und Empfänger für ein Datenverbindungssystem |
JPH0624356B2 (ja) * | 1989-12-21 | 1994-03-30 | 株式会社東芝 | データ転送方式 |
JP3134819B2 (ja) * | 1997-06-04 | 2001-02-13 | ソニー株式会社 | データ処理装置 |
US5535333A (en) * | 1993-03-30 | 1996-07-09 | International Business Machines Corporation | Adapter for interleaving second data with first data already transferred between first device and second device without having to arbitrate for ownership of communications channel |
US5826068A (en) * | 1994-11-09 | 1998-10-20 | Adaptec, Inc. | Integrated circuit with a serial port having only one pin |
US5530676A (en) * | 1995-01-27 | 1996-06-25 | Motorola, Inc. | Method and apparatus for reducing power consumption in memory circuits |
US6081656A (en) * | 1997-06-27 | 2000-06-27 | Advanced Micro Devices, Inc. | Method for deriving a double frequency microprocessor from an existing microprocessor |
-
1999
- 1999-10-29 JP JP30834899A patent/JP4010718B2/ja not_active Expired - Fee Related
-
2000
- 2000-10-26 US US09/696,891 patent/US6711697B1/en not_active Expired - Fee Related
- 2000-10-27 DE DE60039836T patent/DE60039836D1/de not_active Expired - Fee Related
- 2000-10-27 EP EP00123348A patent/EP1096745B1/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
EP1096745B1 (en) | 2008-08-13 |
EP1096745A2 (en) | 2001-05-02 |
JP2001127827A (ja) | 2001-05-11 |
EP1096745A3 (en) | 2006-01-18 |
DE60039836D1 (de) | 2008-09-25 |
US6711697B1 (en) | 2004-03-23 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040915 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20061207 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20061212 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070209 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070828 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070904 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100914 Year of fee payment: 3 |
|
LAPS | Cancellation because of no payment of annual fees |