JPH0388474A - ダイレクトメモリアクセス方法および装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、Ｎビットカウンタと、転送元メモリ又は転送
先メモリのアドレス値を２Ｎ分の１してダイレクトメモ
リアクセス用基準アドレスを生成するアドレス生成手段
とを備え、少なくとも２Ｎ語の容量を有する転送先メモ
リ又は転送元メモリへのダイレクトメモリアクセス方法
に関するものである。

［従来の技術］ 従来、蓄積メモリをもったファクシミリ装置における多
量の画像符号化データを、符号化部から画像メモリへ、
又は逆に画像メモリから復号化部へ高速に転送する際に
おける符号化部又は復号化部と画像蓄積メモリ間のデー
タ転送の方法としては、汎用のダイレクトメモリアクセ
ス（以下ｒＤＭＡＪと称す）制御ＬＳＩチップを用いて
行う１ワードづつ順次転送する方式であった。

第５図は従来例の一般的なりＭＡ制御部を示すブロック
図である。

第５図において、２０１はシステムを制御する演算処理
部、２０２は符号復号部２０６と蓄積メモリ２０７どの
間で符号化データをＤＭＡ転送する場合のアドレス値制
御を含むＤＭＡ制御を行うＤＭＡ制御部、２０３は原稿
読取動作を行ないその２値画素データを出力する読取部
、２０４は２値画素データを一時記憶するメモリ部、２
０５は２値画素データを入力することにより感熱記録紙
等に印刷出力する記録部、２０６は符号化時にはバスＢ
から画素データを入力してバスＡにその符号化データを
出力し、復号化時にはバスＡから符号化データを入力し
てバスＢにその復号した画素データを出力する符号復号
化部、２０７は符号化データを大量に記憶する蓄積メモ
リ部、ａｌ。

ａ２はＣＰＵ２０１とＤＭＡ制御部２０２との間で、バ
スＡの使用権を調停を行なう為の信号であり、ａｌはバ
ス要求、ａ２はその応答信号、ｂｌ、ｂ２は符号復号部
２０６からＤＭＡ制御部２０２に対するＤＭＡ動作の要
求、応答信号、Ｃは蓄積メモリに対するアドレス信号で
あり、該アドレス信号は通常動作時にはＣＰＵ２０１か
ら出力されるが、ＤＡＭ動作中はＤＭＡ制御部２０２か
ら出力される。

なお、この第５図は、画像データの流れを示すのに必要
な部分のみを図示した概略図である。

このような構成を備える従来のファクシミリ装置におい
ては、まず読取ったデータを蓄積メモリ２０７に記憶す
る場合、読取データは一担読取部２０３からメモリ２０
４に記憶される。

一方、符号化部２０６は順次このメモリ２０４内のデー
タを用いて符号化データを作成し、ＤＭＡにより蓄積メ
モリ２０７に転送する。

蓄積メモリ２０７内の画像を印刷する場合には、これと
は逆に、蓄積メモリ２０７から復号部２０６にＤＭＡ転
送され、復号された画像データは一担メモリ２０４に記
憶される。記録部２０５にはこのメモリ２０４から画像
データが渡される。

これらの動作により、読取データのメモリ蓄積、及び蓄
積データの印刷出力が行なわれる。

しかし、読取動作時に、１ライン当りの符号化データの
蓄積メモリへのＤＭＡ転送に要する時間が読取部の１ラ
イン読取に要する時間を越える状態が続くと、メモリ２
０４に空き部分がなくなリ、読取動作を一時中断しなけ
ればならなくなる。又、記録動作時に１ラインの復号デ
ータを復号化部２０６にＤＭＡ転送するのに要する時間
が、記一部３０５が１ライン印刷出力するのに要する時
間を越えると、メモリ２０４が全て空きとなってしまい
、印刷動作を中断せざるを得なくなる。これらのため動
作時間がかかる非能率的なものとなってしまう。

［発明が解決しようとしている課題］ −Ｍ的に、ファクシミリ装置に用いられるモディファイ
ドハフマン符号（以下ｒＭＨ符号」と称す）により画像
データを符号化すると、はとんどの場合符号化結果のデ
ータ量は数分の１以下に圧縮される。しかしながら、特
殊な画像パターンの場合には、符号化結果は原画データ
長にくらべ数倍のデータ量に増大してしまい、最悪時に
は１主走査ラインにおいて、約６倍のデータ量になり得
る場合もある。

一方、ＭＨ，ＭＲの符号化・復号化処理を行なう専用Ｌ
ＳＩとして、近年多数のものが実用化されており、符号
化・復号化処理自体は非常に高速に行なうことができる
ようになった。

しかしながら、前述のごとく特殊な画像パターンのデー
タ転送においては、符号データ量が増大してしまう為に
、高速データ転送が可能なりＭＡによる転送を行なった
としても、なおかつ、主走査１９４７分の符号データの
転送には、長時間を要する欠点があった。

又逆に、符号化／復号化器の処理速度が向上すればする
ほどＤＭＡによるデータ転送の発生頻度が多くなり、シ
ステムバスのＤＭＡによる占有率が高くなってしまい、
ファクシミリシステム全体からすると、他の処理がとど
こうる欠点があった。

以上の理由により、従来は高速な符号化・復号化処理が
可能な専用ＬＳＩを用いたファクシミリシステムであっ
ても、１ライン当りの符号データ長がその画像パターン
により大きく異なってしまう。このため、画像メモリに
原稿読取データをＭＨやＭＲなどの符号化を行なって蓄
積する場合や、逆に画像メモリ内のデータを復号化して
印字する場合等、画像パターンが細かくなると、その符
号データの転送処理に要する時間が、本来の読取部ある
いは記録部のもつ１ラインの処理可能な時間を越えてし
まう。従って、副走査方向への送りが、間欠的な動作に
ならざるを得なかった。

この間欠的な副走査駆動により、読取動作及び記録動作
が遅延してしまっていた。

また、駆動時の騒音の増加、及び副走査方向への送りむ
らの原因となり、本来、画像パターンが細かくなればな
るほど高解像度が要求されるのに、逆に送りムラが起こ
ることによる画質の劣化が起きる欠点があった。

［課題を解決するための手段］ 本発明は上述の課題を解決することを目的として成され
たものでこの目的を達成する一手段として以下の構成を
備える。

即ち、少なくとも２Ｎ語の容量を有する転送先メモリ又
は転送元メモリと、Ｎビットカウンタと、転送元メモリ
又は転送先のアドレス値を２Ｎ分の１してダイレクトメ
モリアクセス用基準アドレスを生成するアドレス生成手
段と、該アドレス生成手段の生成したダイレクトメモリ
アクセス用基準アドレスを２Ｎ倍し、下位Ｎビットを前
記Ｎビットカウンタ値としてダイレクトメモリアクセス
用アドレスとして、順次１回のデータ転送毎に前記Ｎビ
ットカウンタをインクリメントして２Ｎ回データ転送を
繰り返すＤＭＡ制御手段とを備える。

［イ乍用］ 以上の構成により、２Ｎ語のデータ転送を１サイクルで
行なうことができ、高速、効能率ＤＭＡ転送が行える。

例えば、本実施例においては、この−例として、転送先
メモリ及び転送元メモリを構成するダイナミックＲＡＭ
　（ＤＲＡＭ）等の蓄積メモリ部に対し、ＤＭＡ制御手
段における、システム等から与えられるアドレス情報を
上位ビット側からローアドレス、コラムアドレスとして
出力するアドレス制御部において、通常のメモリアクセ
ス時■ には、前記の配列でそれぞれのアドレス情報を出力し、
ＤＭＡ動作時にのみ、入力されるアドレス値を２のｎ乗
した値を出力アドレス値とし、下位ｎビットすなわち、
コラムアドレスの下位ｎビットには、自動的に“０゛°
から°２°−１゛までの値を順次出力し、この間、シス
テムに対し、ｌバスサイクルを延長するように制御する
。

方、ＤＭＡ転送の対象となる周辺部は、少なくとも、２
のｎ乗ワード分のデータバッファをもち、メモリに対し
データを出力する周辺部は、少なくとも２のｎ乗個のデ
ータがバッファに存在してから、ＤＭＡ要求を出力する
ものとし、また、メモリからデータを入力する周辺部は
、少なくとも２のｎ乗個のバッファの空きがある時にＤ
ＭＡ要求を出力するものとし、これらの周辺部は、ＤＭ
Ａ動作中はアドレス制御部が下位ｎビットの■ アドレスを変更するのに同期して出力するタイミング信
号に従ってそれぞれ２の０乗ワードのデータを出力或い
は入力するよう構成する。

これにより上述した高速ベージモードによるアクセスを
可能とする。

この結果、２の０乗ワードの転送に要する時間は、通常
の１バスサイクル１ワード転送のＤＭＡを実行するのに
比べ、はるかに短縮できる。

又、ＤＭＡの発生する時間間隔が長くなるので、システ
ムのスループットも向上する。

なお、以上の制御においては、ＤＭＡ制御部に対するＤ
ＭＡ対象アドレスの設定値は、本来目的とするアドレス
値を１／２°した値とする必要がある。

［実施例］ 以下、図面を参照して本発明に係る一実施例を詳細に説
明する。

第１図、第２図、第３図は本発明に係る一実施例を示し
ている。

本実施例においては、蓄積メモリとして５１２にバイト
のダイナミックＲＡＭ　（ＤＲＡＭ）を使用し、データ
バス幅として１６ビツトを有する。

本システムにおいて、Ｉ　ＤＭＡサイクル中に４ワード
（ｎ＝２）のデータを転送する。そして、ＤＭＡ時のＤ
ＲＡＭアクセス方式として、高速ベージモードを用いて
いる。

以下、本実施例について詳細に説明する。

第１図は本実施例の概略システム構成図であり、図中３
０１は本実施例全体を制御する中央演算処理部（ＣＰＵ
）　、３０２は接続Ｉ１０装置、例えば符号化復号化部
（周辺部）からのＤＭＡ要求に対し、ＣＰＵ３０１から
バス使用権を得て当該ＤＭＡ要求周辺部に対してＤＭＡ
許可信号を出力し、ＣＰＵ３０１に替わって転送対象と
なるメモリアドレスを出力するＤＭＡ制御部（以下ｒＤ
ＭＡｃＪと称す）である。

３０３は原稿読取動作を行ない、読み取った２値画素デ
ータを出力する読取部、３０４は２値画素データを一時
記憶するバッファメモリ、３０５は入力した２値画素デ
ータを感熱記録紙等に印刷出力する記録部、３０６は符
号復号部であり、バスＡとのデータ入出力部には４ワ一
ド以上のバッファをもつ。そして、符号化時にはバスＢ
側から２値画素データを入力し、バスＡ側に符号化した
ＭＨ符号又はＭＲ符号等を出力すると共に、復号動作時
にはこれと逆の動作を行なう。

３０７は（２５６にビット×１６ビツト）の容量をもつ
蓄積メモリ部、３０８はＤＲＡＭとじて用いる蓄積メモ
リ３０７をアクセスする為の各種制御信号（ＲＡＳ、Ｃ
ＡＳ、マルチプレックスアドレス出力等）を発生すると
共に、ＤＭＡアクセス時にＤＲＡＭ（蓄積メモリ３０７
）に出力するマルチプレクスアドレスを発生するメモリ
制御部であり、２ビツトカウンタ１０６を備え、入力ア
ドレス値に対し４倍（２２倍）したＤＭＡアドレスを生
成し、ｌＤＭＡサイクル中にこの結果゛０°′となる下
位２ビツトに２ビツトカウンタ１０６のカウント値であ
る°’ｏ”、　　“１゛“°２°’　　　”３”の各値
を順に出力するよう構成されている。

ａｌ、ａ２はＣＰＵ３０１とＤＭＡＣ３０２との間でバ
ス使用権の調停を行なう信号、ｂｌは符号化復号化部３
０６がＤＭＡを要求する信号であるＤＭＡ　　ＲＱ％ｂ
２はＤＭＡ動作を許可する信号であるＤＭＡ　　ＡＫ、
ｂ３はＤＭＡ実行時、４ワードの転送が終了するまでＤ
ＭＡＣ３０２に対してＤＭＡサイクルを引き延すよう要
求する信号、ｄはＤＭＡ時に符号化復号化部３０６の符
号化部より符号化データを出力する場合、又は復号化部
が符号化データを入力する場合の４ワードのデータをバ
スに出力するタイミングを示す信号、Ｃは、（八〇）か
ら（Ａ１９）までのアドレス信号と、１６ビツトバス幅
に対応する為に奇数アドレスのデータ（上位バイト）の
有効／無効を示す信号を含むアドレス信号、Ｄは蓄積メ
モリ２０７に対する９ビツトのマルチブレクスされたア
ドレス信号、Ｅは蓄積メモリ３０７に対するステータス
信号であり、ローアドレスストローブ信号（ＲＡＳ）。

奇数アドレスに対するコラムアドレスストローブ信号（
ＣＡ、Ｓ　（Ｈ）　）　、偶数アドレスに対するコラム
アドレスストローブ信号（ＣＡＳ　（Ｌ））　、メモリ
に対するライトイネーブル信号（ＷＥ）より構成されて
いる。

以下、以上の構成を備える本実施例における動作を、符
号データのメモリ蓄積時を例に説明する。

まず、符号化復号化部３０６がメモリ３０４の画素デー
タに対して、ＭＨ符号化あるいはＭＲ符号化処理を行な
い、４ワードの符号化データを生成する。続いてＤＭＡ
Ｃ３０２に対し、信号ｂ１によりＤＭＡ要求を出力する
。

ＤＭＡＣ３０２はこのＤＭＡ要求に対して、信号ａ１に
よりＣＰＵ３０１にバス使用権を要求する、ＣＰＵ３０
１が信号ａ２によりバスの使用　８ を許可すると、ＤＭＡＣ３０２は信号ｂ２によりＤＭＡ
動作を始めることを符号化部３０６及びメモリ制御部３
０８に報知すると共に、２０ビツトのアドレスバス上に
ＤＭＡ対象となるメモリアドレスを出力する。

メモリ制御部３０８は蓄積メモリ３０７を構成するＤＲ
ＡＭに対し、マルチプレクスアドレス（ＡＸ９）〜（Ａ
ＸＩ）として、通常はローアドレスとしてシステムアド
レスバスＣの（Ａ１８）〜（ＡＩＯ）を出力する。しか
し信号ｂ２によりバスサイクルがＤＭＡ動作であると認
識すると、ローアドレス信号として（Ａ１６）〜（Ａ８
）を出力するよう変更する。

又これと共に、ＤＭＡＣ３０２に対して、バスサイクル
を通常よりも延長するよう要求する信号であるｂ３信号
を出力する。

以上の様に制御することにより、蓄積メモリ３０７のロ
ーアドレスとして、（Ａ１６）〜（Ａ８）が与えられる
。

次に、コラムアドレスとしてアドレスバスＤの（ＡＸ９
）〜（ＡＸ３）に対してアドレスバスＣの（Ａ７）〜（
Ａ１）が出力され、（ＡＸ２）及び（ＡＸＩ）には、°
“０゛が出力される。この状態でＣＡＳＨ，ＣＡＳＬ信
号に負のパルスを出力することにより、 （（アドレスバスＣの値）Ｘ４）　十〇及び＋１のアド
レス上のＲＡＭに対するＤＭＡが実行されたことになる
（本実施例ではワード転送の為、偶／奇数アドレスが一
緒になる）。

次に、２ビツトカウンタ１０６をカウントアツプして（
ＡＸＩ）のみを°°０゛から１゛に変更し、信号ｄによ
り符号化部に対し次のデータワー　０ ドを出力するよう同期信号を出力する。そして再び、Ｃ
ＡＳＨ，ＣＡＳＬ信号に負のパルスを出力する。今度は
、 （アドレスバスＣの値）Ｘ４）　＋２及び＋３のアドレ
ス上のＲＡＭにＤＭＡが実行される。

以下、同様に２ビツトカウンタ１０６を順次カウントア
ツプして、（ＡＸ２．１）＝　（Ｌ　Ｏ）お゛よび（Ａ
Ｘ２．１）＝　（１，１）とした動作を繰り返すことで
、 （（アドレスバスＣの値）Ｘ４）　＋４及び＋５（（ア
ドレスバスＣの値）ｘ４）　＋６及び＋７のアドレス値
に相当するＲＡＭにＤＭＡが実行される。

第１図のメモリ制御部３０８の詳細構成を第２図に示す
。

第２図において、１０１はシステム側より１ａ〜１ｅの
各種状態信号を入力し、蓄積メモリ３０７であるＤＲＡ
Ｍに必要なローアドレスストローブＲＡＳ　（１ｆ）、
偶数番地、奇数番地のＤＲＡＭに対するコラムアドレス
ストローブＣＡＳＬ　（ｌ　ｈ）、ＣＡＳＨ（１ｇ）や
、これらとマルチプレクスアドレス出力ＡＸ９〜ＡＸＩ
（ｌ　ｐ）とのタイミングを制御する制御部、１０２は
ＤＭＡ以外のアクセスモード時にＡＸ９〜ＡＸＩ　　（
ｌｐ）にシステムアドレスのＡ１８〜ＡＩＯをローアド
レス出力となるべく出力するゲート回路、１０３はＤＭ
Ａ以外のアクセスモード時にＡＸ９〜ＡＸＩ　（ｌｐ）
にシステムアドレスのＡ９〜Ａ１をコラムアドレス出力
となるべく出力するゲート回路、１０４はＤＭＡ動作時
にＡＸ９〜ＡＸＩ　（ｌｐ）にシステムアドレスのＡ１
６〜Ａ８をローアドレス出力となるべく出力するゲート
回路、１０５はＤＭＡ動作時にコラムアドレスとなるべ
くＡＸ９〜ＡＸ３にシステムアドレスのＡ７〜Ａ１を出
力すると共に、ＡＫ２゜ＡＸＩには２ビツトカウンタ１
０６の出力を出力するゲート回路、１０６は制御部１０
１がＤＭＡ動作時にのみ出力する信号１ｍをクロックと
してカウントする２ビツトカウンタ、ｌａはＤＭＡ動作
のバスサイクル時に論理゛°Ｏ°“となるＤＭＡ許可信
号、ｌｂは蓄積メモリ３０７に対して、リードサイクル
かライトサイクルかを示す信号、１ｃはシステムアドレ
スのＡ１９である。本実施例ではＡ１９＝１のとき５１
２にバイトの蓄積メモリが選択されるものとする。ｌｄ
は１６ビツト幅のデータバスの下位８ビツトが有効であ
るとき°“０“′となる信号であり、該信号”　ｏ　”
のときのみＣＡＳＬ（ｌｈ）は動作する。１ｅは上記１
ｄ３ と逆に、上位８ビツトが有効であるとき、”　ｏ　”と
なる信号であり、該信号が°°Ｏ゛のときのみＣＡＳＨ
（１ｇ）は動作する。１ｆはアドレス出力ＡＸ９〜ＡＸ
Ｉがローアドレスであることを示すローアドレスストロ
ーブ信号、１ｇは蓄積メモリ３０３の上位バイト（奇数
番地）を活性化するコラムアドレスストローブ信号、ｌ
ｈは蓄積メモリ３０７の下位バイト（偶数番地）を活性
化するコラムアドレスストローブ信号、ｌｊは蓄積メモ
リ３０７に対してデータを書込む場合に°°Ｏ°°とな
るライト・イネーブル信号、１にはＤＭＡ転送時に転送
相手となる周辺部（例えば符号化復号化部３０６）に対
してデータの切替タイミングを示すストローブ信号であ
り、Ｉ　ＤＭＡサイクル中に３パルス出力される。１４
はＡＸ９〜ＡＸＩに出力するアドレスをローアドレスと
コラムアドレス　４ とに変更するタイミング信号であり、“Ｏｏｏのときコ
ラムアドレスとなるべきアドレス情報が出力される。１
ｍはＩ　ＤＭＡサイクル中にコラムアドレスの下位２ビ
ットＡＸ２．ＡＸＩを（００）。

（ＯＮ、Ｎｏ）、（１１）と変更する為の２ビツトカウ
ンタ１０６をカウントアツプさせるクロック信号である
。

本実施例における以上説明したシステムアドレスと、蓄
積メモリに出力されるローアドレス、コラムアドレスと
の対応を第３図に示す。

第３図において、Ａ１８〜ＡＯはアドレス人力信号、Ｕ
ＢＥは上位バイトイネーブル信号、ＡＸ９〜ＡＸＩはＤ
ＲＡＭマルチプレックスアドレス信号、ＲＡ９〜ＲＡＩ
はＤＲＡＭのローアドレス信号、ＣＡ９〜ＣＡＬはＤＲ
ＡＭのコラムアドレス信号、ＣＡＳＨは上位バイト側Ｄ
ＲＡＭ用ＣＡＳ信号、ＣＡＳＬは下位バイト側ＤＲＡＭ
用ＣＡＳ信号である。

以上説明した第２図の動作を、第４図のタイミングチャ
ートを参照して以下に説明する。

ＤＭＡ以外の通常メモリアクセス時においては、まずＡ
１９（ＩＣ）を“°１°°とすることにより、このバス
サイクルが蓄積メモリ２０７に対する通常アクセスであ
ることを報知する。この時、ＤＭＡ　　ＡＫ　（ｌ　ａ
）は“°１°゛のままであるため、マルチプレクスアド
レスＡＸ９〜ＡＸＩにはローアドレスとしてシステムア
ドレスのＡ１８〜Ａ１０が出力される。

この状態のままＲＡＳが１゛°から“Ｏｏｏに変化する
ことにより、ＤＲＡＭは公知の手順でＡＸ９〜ＡＸＩを
その内部にラッチする。

次に、信号１βによりＡＸ９〜ＡＸＩはゲート回路１０
２の出力からゲート回路１０３の出力に切替えられ、八
〇〜Ａ１として出力される。

そして、このアドレス値をコラムアドレスとすべく、Ａ
Ｏ’（ｌｄ）が°°Ｏ゛°ならばＣＡＳＬ（１ｈ）が、
ＵＢＥ（ｌｅ）がＯ゛ならばＣＡＳＨ（１ｇ）がそれぞ
れ“１　”から°゛Ｏ°°になり、蓄積メモリ３０７を
構成するＤＲＡＭのアクセスが可能となる。

以上の制御により、蓄積メモリ３０７にはアドレスとし
てＡ１９〜ＡＩがそのまま与えられる。

この時のＡｎとＡｘｍとの対応関係は、第３図のＢに示
す様になる。

一方、Ａ１９＝１となって、ＤＭＡサイクルであること
を示すＤＭＡ　　ＡＫ（ｌａ）が°°Ｏ°゛となった場
合には、まず、ローアドレスを出力するためにゲート回
路１０４が活性化され、ＡＸ９〜７ ＡＸＩにはＡ１６〜八８が出力される。そして、前述同
様にＲＡＳが°°Ｏ゛になった後はゲート回路１０４に
替わってゲート回路１０５が活性化され、Ａ１９〜ＡＩ
３にはＡ７〜Ａ１が出力される。この時、ＡＸ２．ＡＸ
ｌには各バスサイクルの最初にリセットされる２ビツト
カウンタ１０６の内容が出力され、最初は（００）とな
る。従って、この時点で蓄積メモリ３０７にはアドレス
信号としてシステムアドレスＡ１９〜Ａ１を４倍したア
ドレス値が与えられたことになる。

この状態でＣＡＳＬ、ＣＡＳＨに１つのアクティブロー
のパルスを出力することにより、（（システムアドレス
）Ｘ４）　＋Ｏ及び＋１の番地に対するアクセスが実行
される。

この後、ＲＡＳをＯ゛にしたまま、まず信号ｌｋにより
ＤＭＡ転送相手の周辺部に１ワ一ド分　８ のＤＭＡが終ったことを示すパルスを出力すると共に、
信号１ｍにまりカウンタ１０６を１つカウントアツプし
、ＡＸ２．ＡＸＩ（７）出力を（００）から（０１）に
変更し、その後再びＣＡＳＬ。

ＣＡＳＨに１パルスを出力する。

同様の動作を繰り返すことにより、 （（システムアドレス）ｘ４）　＋２及び＋３（（シス
テムアドレス）Ｘ４）　＋４及び＋５（（システムアド
レス）Ｘ４）　＋６及び＋７の各アドレスに対するＤＭ
Ａ転送が実行される。

この時のシステムアドレスＡ１６〜Ａ１と、蓄積メモリ
のローアドレス、コラムアドレスの各アドレスとの対応
関係は第３図のＣに示す様になる。

なお、以上の本実施例における主な信号のタイミングチ
ャートを示す第４図において、ＡＳＴＢはシステムのバ
スサイクルの開始時を示すアドレスストローブ信号であ
る。

メモリ制御部３０８は、ＡＳＴＢが１°°になることに
より、システムのアドレス信号Ａ１９〜ＡＯを入力する
。本実施例ではＡ１９が°°１゛°のメモリ空間に５１
２にバイトの蓄積メモリを配置しており、Ａ１９が”　
１　”　テあればＡ１９〜ＡＩ１　（Ｄ）にシステムア
ドレスのＡ１８〜ＡＩＯを出力する。

次に、当該バスサイクルがＤＭＡ転送であることを示す
信号ＤＭＡ　　ＡＫ　（ｂ２）が°°０°°となると、
Ａ１９〜ＡＩに出力するアドレスをＡ１６〜八８に変更
する。

又、これと共に、バスサイクルを通常時よりも延長させ
るために、ＤＭＡＣ３０２に対するＲＤＹ信号（ｂ３）
を“°１゛°にする。

続いて、蓄積メモリ３０７を構成す、るＤＲＡＭにＡＸ
９〜ＡＸＩの値をローアドレスとして認識させる為、Ｒ
ＡＳ信号を“Ｏ°゛にする。次に、コラムアドレスとし
てＡＸ９〜ＡＸ３には残りのＡ７〜Ａ１を出力すると共
に、ＡＸ２．（ＡＸｌ）は°°Ｏ°°とする。

このＤＭＡ転送が、符号化部３０６から蓄積メモリ３０
７への転送であれば、システムデータバス上には最初の
１ワードのデータが出力されている。ここで、ＣＡＳＨ
，ＣＡＳＬを“Ｏ°゛とすることにより、まず、 （（システムアドレス）Ｘ４）　＋０及び＋１のアドレ
スに対する書き込みが実行される。

この後、ＣＡＳＨ，ＣＡＳＬを°°１°゛に戻すと共に
、ＡＸ２．（ＡＸＩ）の値をｌ加算し、それぞれ’ｏ”
　　　’“１°゛とする。

又、符号化部３０６に対して次のデータワードの出力を
うながす５ＹＮＣ信号（ｄ）を１パルス出力する。５Ｙ
ＮＣ信号（ｄ）に応答して、システムバス上に次のデー
タワードが出力される。

そして、再びＣＡＳＨ，ＣＡＳＬを°Ｏ°°にすると、
今度は、 （（システムアドレス）ｘ４）　＋２及び＋３のアドレ
スに対する書き込みが行なわれることになる。同様の動
作を続いて２回実行することにより、合計４ワードのＤ
ＭＡ転送が実行される。

なお、ＲＤＹ信号（ｂ３）は４ワード目の転送時に°０
°゛とすることで、ＤＭＡＣに対してこのバスサイクル
を終了してよいことを知らせる。

［他の実施例〕 以上説明した実施例は、一般的なダイナミックＲＡＭの
アクセス方式の一種である、高速ページ２ モード（ローアドレスを最初に入力し、その後はコラム
アドレスのみ、変更する方式）を用いた場合である。

このモードでは、コラムアドレスの範囲に対し連続して
高速アクセスが可能である。

一方、ＤＲＡＭの他のアクセス方式であるスタティック
コラムモードを使う方法であれば、第４図に示すＣＡＳ
Ｈ，ＣＡＳＬ信号を１ワード転送ごとにオン／オフする
必要がなくなり、同様な動作が可能である。

また連続転送が４ワードだけに制限されるが、ニブルモ
ードを用いても、同様な動作が可能である。

このモードの場合には、コラムアドレスの下位２ビツト
はダイナミックＲＡＭが自動的に生成するので、第４図
のＡＸ２．ＡＸＩに対し、第２図中の２ビツトカウンタ
１０６は不要となる。

以上は、ＤＲＡＭの高速アクセスモードを応用した場合
であるが、アクセススピードがシステムバスサイクルに
対し、十分速いスタティックＲＡＭを前記実施例の蓄積
メモリとして用いても同様な効果が得られる。この場合
においては、当然ながら、第２図におけるアドレス出力
ＡＸ９〜ＡＸＩの如きアドレスの多重化は不要となり、
連続アクセス時のワード切替のタイミングは、ＳＲＡＭ
に対するライト信号、又は、リード信号とすることがで
きる。

以上説明したように本実施例によれば、ＤＭＡサイクル
時にのみメモリに与えるアドレス情報を、システムから
与えられるアドレス情報を２ｎ（２のｎ乗）したものと
し、Ｉ　ＤＭＡサイクル中に、（２”）ワードを転送す
ることにより、■ｌワード当たりの転送に要する時間が
短縮できる。

■ＤＭＡによるシステムバスの占有率がヘリ、ＣＰＵの
処理能力が向上する。

という効果が得られる。

この結果、本実施例のＤＭＡアクセス方法を採用したフ
ァクシミリ装置においては、原稿読取データを符号化し
て蓄積メモリにＤＭＡ転送する処理において、又、逆に
蓄積メモリ内の符号化データを復号化部にＤＭＡ転送し
て復号化し、印刷出力する処理において、例え主走査１
ラインの符号化データ長が長くとも、読取部の１ライン
の主走査時間、記録部の１ライン印刷出力時間に比べ、
蓄積メモリと符号化復号化部間のデータ転送に要する時
間を短くすることが可能となり、高速な等速読取、高速
な等速印刷を実現できる。

５ ［発明の効果］ 以上説明したように本発明によれば、主走査１ラインの
符号化データ長が長くとも、読取部の１ラインの主走査
時間、記録部の１ライン印刷出力時間に比べ蓄積メモリ
と符号化復号化部間のデータ転送に要する時間を短くす
ることが可能となり、効率良い、しかも高速な等速読取
、高速な等速印刷が可能なファクシミリ装置等が提供で
きる。

【図面の簡単な説明】

第１図は本発明に係る一実施例の蓄積メモリをもつファ
クシミリシステム構成図、 第２図は本実施例におけるメモリ制御部の構成図、 第３図は本実施例のシステムアドレスと蓄積メモリにあ
たえられるアドレス値の対応を示す図、　６ 第４図は本実施例の動作タイミングチャート、第５図は
従来の蓄積メモリをもつファクシミリシステムの構成図
である。 図中、１０１・・・制御部、１０２〜１０５・・・ゲー
ト回路、１０６・・・２ビツトカウンタ、２０１゜３０
１・・・演算処理部、２０２，３０２・・・ＤＭＡ制御
部、２０３，３０３・・・読取部、２０４，３０４・・
・メモリ部、２０５，３０５・・・記録部、２０６゜３
０６・・・符号復号化部、２０７，３０７・・・蓄積メ
モリ部、３０８・・・メモリ制御部である。

Claims (1)

1. 【特許請求の範囲】 Ｎビットカウンタと、転送元メモリ又は転送先メモリの
   アドレス値を２＾Ｎ分の１してダイレクトメモリアクセ
   ス用基準アドレスを生成するアドレス生成手段とを備え
   、少なくとも２＾Ｎ語の容量を有する転送先メモリ又は
   転送元メモリへのダイレクトメモリアクセス方法であつ
   て、 前記アドレス生成手段の生成したダイレクトメモリアク
   セス用基準アドレスを２＾Ｎ倍し、下位Ｎビットを前記
   Ｎビットカウンタ値としてダイレクトメモリアクセス用
   アドレスとして、順次１回のデータ転送毎に前記Ｎビッ
   トカウンタをインクリメントして２＾Ｎ回データ転送を
   繰り返すことにより２＾Ｎ語のデータ転送を１サイクル
   で行なうことを特徴とするダイレクトメモリアクセス方
   法。